JPH09101878A

JPH09101878A - 乱数発生回路

Info

Publication number: JPH09101878A
Application number: JP7256261A
Authority: JP
Inventors: Kazuhiko Fumoto; 和彦麓
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-10-03
Filing date: 1995-10-03
Publication date: 1997-04-15

Abstract

(57)【要約】【課題】生成される乱数が、長周期で、一様な分布であ
る乱数発生回路を得る。【解決手段】一定の周期毎に新たな奇数変数１３を出力
する奇数変数発生部、（この周期は生成する乱数の周期
に合わせて設定する。）前回生成した乱数１を記憶する
レジスタ、奇数変数１３と前回の乱数４とを加算して、
新たな乱数１を得る加算部を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、乱数を一様な分
布で発生させる乱数発生回路に関する。

【０００２】

【従来の技術】図８は例えば、伏見正則著：「乱数」p
1，東京大学出版会等に記載され、一様乱数系列の生成
法として知られている線形合同法に基づく乱数発生回路
である。図８において、１はこの乱数発生回路で発生す
る乱数、２は図示しないタイミング信号発生部が出力す
る乱数１の発生タイミングを制御するタイミング信号、
３はタイミング信号２の立ち上がりで乱数１を記憶する
レジスタ、４はレジスタ３に記憶された前回の乱数、５
は図示しない乗算定数出力部から出力される乗算定数、
６は前回の乱数４と乗算定数５との乗算を実行する乗算
部、７は乗算部６の乗算値、８は図示しない加算定数出
力部から出力される固定値である加算定数、９は乗算値
７と加算定数８との加算を実行する加算部である。

【０００３】次に動作について説明する。分布が一様な
乱数を得るために広く用いられてきた方法である線形合
同法は、漸化式 Xn = aXn-1 + C (mod M) で表される。そして、これを回路化したものが図８に示
す乱数発生回路である。

【０００４】この乱数発生回路において、ある乱数１は
タイミング信号２の立ち上がりでレジスタ３に記憶さ
れ、前回の乱数４として乗算部６に出力される。乗算部
６により前回の乱数４と乗算定数５が乗算されて乗算値
７が算出され、更に加算部９により加算定数８が加算さ
れ、この演算結果が次に発生する乱数１になる。この乱
数１の発生の一連動作はタイミング信号２の立ち上がり
到来毎に実行されるため、このクロック信号２をクロッ
ク化することにより乱数列を得ることができる。

【０００５】以上の動作を前述の漸化式と比較すると、
乱数１がXn、前回の乱数４がXn-1、乗算定数５がa、そ
して加算定数８がCにそれぞれ該当する。一方、漸化式
の中に含まれる mod M （Mによる剰余演算）は、例え
ば、求める乱数１が２進数のｎ桁の場合、乗算部６と加
算部９の有効桁数をｎ桁とし、各演算により発生するオ
ーバーフローを無視することにより、剰余演算回路は省
略できる。

【０００６】

【発明が解決しようとする課題】上記のような従来の乱
数発生回路では、乱数列周期は最長でも剰余係数Mより
大きくなることはない。論理回路において、剰余係数M
はM=2ⁿで表されることから、結果として乱数列周期は乱
数自身の桁数により制限をうけるという問題があった。
これは、例えば乱数を２進数３桁とした場合、得られる
乱数列周期は最長でも８でしかないということである。

【０００７】この発明は、かかる問題点を解決するため
になされたもので、小さな桁数でも長周期性を持つ乱数
列を発生させる乱数発生回路を得ることを目的としてい
る。

【０００８】

【課題を解決するための手段】この発明にかかる、定数
Mで表せるパターンの乱数を一様な分布で発生させる乱
数発生回路においては、上記M回のステップごとに新た
な定数を出力する定数発生部と、ステップ毎に、以前の
ステップで出力した乱数と上記定数とに基づいて乱数を
演算する演算部と、上記演算部の出力した上記乱数を記
憶し、次のステップ以降に出力するレジスタ部と、を備
えたものである。演算部の乱数発生方法の一例として
は、上記以前のステップで出力した乱数に予め定められ
た乗数を乗算して得られる乗算値と、上記定数と、を加
算し、この加算結果のMの剰余を演算する方法がある。

【０００９】また、上記以前のステップで出力した乱数
と上記定数とを加算し、この加算結果のMの剰余を演算
することにより、上記乱数を得る演算部を備えたもので
ある。Mの剰余を演算する方法には、M=d^e（d進数e桁）
であるときに、演算結果のe桁以上を捨て、1〜e桁まで
を乱数として得る方法が含まれる。例えば、M=16のとき
は、以前のステップで出力した乱数と定数との加算結果
を、２進数で1〜4桁まで取得して乱数とする。

【００１０】また、上記演算部は、上記以前のステップ
で出力した乱数に、予め定められた乗算定数を乗算し、
この乗算結果と上記定数とを加算するとともに、この加
算結果の上記Mの剰余をとることにより、上記乱数を得
るものである。Mの剰余を演算する方法には、M=d^e（d進
数e桁）であるときに、演算結果のe桁以上を捨て、1〜e
桁までを乱数として得る方法が含まれる。

【００１１】また、上記定数発生部は、上記ステップを
カウントし、カウント数がMとなった場合に、新たなア
ドレスを出力するアドレス出力部と、上記アドレスを受
け取った場合に、そのアドレスの記憶内容を、上記定数
として出力するメモリと、を備えたものである。

【００１２】また、上記定数発生部は、上記ステップの
回数をカウントし、カウント数がMとなった場合に、上
記定数の更新信号を出力する更新制御部と、上記更新信
号を受け取った場合に、現在記憶している上記定数をビ
ットシフトして、新たな上記定数を演算するシフト演算
部と、を備えたものである。

【００１３】また、上記定数発生部は、上記ステップの
回数をカウントし、カウント数がMとなった場合に、上
記定数の更新信号を出力する更新制御部と、上記更新信
号を受け取った場合に、予め定められたプログラムに基
づき新たな上記定数を演算するプロセッサと、を備えた
ものである。

【００１４】

【発明の実施の形態】

実施の形態１．この発明は、分布が一様かつ周期の長い
乱数を発生することができる乱数発生回路である。ここ
で、分布が一様とは、乱数のとる値がM（Mは自然数）パ
ターンがある場合において、Mの倍数の乱数が発生した
時点で、各乱数それぞれの発生回数が各乱数値間で等し
くなることをいう。以下に、この発明の実施の形態１に
ついて図１を用いて説明する。図１はこの実施の形態１
における乱数発生回路の回路図である。図１において、
１はこの乱数発生回路で発生する乱数、２は図示しない
タイミングパルス発生回路おいて出力された、乱数１の
発生タイミングを制御するタイミング信号、３はタイミ
ング信号２の立ち上がり毎に乱数１を記憶するレジス
タ、４はレジスタ３に記憶された前回の乱数、９は前回
の乱数４と奇数変数１３との加算を実行する加算部、１
０はタイミング信号２の立ち上がり毎に制御信号１１を
発生させる制御部、１２はこの制御信号に従って奇数変
数１３を発生させる奇数変数発生部である。

【００１５】この奇数変数発生部１２は、一つ一つの乱
数１の発生パターンの数（ここでは、剰余係数M）の乱
数１が生成されるごとに新しい定数（すなわち、奇数変
数１３）を発生させる機能を持つものであれば、どのよ
うなものを用いてもよいが、ここではメモリを制御部１
０と組み合わせることによって上記の機能を実現した実
施の形態を説明する。

【００１６】ここで、奇数変数１３が奇数である理由
は、出力される乱数１の値が、奇数と偶数の両方を出力
するようにするためである。奇数変数１３が偶数であっ
たとすると、出力される乱数１の値は、初期値X₀の値に
よって、偶数のみ又は奇数のみとなる。

【００１７】次に、動作を説明する。この実施の形態に
かかる乱数発生は、従来の線形合同法を示す漸化式にお
ける乗算定数aの値を１とし、加算定数Cであった加算項
を奇数変数θ（但し、剰余係数Mに等しい個数の乱数Xn
が発生する毎に、奇数の値を変化させる）とした漸化式 Xn = Xn-1 + θ (mod M) で示される。ここで、Xnはn番目に発生する乱数、Xn-1
はn-1番目に発生した乱数、Mは剰余係数である。この式
を回路化したものが図１であり、この乱数発生回路によ
って、長周期で分布が一様な乱数が発生する。この乱数
発生の一連動作を図２に示す。

【００１８】図１において、乱数１、前回の乱数４、奇
数変数１３を２進数４桁の値、奇数変数発生部１２は任
意の奇数変数を記憶するメモリ（図２では、3H,9H,BH・
・・の順で記憶している。なお、数字末尾のHは１６進
数を表している）である。制御部１０はタイミング信号
２が１６パルス到来する毎に、１インクリメントする２
進カウンタであり、この１６パルスの１６は剰余係数M
と等しい値である。制御信号１１は制御部１０のカウン
ト出力であり、奇数変数発生部１２に対するアドレスで
あるとそれぞれ定義する。

【００１９】まず、図２の初期状態１４において、乱数
１の値は0Hとする。制御信号１１の値は0Hのため、奇数
変数発生部１２のアドレス0H番地に記憶される値3Hが奇
数変数１３となる。次に１パルス目のタイミング信号２
が到来すると、それまでの乱数１の値がレジスタ３に記
憶され、前回の乱数４の値は0Hとなる。そして、加算部
９において前回の乱数４の値0Hと奇数変数１３の値3Hが
加算されて3Hとなり、この値が新たに発生した乱数１に
なる。

【００２０】この一連の動作をタイミング信号２のパル
スの到来毎に繰り返し実行することにより、１６パルス
目のタイミング信号２が到来するまでの期間に乱数１は
0H〜FHのそれぞれの値がランダムな順序で１回ずつ発生
する。

【００２１】次に、１６パルス目のタイミング信号１５
が到来すると、制御信号１１の値はインクリメントされ
て1Hに変わるため、奇数変数発生部１２からアドレス1H
番地に記憶されていた値9Hが新たな奇数変数１３にな
る。その後、同様にタイミング信号２のパルス毎に乱数
１発生の一連動作が繰り返し実行され、分布が一様な乱
数が発生する。

【００２２】この実施の形態１は、以上のように構成さ
れ、動作する。

【００２３】この実施の形態１は、奇数変数発生部１２
をメモリによって構成したため、発生する奇数変数１３
に偏りが無いように予め奇数変数１３のシーケンスを定
めて、記憶させおくことにより、より質（不規則性、周
期等）の高い乱数１を発生させることができる。一方、
奇数変数発生部１２をこの実施の形態１とは異なる構成
にした場合には、奇数変数１３のシーケンスに偏りがな
いように、又は奇数変数１３の周期が短くならないよう
に考慮し、発生する乱数１の質に影響が出ないような設
計上の配慮がいるが、この実施の形態１によればかかる
問題を簡単かつ確実に解決することができる。

【００２４】以上の様に、ある一つの奇数変数１３に対
して乱数１の値は0H〜FH（この値の範囲は剰余係数Mに
よって変化する）のそれぞれの値がランダムに１回ずつ
発生するので、この奇数変数１３の発生周期を長くする
ことにより、得られる乱数１は一様分布でかつ長周期な
ものとなる。

【００２５】実施の形態２．次に別の実施の形態につい
て図３を用いて説明する。図３はこの実施の形態２にお
ける乱数発生回路であり、図１と同一の符号は同一又は
相当の部分を表す。図３の乱数発生回路は、実施の形態
１の奇数変数１３の発生部を、メモリ構成による奇数変
数発生部１２（図１）からシフトレジスタ構成によるシ
フトレジスタ部１６に置き換え、また、タイミング信号
２をカウントしていた制御部１０（図１）を、タイミン
グ信号２のパルスがM回到来する毎にパルス信号１８を
１パルス出力する変数発生指示部１７に置き換えてい
る。

【００２６】乱数発生の基本的な動作は、実施の形態１
と同様であるが、奇数定数１３の発生方法が異なる。こ
の奇数変数１３の発生は、次に説明するシフトレジスタ
部１６と変数発生指示部１７によって行われる。

【００２７】図４は図３のシフトレジスタ部１６の詳細
を説明した回路図の一例であり、８段構成のシフトレジ
スタ１９と２個の排他的論理和２５で構成される。この
シフトレジスタ部１６は、シフトレジスタ１９から２進
数４桁の奇数変数１３を出力する。出力する奇数変数１
３のビット構成は、上位から順に2³ビット＝３段シフト
出力２２、2²ビット＝２段シフト出力、2¹ビット＝１段
シフト出力、2⁰ビット＝プルアップ固定値２７ａにな
る。また、２５ａは５段シフト出力２３と８段シフト出
力２４とを入力とする排他的論理和回路、２５ｂはこの
排他的論理和回路２５ａの出力とプルアップ固定値２７
bとを入力として、シフトレジスタ入力を出力する排他
的論理和回路である。

【００２８】次に、シフトレジスタ部１６の奇数変数１
３の発生動作について説明する。初期状態においてシフ
トレジスタ１９の各出力２０〜２４が全てＬＯＷである
と仮定すると、プルアップ固定値２７ａ＝1、各段のシ
フト出力２０〜２２＝0であることから、初期状態での
奇数変数の出力値は1となる。また、シフトレジスタ入
力２６は1となる。これは、５段シフト出力２３＝0と８
段シフト出力２４＝0が排他的論理和２５ａに入力さ
れ、この排他的論理和２５ａの出力とプルアップ出力２
７ｂが排他的論理和２５ｂに入力されることにより、排
他的論理和２５ｂは1Hを出力するためである。

【００２９】次に、パルス信号１８の立ち上がりで、シ
フトレジスタ１９内に保持された値が右シフトし、先に
演算されたシフトレジスタ入力２６＝1が１段シフト出
力２０として取り込まれる。このため、２回目の奇数変
数１３の出力値は、3Hとなる。また、シフトレジスタ入
力２６は、シフト後のシフト出力２３・２４から上記と
同様に計算される。ここでは、1となる。

【００３０】続く３回目以降も、同様にパルス信号１８
の発生により、シフト出力２３・２４の値に応じてシフ
トレジスタ入力２６が計算され、これを入力として、シ
フトレジスタ１９の保持する値が全体に右にシフトし、
新しい奇数変数１３の値が出力される。このため、パル
ス信号１８の立ち上がり毎に、1H→3H→7H→FHと変化す
るようなランダムな奇数列が得られる。

【００３１】なお、初期状態におけるシフトレジスタ１
９の値は、任意のどの値でもよい。当然ながら、シフト
レジスタ部の出力する奇数変数１３は、シフトレジスタ
１９の初期状態により様々なランダム奇数列になる。

【００３２】また、図３の奇数発生指示部１７は、タイ
ミング信号２をカウントし、カウントした値が剰余係数
Mと等しくなった場合に、パルス信号１８のパルスを出
力するものである。このようにタイミング信号２のパル
スがM回到来する毎に、１回のパルス信号１８を出力す
るようにすることにより、M個の乱数１を出力される毎
に奇数変数１３が１回変化するため、分布が一様な乱数
１が得られる。

【００３３】次に、上記のシフトレジスタ部１６と変数
発生指示部１７を用いた図３の乱数発生回路の乱数発生
動作について説明する。図３の乱数発生回路によって長
周期で分布が一様な乱数が発生する一連の動作を図５に
示す。図５において、図３と同一の符号は図３と同一の
信号を表している。なお、図３及び図５は共に２進４桁
の乱数発生回路による例である。

【００３４】初期状態２８における乱数１の値0Hは、次
のタイミング信号２の立ち上がりによりレジスタ３に記
憶され、前回の乱数４の値は0Hとなり、更に加算部９で
奇数変数１３の値1Hが加算されて、その結果、乱数１の
値は1Hに更新される。以上の一連動作を繰り返し実行す
ることにより、１６パルス目のタイミング信号２が到来
するまでの期間に乱数１は0H〜FHのそれぞれの値が１回
ずつ発生する。

【００３５】次に、１６パルス目のタイミング信号２ａ
が到来すると、変数発生指示部１７はそれを検知し、パ
ルス信号１８ａを出力する。シフトレジスタ部１６で
は、このパルス信号１８の立ち上がりによりシフトレジ
スタ１９に保持された値が１段右にシフトされ、上述の
ように奇数変数１３は3Hに更新される。この更新によ
り、新しい乱数の系列が発生することになる。そして、
加算部９で前回の定数４の値と奇数変数１３の値3Hが加
算され、この結果、乱数１の値は2Hに更新される。以
降、次のパルス信号１８が到来するまで、タイミング信
号２到来毎に、前回の乱数１の値と奇数変数１３の加算
が繰り返され、１６個の乱数が発生する。

【００３６】次に、３２パルス目のタイミング信号２ｂ
が到来すると、上記１６パルス目と同様にパルス信号１
８ｂが発生し、新たな奇数変数１３の7Hを基に、１６個
の乱数１の生成が行われる。

【００３７】上記のような一連の動作を繰り返すことに
より、図５に示すような長周期で分布が一様な乱数１を
発生させることができる。

【００３８】実施の形態３．次に、実施の形態２のシフ
トレジスタ部１６をプロセッサ２８に置き換えた実施例
を説明する。図６は、上記のように実施の形態２のシフ
トレジスタ部１６をプロセッサ２８に置き換えた乱数発
生回路の回路図である。図６において図３と同一の符号
は同一又は相当の部分を表す。

【００３９】この図６の乱数発生回路において、基本的
な動作は実施の形態２の乱数発生回路の動作と同様であ
る。ただし、プロセッサ２８は、パルス信号１８の到来
毎に新たな奇数変数１３を発生させ、この奇数変数１３
の発生がプログラム制御によって行われることが異な
る。

【００４０】このプログラム制御は、例えば、実施の形
態１のように、プロセッサに接続するメモリに記憶され
た奇数変数の系列を、逐次読み取って出力するようにし
てもよいし、実施の形態２のように、初期値をもとに、
あらかじめ定められた式にしたがって、次の奇数変数１
３を生成する様にしてもよい。この式は、実施の形態２
のような演算方法だけでなく、様々なものが考えられる
であろう。

【００４１】実施の形態４．次に、乱数を発生させるた
めに乗算を行う実施の形態について述べる。図７は、こ
の実施の形態４の乱数発生回路の回路図である。図７に
おいて、図１と同一の符号は同一又は相当の部分を表
し、２９はレジスタ３から入力した前回の乱数Xn-1と、
図示しない乗算定数出力部から入力した乗算定数ａ５と
を乗算して得た結果aXn-1を加算部６へ出力する乗算部
である。乗算定数ａ５は、例えばバッファ、ＲＯＭ等に
記憶されている数値を使用してもよい。また、加算部９
が１周期分の乱数１を発生させた後に、異なる値を乗算
定数ａ５として設定するようにしてもよい。ただし、乗
算定数ａ５を１周期毎に変化させる場合においては、後
述するパラメータ設定条件を守る必要があるため、ａと
ｃとをセットでメモリに記憶し、周期毎にそれぞれ乗算
部２９と加算部９に与えるようにするとよい。

【００４２】次に動作について説明する。基本的な動作
は、実施の形態１〜３における乱数発生回路と同様なも
のである。動作において異なるのは、レジスタ３によっ
て出力された前回の変数Xn-1が、乗算部２９によって乗
算定数ａと乗算され、加算部９に出力されることであ
る。従って、実施の形態１〜３に示した方法により奇数
変数１３を発生させ、この奇数変数１３と、乗算部２９
が出力したaXn-1とを加算することにより、乱数１を得
るように動作する。

【００４３】実施の形態１又は２では、乗算定数aを１
として、乱数１を得る回路であったが、この実施の形態
４では、このaの値が１に限らず適切な値を設定してい
る。すなわち、漸化式 Xn = aXn-1 + θ (mod M) を演算することによって、乱数１を得る。各変数の意味
するところは、実施の形態１〜２と同様のものである。

【００４４】乗算定数aの設定値の条件は、１周期（す
なわち、奇数変数１３が新たに発生した後、最初の乱数
１の発生からM番目の乱数１発生までのM個の乱数が発生
するまでの期間）で、M種類の乱数１が発生するもので
あればどのようなものでもよい。ちなみに、どのような
値を設定すればよいかは、古くから様々な研究されてい
るが、一例としては、伏見正則著：「乱数」p1〜12，
東京大学出版会に詳しく記載されている。＜ａ等のパラメータ設定条件＞「 i) cとMとが互いに素である。 ii) b＝a−1が、Mを割り切るすべての素数の倍数であ
る。 iii) Mが４の倍数であれば、bも４の倍数である。」
（「乱数」,p2より引用）ここで、cはθに相当する。この条件を満たすように、
θ，M，aを設定すると、最長周期Mの乱数列を得ること
ができる。

【００４５】

【実施例】以下に、長周期の乱数１を発生させることの
できるパラメータについて例示する。例示したパラメー
タは上記効果を得られるものの内の一部であり、多くの
組み合わせが存在する。実施例１−１実施の形態１〜３では、以下のパラメータを用いて、長
周期の乱数１を発生させることができる。・M＝１６，a＝１のとき、θとして以下の値を設定でき
る。 θ＝１，３，５，７，９，１１，１３，１５

【００４６】実施例４−１実施の形態４では、以下のパラメータを用いて、長周期
の乱数１を発生させることができる。・M＝１６，θ＝３のとき、ａとして以下の値を設定で
きる。 a＝５，９，１３・M＝３２，θ＝３のとき、ａとして以下の値を設定で
きる。 a＝５，９，１３

【００４７】

【発明の効果】この発明は、以上に説明したように構成
されているので、長周期で分布の一様な乱数を簡単な回
路で得ることができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施の形態１による乱数発生回路
の回路図である。

【図２】この発明の実施の形態１による乱数発生回路
の動作説明図である。

【図３】この発明の実施の形態２による乱数発生回路
の回路図である。

【図４】この発明の実施の形態２によるシフトレジス
タ部の回路図である。

【図５】この発明の実施の形態２による乱数発生回路
の動作説明図である。

【図６】この発明の実施の形態３による乱数発生回路
の回路図である。

【図７】この発明の実施の形態４による乱数発生回路
の回路図である。

【図８】従来の乱数発生回路の回路図である。

【符号の説明】

１乱数、２タイミング信号、３レジスタ、
４前回の乱数、９加算部、１０制御部、１１
制御信号、１２奇数変数発生部、１３奇数変
数、１６シフトレジスタ部、１７変数発生指示
部、１８パルス信号、２８プロセッサ

Claims

【特許請求の範囲】

【請求項１】定数Mで表せるパターンの乱数を一様な
分布で発生させる乱数発生回路において、上記M回のステップごとに新たな定数を出力する定数発
生部と、ステップ毎に、以前のステップで出力した乱数と上記定
数とに基づいて乱数を演算する演算部と、上記演算部の出力した上記乱数を記憶し、次のステップ
以降に出力するレジスタ部と、を備えた乱数発生回路。
【請求項２】上記演算部は、上記以前のステップで出
力した乱数と上記定数とを加算し、この加算結果のMの
剰余を演算することにより、上記乱数を得ることを特徴
とする請求項１に記載の乱数発生回路。
【請求項３】上記演算部は、上記以前のステップで出
力した乱数に、予め定められた乗算定数を乗算し、この
乗算結果と上記定数とを加算するとともに、この加算結
果の上記Mの剰余をとることにより、上記乱数を得るこ
とを特徴とする請求項１に記載の乱数発生回路。
【請求項４】上記定数発生部は、上記ステップをカウントし、カウント数がMとなった場
合に、新たなアドレスを出力するアドレス出力部と、上記アドレスを受け取った場合に、そのアドレスの記憶
内容を、上記定数として出力するメモリと、を備えるこ
とを特徴とする請求項１〜３のいずれかに記載の乱数発
生回路。
【請求項５】上記定数発生部は、上記ステップの回数をカウントし、カウント数がMとな
った場合に、上記定数の更新信号を出力する更新制御部
と、上記更新信号を受け取った場合に、現在記憶している上
記定数をビットシフトして、新たな上記定数を演算する
シフト演算部と、を備えることを特徴とする請求項１〜
３のいずれかに記載の乱数発生回路。
【請求項６】上記定数発生部は、上記ステップの回数をカウントし、カウント数がMとな
った場合に、上記定数の更新信号を出力する更新制御部
と、上記更新信号を受け取った場合に、予め定められたプロ
グラムに基づき新たな上記定数を演算するプロセッサ
と、を備えることを特徴とする請求項１〜３に記載の乱
数発生回路。