JP2603809B2 - 乱数生成回路 - Google Patents
乱数生成回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、混合合同法に基づいて
乱数を生成する回路に関するものである。
乱数を生成する回路に関するものである。
【０００２】
【従来の技術】従来、乱数生成の方法として、下記数１
に基づいて乱数を繰り返し算出する混合合同法が知られ
ている。
に基づいて乱数を繰り返し算出する混合合同法が知られ
ている。
【０００３】
【数１】Ｘn+1＝ａ・Ｘn＋ｂ ここで、Ｘnはｎ回目の乱数算出値、Ｘn+1は(ｎ＋１)回
目の乱数算出値、ａ及びｂは定数である。
目の乱数算出値、ａ及びｂは定数である。
【０００４】上記演算式を用いた乱数の算出に際して
は、乱数の初期値Ｘ0、定数ａ及びｂを初期設定し、こ
れによって第１回目の乱数値Ｘ1を得る。そして、該乱
数値Ｘ1に定数ａを乗算し、その結果に定数ｂを加算し
て、第２回目の乱数値Ｘ2を得る。以下、同様にして、
乱数の算出を繰り返すのである。
は、乱数の初期値Ｘ0、定数ａ及びｂを初期設定し、こ
れによって第１回目の乱数値Ｘ1を得る。そして、該乱
数値Ｘ1に定数ａを乗算し、その結果に定数ｂを加算し
て、第２回目の乱数値Ｘ2を得る。以下、同様にして、
乱数の算出を繰り返すのである。
【０００５】ゲーム機の如く、乱数を応用した各種の電
子機器においては、上記演算式がコンピュータプログラ
ムとしてマイクロコンピュータに登録されており、乱数
の必要時には、その都度、上記演算式に基づく演算処理
を行なって、乱数を算出すると共に、その演算回数ｎを
カウントアップしている。
子機器においては、上記演算式がコンピュータプログラ
ムとしてマイクロコンピュータに登録されており、乱数
の必要時には、その都度、上記演算式に基づく演算処理
を行なって、乱数を算出すると共に、その演算回数ｎを
カウントアップしている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
混合合同法に基づく乱数の生成においては、乱数の初期
値Ｘ0、定数ａ及びｂが決まると、これらの値に基づい
て算出される乱数の数列Ｘn(ｎ＝1,2,・・・)は一義的に決
定され、一定の周期性を有することになるから、必ずし
も一様な確率で分布する品質の高い乱数列が得られない
問題がある。本発明の目的は、従来よりも高い品質の乱
数列を得ることが出来る乱数生成回路を提供することで
ある。
混合合同法に基づく乱数の生成においては、乱数の初期
値Ｘ0、定数ａ及びｂが決まると、これらの値に基づい
て算出される乱数の数列Ｘn(ｎ＝1,2,・・・)は一義的に決
定され、一定の周期性を有することになるから、必ずし
も一様な確率で分布する品質の高い乱数列が得られない
問題がある。本発明の目的は、従来よりも高い品質の乱
数列を得ることが出来る乱数生成回路を提供することで
ある。
【０００７】
【課題を解決する為の手段】本発明に係る乱数生成回路
は、混合合同法に基づく演算式を用いて乱数を繰り返し
算出する演算回路と、前記演算式に含まれる乗算及び加
算に用いる２つの定数を設定する定数設定回路とを具
え、定数設定回路は、演算回路による過去２回の乱数算
出結果を以て、前記２つの定数を夫々更新するものであ
る。
は、混合合同法に基づく演算式を用いて乱数を繰り返し
算出する演算回路と、前記演算式に含まれる乗算及び加
算に用いる２つの定数を設定する定数設定回路とを具
え、定数設定回路は、演算回路による過去２回の乱数算
出結果を以て、前記２つの定数を夫々更新するものであ
る。
【０００８】具体的構成において、演算回路は、外部か
らの乱数値の読出し要求の有無に拘わらず、一定周期で
乱数の算出を繰り返し、外部からの乱数値の読出し要求
が発生する度に、その時点で得られる乱数値を出力する
ものである。
らの乱数値の読出し要求の有無に拘わらず、一定周期で
乱数の算出を繰り返し、外部からの乱数値の読出し要求
が発生する度に、その時点で得られる乱数値を出力する
ものである。
【０００９】更に具体的構成において、定数設定回路
は、外部からの乱数値の読出し要求が発生する度に、そ
の時点を基準とする過去２回の乱数算出結果を以て、前
記定数の更新を行なうものである。
は、外部からの乱数値の読出し要求が発生する度に、そ
の時点を基準とする過去２回の乱数算出結果を以て、前
記定数の更新を行なうものである。
【００１０】
【作用】上記本発明の乱数生成回路においては、混合合
同法に基づく演算式に含まれる乗算及び加算に用いる２
つの定数が、従来の如き一定値ではなく、演算が進む過
程で得られる乱数列を用いて、２つの定数が更新され
る。従って、混合合同法に基づく演算式が本来的に有し
ているランダム性に加えて、演算式の定数にランダム性
が付与される結果、従来よりもランダム性に富んだ乱数
列が得られる。
同法に基づく演算式に含まれる乗算及び加算に用いる２
つの定数が、従来の如き一定値ではなく、演算が進む過
程で得られる乱数列を用いて、２つの定数が更新され
る。従って、混合合同法に基づく演算式が本来的に有し
ているランダム性に加えて、演算式の定数にランダム性
が付与される結果、従来よりもランダム性に富んだ乱数
列が得られる。
【００１１】又、上記第１の具体的構成においては、演
算回路が一定周期で乱数の算出を繰り返している過程
で、任意の時点で乱数値の読出し要求が発生し、これに
応じて乱数値が出力される。ここで、乱数値の読出し要
求の発生時点そのものが外因的なランダム性を有してい
るから、これに応じて、読み出される乱数の値には、こ
の外因的なランダム性が加わって、更に品質の高い乱数
列が得られることになる。
算回路が一定周期で乱数の算出を繰り返している過程
で、任意の時点で乱数値の読出し要求が発生し、これに
応じて乱数値が出力される。ここで、乱数値の読出し要
求の発生時点そのものが外因的なランダム性を有してい
るから、これに応じて、読み出される乱数の値には、こ
の外因的なランダム性が加わって、更に品質の高い乱数
列が得られることになる。
【００１２】更に、上記第２の具体的構成においては、
２つの定数の更新時期に対しても、乱数値の読出し要求
発生時点が有している外因的なランダム性が加わって、
この結果として得られる乱数列は一様な確率で分布し、
品質の高い乱数が得られる。
２つの定数の更新時期に対しても、乱数値の読出し要求
発生時点が有している外因的なランダム性が加わって、
この結果として得られる乱数列は一様な確率で分布し、
品質の高い乱数が得られる。
【００１３】
【発明の効果】本発明に係る乱数生成回路によれば、そ
の出力として得られる乱数を以て、乱数算出に用いる定
数の更新を行なうから、従来よりも高い品質の乱数が得
られる。
の出力として得られる乱数を以て、乱数算出に用いる定
数の更新を行なうから、従来よりも高い品質の乱数が得
られる。
【００１４】
【実施例】以下、本発明の一実施例につき、図面に沿っ
て詳述する。図１は、本発明に係る乱数生成回路を１チ
ップＩＣ化したものであって、外部回路としてのマイク
ロコンピュータから入力される一定周期のクロックＣＬ
Ｋと、任意時点でマイクロコンピュータから発せられる
乱数値読出し要求ＷＲに応じ、品質の高い乱数値を出力
する。
て詳述する。図１は、本発明に係る乱数生成回路を１チ
ップＩＣ化したものであって、外部回路としてのマイク
ロコンピュータから入力される一定周期のクロックＣＬ
Ｋと、任意時点でマイクロコンピュータから発せられる
乱数値読出し要求ＷＲに応じ、品質の高い乱数値を出力
する。
【００１５】図１の如く乱数生成ＩＣは、タイミング制
御回路(１)、定数設定回路(２)、レジスタ回路(３)、演
算回路(４)及び外部インタフェース(５)から構成されて
いる。上記定数設定回路(２)、レジスタ回路(３)、演算
回路(４)及び外部インタフェース(５)は、タイミング制
御回路(１)との間の制御パルスＣ１〜Ｃ９によって、後
述の如く動作が制御されている。
御回路(１)、定数設定回路(２)、レジスタ回路(３)、演
算回路(４)及び外部インタフェース(５)から構成されて
いる。上記定数設定回路(２)、レジスタ回路(３)、演算
回路(４)及び外部インタフェース(５)は、タイミング制
御回路(１)との間の制御パルスＣ１〜Ｃ９によって、後
述の如く動作が制御されている。
【００１６】ここで、演算回路(４)は、下記数２の右辺
第１項の乗算を行なう乗算器(14)と、右辺第２項の加算
を行なう加算器(15)と、加算器(15)から得られる乱数値
をタイミング制御回路(１)からの制御パルスＣ７の立下
りでラッチするラッチ(16)とを具えている。
第１項の乗算を行なう乗算器(14)と、右辺第２項の加算
を行なう加算器(15)と、加算器(15)から得られる乱数値
をタイミング制御回路(１)からの制御パルスＣ７の立下
りでラッチするラッチ(16)とを具えている。
【００１７】
【数２】Ｘn+1＝ａ・Ｘn＋ｂ ここで、Ｘnはｎ回目の乱数算出値、Ｘn+1は(ｎ＋１)回
目の乱数算出値、ａ及びｂは夫々、下記の如く更新設定
される定数である。
目の乱数算出値、ａ及びｂは夫々、下記の如く更新設定
される定数である。
【００１８】レジスタ回路(３)は、前記演算回路(４)の
ラッチ(16)によりラッチされた乱数値Ｘnを取り込ん
で、これを演算回路(４)の乗算器(14)における次回の演
算に供するためのＸｎレジスタ(11)と、乗算器(14)にお
ける乗算に用いる前記定数ａを定数設定回路(２)から取
り込んで、これを乗算器(14)に供給するためのａレジス
タ(12)と、加算器(15)における加算に用いる前記定数ｂ
を定数設定回路(２)から取り込んで、これを加算器(15)
に供給するためのｂレジスタ(13)とを具えている。Ｘｎ
レジスタ(11)、ａレジスタ(12)及びｂレジスタ(13)は、
タイミング制御回路(１)からの制御パルスＣ４、Ｃ５、
Ｃ６の立下りで、演算回路(４)の演算結果、第１定数設
定部(９)の定数ａ、第２定数設定部(10)の定数ｂを夫々
ラッチする。
ラッチ(16)によりラッチされた乱数値Ｘnを取り込ん
で、これを演算回路(４)の乗算器(14)における次回の演
算に供するためのＸｎレジスタ(11)と、乗算器(14)にお
ける乗算に用いる前記定数ａを定数設定回路(２)から取
り込んで、これを乗算器(14)に供給するためのａレジス
タ(12)と、加算器(15)における加算に用いる前記定数ｂ
を定数設定回路(２)から取り込んで、これを加算器(15)
に供給するためのｂレジスタ(13)とを具えている。Ｘｎ
レジスタ(11)、ａレジスタ(12)及びｂレジスタ(13)は、
タイミング制御回路(１)からの制御パルスＣ４、Ｃ５、
Ｃ６の立下りで、演算回路(４)の演算結果、第１定数設
定部(９)の定数ａ、第２定数設定部(10)の定数ｂを夫々
ラッチする。
【００１９】定数設定回路(２)は、乱数生成ＩＣ起動時
に、レジスタ回路(３)のＸｎレジスタ(11)、ａレジスタ
(12)及びｂレジスタ(13)に対して、夫々の初期値Ｘ0、
ａ0及びｂ0を設定するための第１初期値保持部(６)、第
２初期値保持部(７)及び第３初期値保持部(８)を具えて
いる。
に、レジスタ回路(３)のＸｎレジスタ(11)、ａレジスタ
(12)及びｂレジスタ(13)に対して、夫々の初期値Ｘ0、
ａ0及びｂ0を設定するための第１初期値保持部(６)、第
２初期値保持部(７)及び第３初期値保持部(８)を具えて
いる。
【００２０】又、定数設定回路(２)は、第２回目以降の
乱数算出において、前記定数ａ及びｂを保持し、これら
をレジスタ回路(３)のａレジスタ(12)及びｂレジスタ(1
3)に供給するための第１定数設定部(９)及び第２定数設
定部(10)を具えている。第１定数設定部(９)及び第２定
数設定部(10)は夫々、データのビット数(例えば２０ビ
ット)に応じた個数のフリップフロップを並列に接続し
て構成されている。第１定数設定部(９)は、タイミング
制御回路(１)からの制御パルスＣ１の立上りで、演算回
路(４)による演算結果をラッチする。一方、第２定数設
定部(10)は、タイミング制御回路(１)からの制御パルス
Ｃ２の立上りで第１定数設定部(９)のデータ、即ち前回
の演算結果をラッチする。この結果、第１定数設定部
(９)には前回の乱数算出値、第２定数設定部(10)には前
々回の乱数算出値が格納されることになる。この様に、
異なる演算回数における乱数算出値を第１定数設定部
(９)及び第２定数設定部(10)に格納するから、定数ａ及
びｂは互いに相関のないデータに設定されることにな
る。
乱数算出において、前記定数ａ及びｂを保持し、これら
をレジスタ回路(３)のａレジスタ(12)及びｂレジスタ(1
3)に供給するための第１定数設定部(９)及び第２定数設
定部(10)を具えている。第１定数設定部(９)及び第２定
数設定部(10)は夫々、データのビット数(例えば２０ビ
ット)に応じた個数のフリップフロップを並列に接続し
て構成されている。第１定数設定部(９)は、タイミング
制御回路(１)からの制御パルスＣ１の立上りで、演算回
路(４)による演算結果をラッチする。一方、第２定数設
定部(10)は、タイミング制御回路(１)からの制御パルス
Ｃ２の立上りで第１定数設定部(９)のデータ、即ち前回
の演算結果をラッチする。この結果、第１定数設定部
(９)には前回の乱数算出値、第２定数設定部(10)には前
々回の乱数算出値が格納されることになる。この様に、
異なる演算回数における乱数算出値を第１定数設定部
(９)及び第２定数設定部(10)に格納するから、定数ａ及
びｂは互いに相関のないデータに設定されることにな
る。
【００２１】更に、外部インタフェース(５)は、外部回
路としてのマイクロコンピュータから発せられる乱数値
読出し要求ＷＲに応じ、演算回路(４)のラッチ(16)にラ
ッチされている乱数値を一旦取り込んだ後、これをマイ
クロコンピュータへ出力するデータバッファ(17)を具え
ている。
路としてのマイクロコンピュータから発せられる乱数値
読出し要求ＷＲに応じ、演算回路(４)のラッチ(16)にラ
ッチされている乱数値を一旦取り込んだ後、これをマイ
クロコンピュータへ出力するデータバッファ(17)を具え
ている。
【００２２】図２は、上記制御パルスに応じた乱数生成
ＩＣの動作を表わしている。乱数生成ＩＣは、マイクロ
コンピュータから供給されるクロックＣＬＫに同期して
動作し、６クロックを１周期として、上記数２に基づく
１回の演算を行なう。例えば図示の如く、ラッチ(16)、
ａレジスタ(12)、ｂレジスタ(13)、Ｘｎレジスタ(11)、
第１定数設定部(９)及び第２定数設定部(10)に夫々、前
回値としてデータＸ8、Ｘ4、Ｘ3、Ｘ8、Ｘ7、Ｘ6が設定
されている場合において、９回目及び１１回目の演算で
は乱数値読出し要求がなく、１０回目の演算で乱数値読
出し要求が発生したものと想定する。
ＩＣの動作を表わしている。乱数生成ＩＣは、マイクロ
コンピュータから供給されるクロックＣＬＫに同期して
動作し、６クロックを１周期として、上記数２に基づく
１回の演算を行なう。例えば図示の如く、ラッチ(16)、
ａレジスタ(12)、ｂレジスタ(13)、Ｘｎレジスタ(11)、
第１定数設定部(９)及び第２定数設定部(10)に夫々、前
回値としてデータＸ8、Ｘ4、Ｘ3、Ｘ8、Ｘ7、Ｘ6が設定
されている場合において、９回目及び１１回目の演算で
は乱数値読出し要求がなく、１０回目の演算で乱数値読
出し要求が発生したものと想定する。
【００２３】乱数値読出し要求の無い９回目の演算にお
いては、制御パルスＣ７、Ｃ１及びＣ２に応じて、第１
定数設定部(９)に定数ａとして設定されているデータＸ
7が第２定数設定部(10)へシフトされて、新たにデータ
定数ｂとして設定されると共に、第１定数設定部(９)に
は、ラッチ(16)にラッチされている前回の乱数算出値Ｘ
8が定数ａとして設定される。
いては、制御パルスＣ７、Ｃ１及びＣ２に応じて、第１
定数設定部(９)に定数ａとして設定されているデータＸ
7が第２定数設定部(10)へシフトされて、新たにデータ
定数ｂとして設定されると共に、第１定数設定部(９)に
は、ラッチ(16)にラッチされている前回の乱数算出値Ｘ
8が定数ａとして設定される。
【００２４】そして、Ｘｎレジスタ(11)に設定されてい
る前回の乱数算出値Ｘ8と、ａレジスタ(12)に設定され
ている定数ａ(データＸ4)と、ｂレジスタ(13)に設定さ
れている定数ｂ(Ｘ3)が演算回路(４)へ供給されて、新
たな乱数値Ｘ9が算出され、ラッチ(16)にラッチされ
る。その後、制御パルスＣ４に応じて、ラッチ(16)の乱
数値Ｘ9がレジスタ回路(３)のＸｎレジスタ(11)に取り
込まれる。
る前回の乱数算出値Ｘ8と、ａレジスタ(12)に設定され
ている定数ａ(データＸ4)と、ｂレジスタ(13)に設定さ
れている定数ｂ(Ｘ3)が演算回路(４)へ供給されて、新
たな乱数値Ｘ9が算出され、ラッチ(16)にラッチされ
る。その後、制御パルスＣ４に応じて、ラッチ(16)の乱
数値Ｘ9がレジスタ回路(３)のＸｎレジスタ(11)に取り
込まれる。
【００２５】乱数値読出し要求の発生した１０回目の演
算においては、先ず制御パルスＣ７、Ｃ１及びＣ２に応
じて、第１定数設定部(９)に定数ａとして設定されてい
るデータＸ8が第２定数設定部(10)へシフトされて、新
たにデータ定数ｂとして設定されると共に、第１定数設
定部(９)には、ラッチ(16)にラッチされている９回目の
乱数算出値Ｘ9が定数ａとして設定される。
算においては、先ず制御パルスＣ７、Ｃ１及びＣ２に応
じて、第１定数設定部(９)に定数ａとして設定されてい
るデータＸ8が第２定数設定部(10)へシフトされて、新
たにデータ定数ｂとして設定されると共に、第１定数設
定部(９)には、ラッチ(16)にラッチされている９回目の
乱数算出値Ｘ9が定数ａとして設定される。
【００２６】そして、Ｘｎレジスタ(11)に設定されてい
る前回の乱数算出値Ｘ9と、ａレジスタ(12)に設定され
ている定数ａ(データＸ4)と、ｂレジスタ(13)に設定さ
れている定数ｂ(Ｘ3)が演算回路(４)へ供給されて、新
たな乱数値Ｘ10が算出され、ラッチ(16)にラッチされ
る。ラッチ(16)の乱数値Ｘ10は外部インタフェース(５)
のデータバッファ(17)を経てマイクロコンピュータへ送
出される。
る前回の乱数算出値Ｘ9と、ａレジスタ(12)に設定され
ている定数ａ(データＸ4)と、ｂレジスタ(13)に設定さ
れている定数ｂ(Ｘ3)が演算回路(４)へ供給されて、新
たな乱数値Ｘ10が算出され、ラッチ(16)にラッチされ
る。ラッチ(16)の乱数値Ｘ10は外部インタフェース(５)
のデータバッファ(17)を経てマイクロコンピュータへ送
出される。
【００２７】次に制御パルスＣ４、Ｃ５、Ｃ６に応じ
て、ラッチ(16)にラッチされているデータＸ10がＸｎレ
ジスタ(11)に設定され、第１定数設定部(９)に設定され
ているデータＸ9がａレジスタ(12)に設定され、更に第
２定数設定部(10)に設定されているデータＸ8がｂレジ
スタ(13)に設定される。斯くして、Ｘｎレジスタ(11)、
ａレジスタ(12)及びｂレジスタ(13)のデータ更新が行な
われるのである。
て、ラッチ(16)にラッチされているデータＸ10がＸｎレ
ジスタ(11)に設定され、第１定数設定部(９)に設定され
ているデータＸ9がａレジスタ(12)に設定され、更に第
２定数設定部(10)に設定されているデータＸ8がｂレジ
スタ(13)に設定される。斯くして、Ｘｎレジスタ(11)、
ａレジスタ(12)及びｂレジスタ(13)のデータ更新が行な
われるのである。
【００２８】次の乱数値読出し要求の無い１１回目の演
算においては、９回目の演算と同様、先ず制御パルスＣ
７、Ｃ１及びＣ２に応じて、第１定数設定部(９)に定数
ａとして設定されているデータＸ9が第２定数設定部(1
0)へシフトされて、新たにデータ定数ｂとして設定され
ると共に、第１定数設定部(９)には、ラッチ(16)にラッ
チされている１０回目の乱数算出値Ｘ10が定数ａとして
設定される。
算においては、９回目の演算と同様、先ず制御パルスＣ
７、Ｃ１及びＣ２に応じて、第１定数設定部(９)に定数
ａとして設定されているデータＸ9が第２定数設定部(1
0)へシフトされて、新たにデータ定数ｂとして設定され
ると共に、第１定数設定部(９)には、ラッチ(16)にラッ
チされている１０回目の乱数算出値Ｘ10が定数ａとして
設定される。
【００２９】そして、Ｘｎレジスタ(11)に設定されてい
る１０回目の乱数算出値Ｘ10と、ａレジスタ(12)に設定
されている定数ａ(データＸ9)と、ｂレジスタ(13)に設
定されている定数ｂ(Ｘ8)が演算回路(４)へ供給され
て、新たな乱数値Ｘ11が算出され、ラッチ(16)にラッチ
される。その後、制御パルスＣ４に応じて、ラッチ(16)
の乱数値Ｘ11がレジスタ回路(３)のＸｎレジスタ(11)に
取り込まれる。
る１０回目の乱数算出値Ｘ10と、ａレジスタ(12)に設定
されている定数ａ(データＸ9)と、ｂレジスタ(13)に設
定されている定数ｂ(Ｘ8)が演算回路(４)へ供給され
て、新たな乱数値Ｘ11が算出され、ラッチ(16)にラッチ
される。その後、制御パルスＣ４に応じて、ラッチ(16)
の乱数値Ｘ11がレジスタ回路(３)のＸｎレジスタ(11)に
取り込まれる。
【００３０】図３は、上記動作によって、Ｘｎレジスタ
(11)、ａレジスタ(12)、ｂレジスタ(13)、データバッフ
ァ(17)、第１定数設定部(９)及び第２定数設定部(10)内
のデータが順次、更新されていく様子を表わしたもので
ある。ここでは、４回目と７回目に乱数値読出し要求Ｗ
Ｒが発生している。図示の如くＸｎレジスタ(11)内のデ
ータは演算周期で更新されていくが、ａレジスタ(12)及
びｂレジスタ(13)内のデータは、読出し要求が発生した
ときに、その時点の第１定数設定部(９)及び第２定数設
定部(10)内のデータによって更新される。
(11)、ａレジスタ(12)、ｂレジスタ(13)、データバッフ
ァ(17)、第１定数設定部(９)及び第２定数設定部(10)内
のデータが順次、更新されていく様子を表わしたもので
ある。ここでは、４回目と７回目に乱数値読出し要求Ｗ
Ｒが発生している。図示の如くＸｎレジスタ(11)内のデ
ータは演算周期で更新されていくが、ａレジスタ(12)及
びｂレジスタ(13)内のデータは、読出し要求が発生した
ときに、その時点の第１定数設定部(９)及び第２定数設
定部(10)内のデータによって更新される。
【００３１】即ち、乱数値読出し要求ＷＲが発生しない
期間においては、ａレジスタ(12)及びｂレジスタ(13)内
のデータは一定値であるが、読出し要求が発生したとき
は、過去２回の乱数算出値に基づいて、ａレジスタ(12)
及びｂレジスタ(13)のデータ更新が行なわれる。従っ
て、定数ａ及びｂが一定値であった従来に比べて、乱数
列の周期性が著しく低減し、限りなく一様な確率で分布
する品質の高い乱数が得られる。又、乱数値読出し要求
ＷＲがランダムな時間間隔で発生する場合には、そのラ
ンダム性が乱数の品質を更に高めることになる。
期間においては、ａレジスタ(12)及びｂレジスタ(13)内
のデータは一定値であるが、読出し要求が発生したとき
は、過去２回の乱数算出値に基づいて、ａレジスタ(12)
及びｂレジスタ(13)のデータ更新が行なわれる。従っ
て、定数ａ及びｂが一定値であった従来に比べて、乱数
列の周期性が著しく低減し、限りなく一様な確率で分布
する品質の高い乱数が得られる。又、乱数値読出し要求
ＷＲがランダムな時間間隔で発生する場合には、そのラ
ンダム性が乱数の品質を更に高めることになる。
【００３２】図４乃至図７は、上記乱数生成ＩＣによっ
て生成した乱数列についての各種検定結果を示してい
る。何れの検定も、連続してサンプリングした共通の１
２００万個の乱数値(００ｈ〜ＦＦｈ(２５５ｄ))に関す
るものである。図４は度数検定の結果を表わしており、
乱数値(横軸)とその発生度数(縦軸)をグラフ化したもの
である。全ての乱数値について一様な発生頻度が得られ
ていることがわかる。
て生成した乱数列についての各種検定結果を示してい
る。何れの検定も、連続してサンプリングした共通の１
２００万個の乱数値(００ｈ〜ＦＦｈ(２５５ｄ))に関す
るものである。図４は度数検定の結果を表わしており、
乱数値(横軸)とその発生度数(縦軸)をグラフ化したもの
である。全ての乱数値について一様な発生頻度が得られ
ていることがわかる。
【００３３】図５は、間隔検定結果の一例として、乱数
値００についての発生間隔(横軸)とその発生度数(縦軸)
をグラフ化したものである。発生間隔が長くなるほど、
その発生頻度は直線状に減少していることがわかる。
値００についての発生間隔(横軸)とその発生度数(縦軸)
をグラフ化したものである。発生間隔が長くなるほど、
その発生頻度は直線状に減少していることがわかる。
【００３４】連検定は同一の乱数値がいくつ連なるかを
調べるものであって、一例として図６は、乱数値００に
ついての連の数(横軸)とその発生度数(縦軸)をグラフ化
したものである。乱数値００については６個以上の連が
ないことがわかる。
調べるものであって、一例として図６は、乱数値００に
ついての連の数(横軸)とその発生度数(縦軸)をグラフ化
したものである。乱数値００については６個以上の連が
ないことがわかる。
【００３５】更に時系列検定は、乱数値の発生頻度が時
間に依存するかいなかを検定するものであって、一例と
して図７は、乱数値００についての時間(横軸)とその発
生頻度(縦軸)をグラフ化したものである。乱数値００に
関しては、その発生頻度は時間に依存していないことが
わかる。上述の如く、何れの検定においても良好な結果
が得られており、本発明の効果が裏付けられる。
間に依存するかいなかを検定するものであって、一例と
して図７は、乱数値００についての時間(横軸)とその発
生頻度(縦軸)をグラフ化したものである。乱数値００に
関しては、その発生頻度は時間に依存していないことが
わかる。上述の如く、何れの検定においても良好な結果
が得られており、本発明の効果が裏付けられる。
【００３６】上記実施例の説明は、本発明を説明するた
めのものであって、特許請求の範囲に記載の発明を限定
し、或は範囲を減縮する様に解すべきではない。又、本
発明の各部構成は上記実施例に限らず、特許請求の範囲
に記載の技術的範囲内で種々の変形が可能であることは
勿論である。
めのものであって、特許請求の範囲に記載の発明を限定
し、或は範囲を減縮する様に解すべきではない。又、本
発明の各部構成は上記実施例に限らず、特許請求の範囲
に記載の技術的範囲内で種々の変形が可能であることは
勿論である。
【図１】本発明に係る乱数生成ＩＣの回路構成を示すブ
ロック図である。
ロック図である。
【図２】乱数生成ＩＣの回路動作を示すタイムチャート
である。
である。
【図３】乱数生成ＩＣ内部の各データの推移を表わす図
表である。
表である。
【図４】度数検定の結果を表わすグラフである。
【図５】間隔検定の結果を表わすグラフである。
【図６】連検定の結果を表わすグラフである。
【図７】時系列検定の結果を表わすグラフである。
(１) タイミング制御回路 (２) 定数設定回路 (３) レジスタ回路 (４) 演算回路 (５) 外部インタフェース
Claims (3)
- 【請求項１】 混合合同法に基づく演算式を用いて乱数
を繰り返し算出する演算回路と、演算回路から得られる
乱数列の内、過去２回の乱数算出結果を以て、前記演算
式に含まれる乗算及び加算に用いる２つの定数を更新設
定する定数設定回路とを具え、定数設定回路に設定され
ている２つの定数が演算回路に供給されることを特徴と
する乱数生成回路。 - 【請求項２】 演算回路は、外部からの乱数値の読出し
要求の有無に拘わらず、一定周期で乱数の算出を繰り返
し、外部からの乱数値の読出し要求が発生する度に、そ
の時点で得られる乱数値を出力する請求項１に記載の乱
数生成回路。 - 【請求項３】 外部からの乱数値の読出し要求が発生す
る度に、定数設定回路に設定されている２つの定数を取
り込んで演算回路に供給するレジスタ回路を具えている
請求項１又は請求項２に記載の乱数生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6282914A JP2603809B2 (ja) | 1994-10-20 | 1994-10-20 | 乱数生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6282914A JP2603809B2 (ja) | 1994-10-20 | 1994-10-20 | 乱数生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08123669A JPH08123669A (ja) | 1996-05-17 |
| JP2603809B2 true JP2603809B2 (ja) | 1997-04-23 |
Family
ID=17658753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6282914A Expired - Fee Related JP2603809B2 (ja) | 1994-10-20 | 1994-10-20 | 乱数生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2603809B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001016196A (ja) * | 1999-04-28 | 2001-01-19 | Fuji Soft Abc Inc | 多重アファイン鍵を用いる暗号化・復号化方法、認証方法、及びこれを用いる各装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114134A (ja) * | 1981-12-28 | 1983-07-07 | Hitachi Electronics Eng Co Ltd | 乱数発生器 |
| JPH04267433A (ja) * | 1991-02-22 | 1992-09-24 | Nec Ic Microcomput Syst Ltd | 乱数発生回路 |
-
1994
- 1994-10-20 JP JP6282914A patent/JP2603809B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08123669A (ja) | 1996-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
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