JP2002503035A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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Abstract

(57)【要約】 少なくとも電極（４、５）とアイソレータ（３）が第１の電極（２）または基板（１）に対し垂直方向になるステップ（６）を形成するように、電極（２、４、５）とアイソレータ（３）垂直に並べた層にして、電界効果トランジスタを製造する。接合形電界効果トランジスタ（ＪＦＥＴ）または金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として実現され、電極（２、５）は電界効果トランジスタのドレインとソース電極をそれぞれ形成し（またはその逆）、電極（４）は電界効果トランジスタのゲート電極を形成する。垂直ステップ（６）の層の上に、アモルファス、多結晶または微結晶の無機または有機半導体材を設け、直接または間接にゲート電極（８）に接触するトランジスタの能動半導体を形成し、第１（２）と第２（５）電極間にｐまたはｎタイプの垂直トランジスタチャネル（９）を形成する。電界効果トランジスタの作成方法では、光蝕刻プロセスにより垂直ステップ（６）を形成し、溶解アモルファス能動半導体材（８）を第１の電極（２）と垂直ステップ（６）の上に堆積させる。これを、ドレインとソース電極（２、５）間に垂直のトランジスタチャネルが得られるように行う。ＪＦＥＴでは、半導体材（８）はゲート電極（４）に直接接触する。ＭＯＳＦＥＴでは、ゲート電極（４）と半導体材（８）との間に垂直のゲートアイソレータ（７）を設ける。

Description

【発明の詳細な説明】
【０００１】 本発明は、それぞれ、電界効果トランジスタが非導電材のプレーナ基板を有す
る、ほぼ垂直形状の接合形電界効果トランジスタ及び金属酸化膜半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）に関する。また本発明は、トランジスタが非導電
材のプレーナ基板を有するほぼ垂直形状のこの種類の電界効果トランジスタの製
造方法に関する。
【０００２】 アモルファス材を能動半導体として使用する電界効果トランジスタ（ＦＥＴ）
は、従来は、図１に示すように、水平形状で実現されている。この図は、従来技
術による薄膜電界効果トランジスタの実現方法の例を２つ示している（図１ａ、
図１ｂ）。この図では、ドレイン電極とソース電極とが、お互いにトランジスタ
チャネルにより分離されている。このチャネルは、アモルファス半導体材で構成
されている。ゲート電極は水平層として定義されていて、この層は、ゲートアイ
ソレータによりチャネルから分離されている。トランジスタ効果は、ゲート電位
により、空乏層またはエンリッチ層のいずれかとして定義される。この種類の電
界効果トランジスタで用いる能動アモルファス半導体材としては、結合ポリマー
、芳香分子、アモルファス無機半導体が使用されてきた。例えば、図１は、１０
ｎｍ層にアモルファスＳｉ：Ｈの形式で能動半導体材が使用されている薄膜トラ
ンジスタを示している（Ｄ．Ｂ． Ｔｈｏｍａｓｓｏｎ ＆ ａｌ．、 ＩＥＥ
ＥＥ１． Ｄｅｖ． Ｌｅｔｔ．、 Ｖｏｌ． １８、 ｐ．１１７、１９９７
年３月）。金属でも可能なゲート電極が基板上に設けてある。窒化シリコン（Ｓ
ｉＮ）の分離層がこのゲート電極を覆い、アモルファスＳｉ：Ｈの能動半導体材
が１０ｎｍの層のアイソレータを覆っている。能動半導体材上では、ドレイン電
極とソース電極とはお互いに間隔が空けてある。これらは、ゲート電極とは異な
った、例えばアルミニウムなどで実現されている。有機薄膜トランジスタの別の
例を図１ｂに示す（Ａ． Ｄｏｄａｂａｌａｐｕｒ ＆ ａｌ．、 Ａｐｐｌ．
Ｐｈｙｓ． Ｌｅｔｔ．； Ｖｏｌ． ６９、 ｐｐ．４２２７−２９、１９
９６年１２月）。この図では、能動半導体材は、ポリマーまたは芳香分子などの
有機化合物である。図１ａの例に示すように、ゲート電極を基板上に設け、その
ゲート電極上に、ゲート電極の表面を酸化層でコーティングした層の形のアイソ
レータを設ける。これは、ゲート電極の表面の材料を酸化して実現することがで
きる。ソース及びドレイン電極は分離層にスペースを空けて備わっていて、間隔
をあけた垂直の側壁（片方の端がお互いに垂直の横壁に接続されている）がドレ
イン及びソース電極上に備わっている。これらの壁に垂直な面では、トランジス
タチャネルはＵの形のセクションを獲得し、側壁がＵの脚を形成し、横壁が結線
を形成する。各層は適当な基板上に設けることができ、分離材の層で全体を覆う
。この分離層の上に、導電層を設け、トランジスタのゲート電極を形成している
。側壁の両端またはＵ字形のチャネル構造の脚部の両端は露出していて、チャネ
ルのこれら端領域では、ソース及びドレイン電極を、それぞれ、イオン注入プロ
セスなどで形成する。この種類の薄膜トランジスタの主な目的は、トランジスタ
がオフ状態のときに迷走電流が減少するが、従来の実施例より狭い領域で十分な
長いチャネル長を可能にすることである。
【０００３】 図１ｃは、従来技術によるプレーナＪＦＥＴ構造を図式的に原理を示したもの
である。この場合、ｎチャネルＪＦＥＴとして実現している。
【０００４】 アモルファス材の非常に特殊な処理特性を利用すれば、アモルファス半導体材
を使用して各種トランジスタ形状が実現できる。したがって、本発明の目的は、
それぞれ、垂直形状の接合形電界効果トランジスタ（ＪＦＥＴ）及び金属酸化膜
電界効果トランジスタ（ＭＯＳＦＥＴ）である電界効果トランジスタを提供する
ことにある。特に、ゲート電極およびドレイン電極またはソース電極のいずれか
との両方で構成される垂直構造上に、有機分子、結合ポリマー、またはアモルフ
ァス無機半導体の形のアモルファス能動半導体材を堆積することを目的とする。
最後に、垂直方向のトランジスタチャネルを提供することも目的である。
【０００５】 通常の半導体素子は、垂直形状で作成されてきた。本発明の目的は、チップ領
域のより効果的な利用である。垂直形状のトランジスタは、水平形状のトランジ
スタに比べ、必要とするスペースが少なくて済むと考えられる。
【０００６】 例えば、米国特許第５ ５６３ ０７７（Ｈ．Ｃ． Ｈａ）号から、垂直チャ
ネルの薄膜トランジスタが知られている。このチャネルは、お互いに間隔があけ
られた２つの垂直の側壁により形成されている。その片方は同様に垂直の端壁（
ｅｎｄ ｗａｌｌ）に接続している。トランジスタチャネルは、これらの壁に垂
直な平面でＵ形の部分を獲得していて、その部分では、側壁はＵの脚で、端壁は
結線（ｃｒｏｓｓ ｌｉｎｅ）である。これらの壁は適切な基板上に備わってい
てもよく、また全体が分離材の層で覆われていてもよい。トランジスタのゲート
電極を形成する導電層が、分離層の上を覆っている。これら側壁の両端またはＵ
形チャネル構造の端は露出していて、チャネルのこれらの両端域で、ソース及び
ドレイン電極を、それぞれ、イオン注入プロセスなどにより形成する。この種類
の薄膜トランジスタの主な目的は、トランジスタがオフ状態のときに漏れ電流は
減少するが、従来の実施例で獲得できる領域より狭い領域でも十分なチャネル長
を提供することにある。
【０００７】 上記の目的および他の利点は、第１の電極を含む導電材の層を基板の上に設け
、第１のアイソレータを形成する分離材の層を第１の電極の上に設け、第２の電
極を形成する導電材の層を第１のアイソレータの上に設け、第２のアイソレータ
を形成する分離材の別の層を第２の電極の上に設け、第３の電極を形成する導電
材の層を第２のアイソレータの上に設け、前記第１と第３の電極はトランジスタ
のドレインとソース電極（またはその逆）をそれぞれ含み、前記第２の電極はト
ランジスタのゲート電極を含み、少なくとも前記第２と第３の電極及び前記第１
と第２のアイソレータは、各層をスタックした構成で、前記第１の電極及び／ま
たは前記基板に垂直なステップを形成し、トランジスタの能動半導体を形成する
半導体材を前記第１の電極、前記第２の電極及び前記第３の電極の露出部分の上
に設け、前記能動半導体はゲート電極に直接接触し、前記第１と前記第３の電極
の間にほぼ垂直なトランジスタチャネルを形成する、ことを特徴とする接合形電
界効果トランジスタ（ＪＦＥＴ）と、第１の電極を含む導電材の層を基板の上に
設け、第１のアイソレータを形成する分離材の層を第１の電極の上に設け、第２
の電極を形成する導電材の層を第１のアイソレータの上に設け、第２のアイソレ
ータを形成する分離材の別の層を第２の電極の上に設け、第３の電極を形成する
導電材の層を第２のアイソレータの上に設け、前記第１と第３の電極はトランジ
スタのドレインとソース電極（またはその逆）をそれぞれ含み、前記第２の電極
はトランジスタのゲート電極を含み、少なくとも前記第２と第３の電極及び前記
第１と第２のアイソレータは、各層をスタックした構成で、前記第１の電極及び
／または前記基板に垂直なステップを形成し、ゲートアイソレータを形成する分
離材の垂直層を前記第２の電極と前記垂直ステップの上に設け、トランジスタの
能動半導体を実現し前記第１と前記第３の電極との間にほぼ垂直なトランジスタ
チャネルを形成する半導体材を前記第１の電極、前記ゲートアイソレータ付きの
前記垂直ステップ、及び前記第３の電極の上に設ける、ことを特徴とする金属酸
化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）とにより実現される。
【０００８】 さらに、本発明による上記の目的と利点は、電界効果トランジスタの製造方法
であって、第１の電極を形成する導電材の層を前記基板の上に堆積させるステッ
プと、ホトレジストで構成され前記第１の電極及び／または前記基板に垂直なス
テップを第１の電極の上に光蝕刻プロセスで形成するステップと、第１のアイソ
レータ、第２の電極を形成する導電材、第２のアイソレータ、及び第３の電極を
形成する導電材を前記導電層と垂直ステップを形成する前記ホトレジストの両方
の上に層状にスタックした構成でそれぞれ堆積させるステップと、前記ホトレジ
ストの上にスタックしている前記構成とホトレジスト自身をリストオフ法で取り
除くステップであって、第１の電極の上の残りのアイソレータ電極構成が前記第
１の電極及び／または前記基板に垂直なステップを形成するステップと、半導体
材が電界効果トランジスタ内でドレインまたはソース電極（及びその逆）をそれ
ぞれ実現する前記第１と第３の電極の両方及び電界効果トランジスタのゲート電
極を実現する前記第２の電極に接触し垂直なトランジスタチャネルを形成するよ
うに、溶解アモルファス能動半導体材を前記第１の電極と前記垂直ステップの上
に堆積させるステップと、を含むことを特徴とする方法により実現される。
【０００９】 電界効果トランジスタが金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の
場合、分離材を垂直層の垂直ステップに堆積させることが有利である。この垂直
層は第２の電極を覆っていて電界効果トランジスタのゲートアイソレータを形成
している。堆積動作は、前記スタック構成及び前記ホトレジストの除去処理と溶
解アモルファス能動半導体材の堆積処理との間で行われる。
【００１０】 また、本発明では、能動半導体材はアモルファス無機または有機半導体材であ
るが、アモルファス半導体材に限る必要はない。それは、多結晶または微結晶無
機または有機半導体材からも選択可能であるからである。
【００１１】 さらに詳細な特徴と利点は、以下の付属の従属項から明らかである。
【００１２】 図２には、本発明による接合形電界効果トランジスタ（ＪＦＥＴ）の実施例を
示している。以下でさらに詳細に説明するように、この電界効果トランジスタは
薄膜テクノロジで実現されている。基板１上に、トランジスタの第１の電極を形
成する導電材の層２を設ける。この層の上に、第１のアイソレータを形成する分
離材３ａを設け、第１のアイソレータ３ａの上に、トランジスタの第２の電極４
を形成する金属などの導電材４をさらに設ける。第２の電極４の上に、トランジ
スタの第２のアイソレータを形成する分離材３ｂを設け、第２のアイソレータ３
ｂの上に、トランジスタの第３の電極を形成する導電材の層５を設ける。
【００１３】 接合形電界効果トランジスタとして実現され、第１の電極２及び第３の電極５
は、それぞれ、トランジスタのドレイン電極とソース電極（またはその逆）を形
成する。第２の電極４は、ゲート電極を形成する。第２の及び第３の電極４、５
及びアイソレータ３ａ、３ｂは、両方とも第１の電極２上にある。これは、これ
らが第１の電極２及び基板１に対し垂直ステップを形成するようにするためで、
そのステップの延長部分を図２では参照番号６で示している。したがって、第２
及び第３の電極４；５とアイソレータ３とで構成される構造は基板１の一部だけ
を覆い、第１の電極２または基板１上の垂直ステップ６を形成する層の水平延長
部分を比較的小さくできる。
【００１４】 アモルファス多結晶や微結晶無機または有機半導体材で作成可能な能動半導体
材の層８が、第３の電極５（これは例えばトランジスタのソース電極）の上と、
垂直ステップ６及びゲート電極４（垂直ステップ６に含まれる）の露出垂直面か
ら第１の電極２までの上を覆っている。ゲート電極２と半導体材８とで、ｐｎ接
合を形成する。ほぼ垂直なトランジスタチャネル９は能動半導体材８でｐチャネ
ルまたはｎチャネルとして定義され、第１の電極２と第３の電極５との間に渡っ
て設けられ、ゲート電極４で実質的にｐｎ接合に隣接している。このように実現
することで、図２に示した構造は接合形電界効果トランジスタ（ＪＦＥＴ）を形
成している。オプションで、第１の電極２をドレイン電極とし、第３の電極５を
ソース電極（またはその逆）とすることができる。トランジスタ効果（この場合
、トランジスタチャネルの実質的なサイズ）は、ｐｎ接合を介してトランジスタ
チャネルにかける電界で制御される。
【００１５】 図３は、本発明によるＭＯＳＦＥＴの実施例を示したものである。これは、以
下に詳細に説明するように、薄膜テクノロジを利用して実現している。基板１上
に、トランジスタで第１の電極を形成する導電材の層２を設ける。この層の上に
、第１のアイソレータを形成する分離材３ａを設ける。第１のアイソレータ３ａ
の上に、トランジスタの第２の電極を形成する金属などの導電材を設ける。第２
の電極４の上に、トランジスタで第２のアイソレータを形成する分離材３ｂを設
ける。第２のアイソレータ３ｂの上に、トランジスタの第３の電極を形成する導
電材の層５を設ける。
【００１６】 ＭＯＳＦＥＴとして実現され、第１の電極２と第３の電極５とがそれぞれ、ト
ランジスタのドレイン電極とソース電極（またはその逆）を形成する。第２の電
極４は、ゲート電極を形成する。第２及び第３の電極４；５及びアイソレータ３
ａ、３ｂを、第１の電極２と基板１に対し垂直ステップを形成するように、第１
の電極２の上に設ける。このステップの延長部分は、図２では、参照番号６で示
している。したがって、第２及び第３の電極４、５及びアイソレータ３で構成さ
れる構造は基板１の一部だけを覆い、第１の電極２及び基板１上の垂直ステップ
６を形成する層の水平延長部分は比較的小さくすることができる。
【００１７】 垂直ステップ６に含まれるゲート電極４の露出垂直面上に、電界効果トランジ
スタのゲートアイソレータを形成する分離材７を設ける。トランジスタのソース
電極などとして使用される第３の電極５の上、及び垂直ステップ６から第１の電
極２までの上に、アモルファス多結晶または微結晶の無機または有機半導体材で
ある能動半導体材の層を設ける。ゲート電極４は、電荷注入を防止するように、
ゲートアイソレータ７により能動半導体材８と分離される。ほぼ垂直なトランジ
スタチャネルが能動半導体材８に定義され、第１の電極２と第３の電極５との間
に渡って設けられ、垂直ステップ６に実質的に隣接している。このように実現す
ることで、図２に示す構造は金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦ
ＥＴ）を形成する。オプションで、第１の電極２をドレイン電極にし第３の電極
５をソース電極（またはその逆）にすることができる。トランジスタ効果は空乏
モードまたはエンリッチメント（ｅｎｒｉｃｈｍｅｎｔ）モードのいずれかで与
えられ、このモードはゲート電位により決まる。
【００１８】 図２及び３の実施例における基板１は、トランジスタ構造のキャリアだけを目
的としたものである。さらに、導電層２と第１の電極は基板全体に渡って設けて
あるが（つまり非パターン）、この層はパターン化してもよく、垂直ステップ構
造により覆われている部分に対応して基板の一部を覆うようにしてもよい。例え
ば、図２の実施例の第１の電極は垂直ステップ６の面と揃えてもよく、また、基
板１に対し垂直ステップを形成してもよい。この垂直ステップは、ゲートアイソ
レータ７の垂直面と揃えてもよい。勿論、能動半導体材８に対する必要な接触部
分が得られるということが条件である。第１の電極をトランジスタネットワーク
内の他のトランジスタ上の対応する電極に電気的に接続する場合、基板に対し垂
直なステップの第１の電極はさらに有利になる。この目的で、垂直ステップを超
えて、基板の水平面に導体を設けてもよい。
【００１９】 次に、本発明による薄膜テクノロジの接合形電界効果トランジスタの製造方法
を、図４ａからｅを参照して詳細に説明する。図２及び３に示している接合形電
界効果トランジスタの製造に関する主な作業は、トランジスタ効果全体が発生す
る垂直ステップを形成する作業である。例えば、所謂リフトオフ方法を使用でき
る。これは、垂直表面を形成するのに有効な方法であることが証明されている。
【００２０】 図４ａからｅに示され以下で説明する各種プロセスステップは、図示し簡素化
している。
【００２１】 図４ａに示すように、導電材の層２を、分離材または誘導体材である基板１の
上に第１のプロセスステップで堆積させる。これで、導電材２がトランジスタの
第１の電極を形成する。導電材２の上に、垂直ステップ１１のパターン化ホトレ
ジスト層１０が第１の電極２の上に形成されるように、ホトレジストを堆積させ
マスクし、周知の光蝕刻法によりエッチングする。これは図４ｂに示されていて
、この方法の第２のプロセスステップを含む。図４ｃに示す第３のプロセスステ
ップでは、第１のアイソレータを形成する分離層３ａ、トランジスタの第２の電
極を形成する導電材４、第２のアイソレータを形成する第２の分離層３ｂ、及び
その上に、トランジスタの第３の電極を形成する導電材の層５を順次に設ける。
真空蒸着プロセスなどを使用することで、図４ｃから明らかなように、層３、４
、５が、第１の電極２の露出部分とホトレジスト１０の上部とを、水平にスタッ
クされた層で覆う。
【００２２】 第４のプロセスステップでは、リフトオフ法を使用し、ホトレジストの上部の
層及びホトレジスト１０自身を取り除く。これは、アセトンなどを使用した溶解
プロセスで行う。ホトレジスト１０及びその上部の層を取り除いたら、コンポー
ネントは第４プロセスステップ実施後は図４ｄに示すようになり、ステップ６は
第１の電極２または基板１に対し垂直になる。
【００２３】 次に、図４ｅに示す第５のプロセスステップで、第１の電極２、第２の電極４
、及び垂直ステップ６と第３の電極５の上部表面上に、溶解アモルファス能動半
導体材８を堆積させる。これで、能動半導体８は、層構造を水平及び垂直に覆う
ことになる。第１の電極２をパターン化して基板１の一部だけを覆うようにする
場合は（例えば、垂直ステップ６と揃えた垂直ステップを形成するためなど）、
第１の電極２と能動半導体材８との間の接点に関する問題も発生しない。
【００２４】 本発明による薄膜テクノロジでＭＯＳＦＥＴを製造する場合、図５ａに示す中
間プロセスステップを、図４ｄに示す第４のプロセスステップ後に適用する。こ
の追加プロセスステップでは、表面が垂直ステップ６で覆われるように、第２の
電極４の上に分離層６設ける。この分離層７は、ＭＯＳＦＥＴのゲートアイソレ
ータを含み、電荷注入を阻止する。ゲートアイソレータ７は、第１の電極２を基
板として酸化物が与えられるプロセスで作成可能である。次に、ゲート電極４を
覆うように、垂直エッチングステップを使用して垂直方向のゲートアイソレータ
７を形成する。また、部分的に酸化可能かまたは何らかの方法で処理可能な材料
でゲート電極４を作成することで、ゲートアイソレータ７を設けることもできる
。この場合、分離層がゲート電極の表面に形成されるようにする。好ましくは、
これは、ゲート電極４の表面の材料を部分的に酸化させることで行うことができ
る。
【００２５】 図５ａに示す追加プロセスステップでゲートアイソレータ７を設けたら、図５
ｂに示すプロセスステップで、第１の電極２、ゲートアイソレータ７、垂直ステ
ップ６、及び第３の電極５の上部表面を、溶解アモルファス能動半導体材８で覆
う。このプロセスステップは、図４ｅに示す第５のプロセスステップに対応する
。能動半導体材は、このようにして、層構造を水平及び垂直に覆う。第１の電極
２をパターン化して基板１の一部だけを覆うようにする場合で、垂直スタック層
を多少超える程度の場合は、第１の電極２と能動半導体材８との間の接触に関す
る問題はない。
【００２６】 アモルファス能動半導体材８で覆う場合、真空昇華、真空蒸着、スピンコーテ
ィング、及び溶液からのサンプルなどが使用できる。これは、アモルファス能動
半導体材８は、原則として、垂直及び水平に様々な方向を持つゲート電極４など
を網羅するように様々な構造で作成できる。また、特殊機能を持つ電界効果トラ
ンジスタを提供するために、アモルファス半導体材には各種能動材を混合し組み
合わせることもできる。電界効果トランジスタ（ＪＦＥＴ）の場合、ＭＥＳＦＥ
Ｔ構造が得られるように、ゲート電極付きのショットキー接合が自然に形成され
るような材料を使用することが特に望まれている。
【００２７】 図２及び３の本発明による電界効果トランジスタの製造は、原則として、個別
コンポーネントについて示しているが、この種類のトランジスタの製造は、全層
を覆う方式の半連続または完全連続のリール ツー リール式プロセスでこの方
法を使用しても、不都合なことは何もない。能動半導体材８は、連続プロセスで
このように応用できる。また、電界効果トランジスタがＭＯＳＦＥＴの場合は、
ゲートアイソレータも連続プロセスでこのように応用できる。連続プロセスでは
、ラインの動く方向と平行に垂直ステップ６を平行に都合よく形成し、ゲートア
イソレータ７と能動半導体材の両方を垂直ステップで連続ストリップとして適用
できる。図４ｅまたは図５ｂに示される最後のプロセスステップ後に、個別トラ
ンジスタをラインから分離し、個別コンポーネントの形で完成できる。
【００２８】 しかし、非常に多くのトランジスタ数があるラインの大部分がトランジスタ配
列を形成する場合でも不都合な点はない。このトランジスタ配列は、個別トラン
ジスタをメモリー素子として使用する能動メモリーモジュールを実現するために
使用できるものである。トランジスタは、接続用の適切な導電構造を形成するこ
とで、電気ネットワークに接続する必要がある。
【００２９】 一般的に、上記で開示した垂直電界効果トランジスタは、２次元及び３次元の
集積電子回路で構造部品として実現できる。このような回路の考えられる応用例
としては、メモリー、プロセッサなどがある。本発明によるトランジスタに従っ
て能動メモリーコンポーネントを使用する明白な利点は、小信号モードで書き込
んで大信号モードで読み出せることである。これは、マトリックスネットワーク
で実現する大メモリーモジュール内のメモリー位置の電気アドレス指定において
特に有利である。
【００３０】 本発明による電界効果トランジスタの製造プロセスに関し、連続ラインを使用
することで上記で述べたようにグローバルに実現できる。そのような場合、ＶＬ
ＳＩコンポーネントに関する周知の製造プロセスを使用するだけでなく、印刷方
法でも、電界効果トランジスタを垂直形状構造のＪＦＥＴ及びＭＯＳＦＥＴとし
て製造することも可能である。
【図面の簡単な説明】
以下の図面を参照し、本発明を詳細に説明する。
【図１ａ】 上記で説明した従来技術の例を示す図である。
【図１ｂ】 上記で説明した従来技術の別の例を示す図である。
【図１ｃ】 従来技術によるプレーナ接合電界効果トランジスタの例を示す図である。
【図２】 本発明による接合形電界効果トランジスタの好ましい実施例を示す図である。
【図３】 本発明によるＭＯＳＦＥＴの好ましい実施例を示す図である。
【図４】 ａからｅは、電界効果トランジスタを接合形電界効果トランジスタとして実現
する、本発明による方法の実施例の各プロセスステップを示す図である。
【図５】 ａからｂは、本発明によるＭＯＳＦＥＴを実現するためのプロセスステップを
示す図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＲ ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ， ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，Ｌ Ｖ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ， ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，Ｕ Ｓ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 カールソン、ヨハン、ロジャー、アクセル スウェーデン国 リンケピング、ステンホ グスベーゲン 168 Ｆターム(参考） 5F102 GB04 GC08 GD01 GD04 GD10 GL01 HC19 5F110 CC09 FF22 GG05 GG13 GG15 GG42 【要約の続き】 極（２、５）間に垂直のトランジスタチャネルが得られ るように行う。ＪＦＥＴでは、半導体材（８）はゲート 電極（４）に直接接触する。ＭＯＳＦＥＴでは、ゲート 電極（４）と半導体材（８）との間に垂直のゲートアイ ソレータ（７）を設ける。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 電界効果トランジスタ、特に、ほぼ垂直形状の接合形電界効
    果トランジスタ（ＪＦＥＴ）であって、トランジスタは非導電材のプレーナ基板
    （１）を備え、 第１の電極を含む導電材の層（２）を基板（１）の上に設け、第１のアイソレー
    タを形成する分離材の層（３ａ）を第１の電極（２）の上に設け、第２の電極を
    形成する導電材（４）の層を第１のアイソレータ（３ａ）の上に設け、第２のア
    イソレータを形成する分離材の別の層（３ｂ）を第２の電極（４）の上に設け、
    第３の電極を形成する導電材の層（５）を第２のアイソレータ（３ｂ）の上に設
    け、前記第１（２）と第３の電極（５）はトランジスタのドレインとソース電極
    （またはその逆）をそれぞれ含み、前記第２の電極（４）はトランジスタのゲー
    ト電極を含み、少なくとも前記第２（４）と第３の電極（５）及び前記第１（３
    ａ）と第２のアイソレータ（３ｂ）は、各層をスタックした構成で、前記第１の
    電極（２）及び／または前記基板（１）に垂直なステップ（６）を形成し、トラ
    ンジスタの能動半導体を形成する半導体材（８）を前記第１の電極（２）、前記
    第２の電極（４）及び前記第３の電極（５）の露出部分の上に設け、前記能動半
    導体（８）はゲート電極（４）に直接接触し、前記第１（２）と前記第３の電極
    （５）の間にほぼ垂直なトランジスタチャネル（９）を形成する、ことを特徴と
    する電界効果トランジスタ。
  2. 【請求項２】 電界効果トランジスタ、特に、ほぼ垂直形状の金属酸化膜半
    導体電界効果トランジスタ（ＭＯＳＦＥＴ）であって、トランジスタは非導電材
    のプレーナ基板（１）を備え、 第１の電極を含む導電材の層（２）を基板（１）の上に設け、第１のアイソレー
    タを形成する分離材の層（３ａ）を第１の電極（２）の上に設け、第２の電極を
    形成する導電材（４）の層を第１のアイソレータ（３ａ）の上に設け、第２のア
    イソレータを形成する分離材の別の層（３ｂ）を第２の電極（４）の上に設け、
    第３の電極を形成する導電材の層（５）を第２のアイソレータ（３ｂ）の上に設
    け、前記第１（２）と第３の電極（５）はトランジスタのドレインとソース電極
    （またはその逆）をそれぞれ含み、前記第２の電極（４）はトランジスタのゲー
    ト電極を含み、少なくとも前記第２（４）と第３の電極（５）及び前記第１（３
    ａ）と第２のアイソレータ（３ｂ）は、各層をスタックした構成で、前記第１の
    電極（２）及び／または前記基板（１）に垂直なステップ（６）を形成し、ゲー
    トアイソレータを形成する分離材の垂直層（７）を前記第２の電極（４）と前記
    垂直ステップ（６）の上に設け、トランジスタの能動半導体を実現し前記第１（
    ２）と前記第３の電極（５）との間にほぼ垂直なトランジスタチャネル（９）を
    形成する半導体材（８）を前記第１の電極（２）、前記ゲートアイソレータ（７
    ）付きの前記垂直ステップ（６）、及び前記第３の電極（５）の露出した部分の
    上に設ける、ことを特徴とする電界効果トランジスタ。
  3. 【請求項３】 請求項１または２に記載の電界効果トランジスタであって、
    第１の電極（２）を基板（１）の上にパターン化して設け、基板（１）に対しさ
    らに中間ステップを形成し、すべての電極（２、４、５）が能動半導体（８）に
    対しほぼ垂直な表面を有することを特徴とする電界効果トランジスタ。
  4. 【請求項４】 請求項１または２に記載の電界効果トランジスタであって、
    半導体材（８）をアモルファス、多結晶、または微結晶無機または有機半導体材
    から選択することを特徴とする電界効果トランジスタ。
  5. 【請求項５】 請求項１または２に記載の電界効果トランジスタであって、
    トランジスタチャネル（９）は、前記第１（２）と前記第３の電極（５）との間
    の能動半導体（８）の垂直部分として定義され、スタックされた構成により形成
    される垂直ステップ（６）に隣接していることを特徴とする電界効果トランジス
    タ。
  6. 【請求項６】 請求項１に記載の電界効果トランジスタであって、 半導体材（８）とゲート電極（４）とが自然にショットキー接合（７）を形成す
    ることを特徴とする電界効果トランジスタ。
  7. 【請求項７】 請求項１に記載の電界効果トランジスタであって、 トランジスタチャネル（９）は、前記第１（２）と第２の電極（５）との間の能
    動半導体（８）の垂直部分のｎチャネルまたはｐチャネルとして定義され、ゲー
    ト電極（４）でｐｎ接合に隣接していることを特徴とする電界効果トランジスタ
    。
  8. 【請求項８】 請求項２に記載の電界効果トランジスタであって、 ゲートアイソレータ（７）をゲート電極（５）の垂直表面上の酸化物コーティン
    グとして形成することを特徴とする電界効果トランジスタ。
  9. 【請求項９】 請求項８に記載の電界効果トランジスタであって、 酸化物コーティング（７）をゲート電極（４）の表面の電極材の選択酸化処理に
    より形成することを特徴とする電界効果トランジスタ。
  10. 【請求項１０】 ほぼ垂直形状の電界効果トランジスタの製造方法であって
    、トランジスタは非導電材のプレーナ基板（１）を備え、第１の電極を形成する
    導電材の層（２）を前記基板（１）の上に堆積させるステップと、ホトレジスト
    （１０）で構成され前記第１の電極（２）及び／または前記基板（１）に垂直な
    ステップ（６）を第１の電極（２）の上に光蝕刻プロセスで形成するステップと
    、第１のアイソレータ（３ａ）、第２の電極を形成する導電材（４）、第２のア
    イソレータ（３ｂ）、及び第３の電極を形成する導電材（５）を前記導電層（２
    ）と垂直ステップ（６）を形成する前記ホトレジスト（１０）の両方の上に層状
    にスタックした構成でそれぞれ堆積させるステップと、前記ホトレジスト（１０
    ）の上にスタックしている前記構成とホトレジスト自身をリストオフ法で取り除
    くステップであって、第１の電極（２）の上の残りのアイソレータ電極構成が前
    記第１の電極（２）及び／または前記基板（１）に垂直なステップ（６）を形成
    するステップと、半導体材が電界効果トランジスタ内でドレインまたはソース電
    極（及びその逆）をそれぞれ実現する前記第１（２）と第３の電極の両方及び電
    界効果トランジスタのゲート電極を実現する前記第２の電極（４）に接触し垂直
    なトランジスタチャネル（９）を形成するように、溶解アモルファス能動半導体
    材を前記第１の電極（２）と前記垂直ステップ（６）の上に堆積させるステップ
    と、を含むことを特徴とする電界効果トランジスタの製造方法。
  11. 【請求項１１】 請求項１０に記載の方法であって、電界効果トランジスタ
    は金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であって、分離材を
    、第２の電極（５）の上に設けられ電界効果トランジスタ内でゲートアイソレー
    タを形成する垂直の層の垂直ステップ（６）の上に堆積させ、堆積は、前記スタ
    ック構成と前記ホトレジスト（１０）を取り除いてから溶解アモルファス能動半
    導体材（８）の堆積前の間に行うことを特徴とする方法。
  12. 【請求項１２】 請求項１１に記載の方法であって、ゲートアイソレータ（
    ７）をゲート電極（４）の垂直面に酸化物コーティングとして形成することを特
    徴とする方法。
  13. 【請求項１３】 請求項１２に記載の方法であって、酸化物コーティング（
    ７）をゲート電極（４）の表面の電極材の選択酸化処理により形成することを特
    徴とする方法。
  14. 【請求項１４】 請求項１０に記載の方法であって、第１の電極（２）を基
    板（１）の上にパターン化して堆積させ後者の一部だけを覆うようにすることを
    特徴とする方法。
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