JP2002076273A - 半導体装置およびその設計方法と製造方法 - Google Patents

Abstract

(57)【要約】 【課題】セル間を接続する配線が長い場合でも、ゲート
酸化膜に絶縁破壊が生じ難くする。 【解決手段】論理セルＡのドレイン端子６と、論理セル
Ｂのゲート端子７を配線Ｌで接続する。論理セルＢ内に
は容量１を形成し、この容量１とゲート端子７を配線８
で接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲートアレイやス
タンダードセル等の半導体装置に関する。

【０００２】

【従来の技術】ゲートアレイやスタンダードセル等にお
いては、複数の論理セル（トランジスタを含むセル）が
配線によって接続されている。その一例を図３に示す。
この例では、論理セルＡ，Ｂとして、それぞれＣＭＯＳ
ＦＥＴ（complementary metal-oxide semiconductor fi
eld effect transistor ）が形成されている。そして、
論理セルＡのｐチャネルとｎチャネルの両ドレインを接
続する配線５に、論理セルＢとの接続用のドレイン端子
６が形成されている。また、論理セルＢのゲート用配線
４に、論理セルＡとの接続用のゲート端子７が形成され
ている。これらの端子６，７同士を配線Ｌで接続するこ
とにより、論理セルＡのドレイン電極と論理セルＢのゲ
ート電極とが接続される。

【０００３】

【発明が解決しようとする課題】しかしながら、この配
線を、アルミニウム合金等の導電性薄膜に対するドライ
エッチングで形成する際に、プラズマ等の影響で配線に
溜まった電荷がゲート電極に向かう現象が生じる。その
結果、配線が長くて電荷の滞留量が多い場合には、ゲー
ト酸化膜に絶縁破壊が生じる恐れがある。これを防止す
る目的で配線の長さを短くすると、セルの配置が制限さ
れて設計の自由度が小さくなり、効率的なセル配置がで
きなくなるという問題がある。

【０００４】本発明は、このような従来技術の問題点に
着目してなされたものであり、セル間を接続する配線が
長い場合でもゲート酸化膜に絶縁破壊が生じ難くするこ
とを課題とする。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、複数のセルが配線で接続されている半導
体装置において、前記配線がゲート電極と接続されてい
るセル内に、このゲート電極と接続された容量を有する
ことを特徴とする半導体装置を提供する。

【０００６】本発明はまた、複数のセルを配線で接続し
て得られる半導体装置の設計方法において、前記配線が
ゲート電極と接続されるセル内に容量を設け、この容量
を前記ゲート電極と接続することを特徴とする半導体装
置の設計方法を提供する。

【０００７】本発明はまた、複数のセルを接続する配線
を、導電性薄膜に対するドライエッチングで形成する半
導体装置の製造方法において、前記配線がゲート電極と
接続されるセル内に、前記ゲート電極に接続する容量を
形成することを特徴とする半導体装置の製造方法を提供
する。

【０００８】本発明の製造方法によれば、セル間を接続
する配線のエッチング時にこの配線に電荷が溜まった場
合、この電荷はゲート電極だけでなく容量にも分配され
るため、セル間を接続する配線が長い場合でもゲート酸
化膜の絶縁破壊を防止することができる。したがって、
この製造方法によれば、得られる半導体装置の製造歩留
りが高くなる。

【０００９】この製造方法で得られた半導体装置は、複
数のセルが配線で接続されている半導体装置において、
前記配線がゲート電極と接続されているセル内に、この
ゲート電極と接続された容量を有するものとなる。した
がって、この半導体装置は、セル間を接続する配線が長
い場合でもゲート酸化膜に絶縁破壊が生じ難い。

【００１０】本発明の設計方法によれば、セル間を接続
する配線に溜まった電荷は、ゲート電極だけでなく容量
にも分配されるため、セル間を接続する配線が長い場合
でもゲート酸化膜の絶縁破壊を防止することができる。

【００１１】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００１２】図１は本発明の半導体装置の一実施形態を
示す平面図であり、図２は図１のａ−ａ線断面図であ
る。

【００１３】この半導体装置は、論理セルＡ，Ｂと、こ
れらを接続する配線Ｌとで構成されている。論理セル
Ａ，Ｂとして、それぞれＣＭＯＳＦＥＴが形成されてい
る。論理セルＢ内には、ＣＭＯＳＦＥＴとともに容量１
が形成されている。図１において、符号２はソースに接
続された電極であり、符号３はドレインに接続された電
極であり、符号４，４ａはゲート電極に接続された配線
である。

【００１４】論理セルＡでは、ｐチャネルとｎチャネル
の両ドレインの電極３が、配線５で接続されており、こ
の配線５に、論理セルＢとの接続用の端子６が形成され
ている。

【００１５】論理セルＢのゲート用配線４ａには、ｐＭ
ＯＳＦＥＴとｎＭＯＳＦＥＴとの間の位置に、論理セル
Ａとの接続用のゲート端子７が形成されている。このゲ
ート端子７と容量１とが配線８で接続されている。

【００１６】図２に示すように、論理セルＢの容量１
は、シリコン基板Ｓ上に形成された不純物拡散層１１
と、シリコン酸化膜１２と、多結晶シリコンからなる電
極１３とで構成されている。この容量１は、ｐＭＯＳＦ
ＥＴまたはｎＭＯＳＦＥＴのソース領域２１、ドレイン
領域３１、ゲート酸化膜４１、多結晶シリコンからなる
ゲート電極４２を作製する各工程で、この容量用のパタ
ーンを加えたマスクを使用してレジストのパターニング
を行うことによって、ｐＭＯＳＦＥＴまたはｎＭＯＳＦ
ＥＴと同時に形成することができる。

【００１７】例えば、容量１をなす電極１３とゲート電
極４２を形成した後に、絶縁膜１５を形成し、この絶縁
膜１５にコンタクトホール１６を開けて、これらのコン
タクトホール１６内と絶縁膜１５の上にアルミニウム合
金膜１７を形成し、このアルミニウム合金膜１７をパタ
ーニングすることにより、ゲート用配線４ａ、ゲート端
子７、配線８を同時に形成する。これにより、容量１を
なす電極１３と論理セルＢの各ゲート電極４２とが接続
される。

【００１８】次に、論理セルＡ，Ｂを接続する配線Ｌ
を、アルミニウム合金薄膜に対するドライエッチングで
形成する。このエッチング時に配線Ｌに溜まった電荷
は、ゲート電極４２と容量１に分配される。これによ
り、配線Ｌが長い場合でも、ゲート酸化膜４１の絶縁破
壊を防止することができる。

【００１９】なお、ゲート電極に接続する容量は、この
実施形態の構成に限定されず、例えば、半導体基板と不
純物拡散層とで構成されるｐｎ接合の容量であってもよ
い。また、ゲート電極に接続する容量は、使用時に半導
体装置の性能が大きく損なわれないものとする必要があ
る。

【００２０】

【発明の効果】以上説明したように、本発明によれば、
セル間を接続する配線が長い場合でもゲート酸化膜に絶
縁破壊を生じ難くすることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施形態を示す平面図
である。

【図２】図１のａ−ａ線断面図である。

【図３】複数の論理セルが配線によって接続されている
半導体装置の従来例を示す平面図である。

【符号の説明】

Ａ 論理セル Ｂ 論理セル Ｌ セル間を接続する配線 Ｓ シリコン基板 １ 容量 ２ ソース電極 ３ ドレイン電極 ４ ゲート電極に接続された配線 ４ａ ゲート電極に接続された配線 ５ 両チャネルのドレインを接続する配線 ６ ドレイン端子 ７ ゲート端子 ８ ゲート電極と容量を接続する配線 １１ 不純物拡散層 １２ シリコン酸化膜 １３ 多結晶シリコンからなる容量電極 ２１ ソース領域 ３１ ソース領域 ４１ ゲート酸化膜 ４２ 多結晶シリコンからなるゲート電極

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のセルが配線で接続されている半導
   体装置において、 前記配線がゲート電極と接続されているセル内に、この
   ゲート電極と接続された容量を有することを特徴とする
   半導体装置。
2. 【請求項２】 複数のセルを配線で接続して得られる半
   導体装置の設計方法において、 前記配線がゲート電極と接続されるセル内に容量を設
   け、この容量を前記ゲート電極と接続することを特徴と
   する半導体装置の設計方法。
3. 【請求項３】 複数のセルを接続する配線を、導電性薄
   膜に対するドライエッチングで形成する半導体装置の製
   造方法において、 前記配線がゲート電極と接続されるセル内に、前記ゲー
   ト電極に接続する容量を形成することを特徴とする半導
   体装置の製造方法。