JP2002350507A - Ｌｓｉテスタ - Google Patents
ＬｓｉテスタInfo
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- JP2002350507A JP2002350507A JP2001160413A JP2001160413A JP2002350507A JP 2002350507 A JP2002350507 A JP 2002350507A JP 2001160413 A JP2001160413 A JP 2001160413A JP 2001160413 A JP2001160413 A JP 2001160413A JP 2002350507 A JP2002350507 A JP 2002350507A
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- JP
- Japan
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- calibration
- test
- tester
- lsi
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＬＳｌテスタの校正作業に対するオペレータ
の負担を軽減する。 【解決手段】 パフォーマンスボード１４は被試験デバ
イス１６とこのテスタの各種試験装置を接続するための
インターフェースボードで、さらに校正回路が接続でき
るようになっており、被試験デバイス１６と校正回路は
リレーにより切り替えられていずれかがこのテスタの各
種試験装置に接続される。校正管理部４６は、校正自己
診断に必要な回路を内蔵しており、また時間の計時や校
正データの管理を行なう。校正管理部４６はパフォーマ
ンスボード１４における被試験デバイス１６と校正回路
とを切り替え、全試験装置の校正を行なう。
の負担を軽減する。 【解決手段】 パフォーマンスボード１４は被試験デバ
イス１６とこのテスタの各種試験装置を接続するための
インターフェースボードで、さらに校正回路が接続でき
るようになっており、被試験デバイス１６と校正回路は
リレーにより切り替えられていずれかがこのテスタの各
種試験装置に接続される。校正管理部４６は、校正自己
診断に必要な回路を内蔵しており、また時間の計時や校
正データの管理を行なう。校正管理部４６はパフォーマ
ンスボード１４における被試験デバイス１６と校正回路
とを切り替え、全試験装置の校正を行なう。
Description
【０００１】
【発明の属する技術分野】本発明は、パフォーマンスボ
ードに搭載された被試験ＬＳＩ（大規模集積回路）の動
作を試験する各種試験装置及びこれら各種試験装置を校
正する校正部を備えたＬＳＩテスタに関するものであ
る。
ードに搭載された被試験ＬＳＩ（大規模集積回路）の動
作を試験する各種試験装置及びこれら各種試験装置を校
正する校正部を備えたＬＳＩテスタに関するものであ
る。
【０００２】
【従来の技術】パフォーマンスボードに搭載された被試
験ＬＳＩの動作を試験する各種試験装置及びこれら各種
試験装置を校正する校正部を備えたＬＳＩテスタで、校
正の際にパフォーマンスボード上の回路が負荷となって
校正に影響を与えるのを防ぐために、校正の際にはパフ
ォーマンスボードをそのＬＳＩテスタの試験装置から取
り外す必要がある。
験ＬＳＩの動作を試験する各種試験装置及びこれら各種
試験装置を校正する校正部を備えたＬＳＩテスタで、校
正の際にパフォーマンスボード上の回路が負荷となって
校正に影響を与えるのを防ぐために、校正の際にはパフ
ォーマンスボードをそのＬＳＩテスタの試験装置から取
り外す必要がある。
【０００３】そこで、パフォーマンスボードの取外しと
復旧の時間を短縮して校正作業を短時間ですませること
ができるように、パフォーマンスボードと試験装置との
間に、それらの間を電気的に切り離す切離し手段を設け
たものが提案されている（特開平９−２８１１８８号公
報参照）。そこでは、その切離し手段によりパフォーマ
ンスボードを試験装置から切り離し、校正動作を開始さ
せるのはオペレータである。
復旧の時間を短縮して校正作業を短時間ですませること
ができるように、パフォーマンスボードと試験装置との
間に、それらの間を電気的に切り離す切離し手段を設け
たものが提案されている（特開平９−２８１１８８号公
報参照）。そこでは、その切離し手段によりパフォーマ
ンスボードを試験装置から切り離し、校正動作を開始さ
せるのはオペレータである。
【０００４】
【発明が解決しようとする課題】従来ＬＳｌテスタの校
正作業はオペレータの操作により行なっていたので、わ
ずらわしかった。そこで、本発明の目的は、ＬＳｌテス
タの校正作業に対するオペレータの負担を軽減すること
である。
正作業はオペレータの操作により行なっていたので、わ
ずらわしかった。そこで、本発明の目的は、ＬＳｌテス
タの校正作業に対するオペレータの負担を軽減すること
である。
【０００５】
【課題を解決するための手段】本発明のＬＳＩテスタ
は、パフォーマンスボードに搭載された被試験ＬＳＩの
動作を試験する各種試験装置及びこれら各種試験装置を
校正する校正部を備えたＬＳＩテスタにおいて、前記校
正部を自動的に立ち上げ校正動作を実行させる校正管理
部を備えている。これにより、本発明のＬＳＩテスタで
は、校正作業をオペレータからの操作を待たずに自動で
行なうことができるようになる。
は、パフォーマンスボードに搭載された被試験ＬＳＩの
動作を試験する各種試験装置及びこれら各種試験装置を
校正する校正部を備えたＬＳＩテスタにおいて、前記校
正部を自動的に立ち上げ校正動作を実行させる校正管理
部を備えている。これにより、本発明のＬＳＩテスタで
は、校正作業をオペレータからの操作を待たずに自動で
行なうことができるようになる。
【０００６】
【発明の実施の形態】本発明で校正部を自動的に立ち上
げ校正動作を実行させる校正管理部は、校正部による校
正動作の結果をテスタ内のＨＤＤ（ハードディスク装
置）などにデータログとして保存し、その履歴から各種
試験装置の劣化状況を判定する機能も備えることがで
き、このＬＳＩテスタはさらにこの校正管理部による各
種試験装置の劣化状況の判定結果を出力する出力手段を
備えることができる。
げ校正動作を実行させる校正管理部は、校正部による校
正動作の結果をテスタ内のＨＤＤ（ハードディスク装
置）などにデータログとして保存し、その履歴から各種
試験装置の劣化状況を判定する機能も備えることがで
き、このＬＳＩテスタはさらにこの校正管理部による各
種試験装置の劣化状況の判定結果を出力する出力手段を
備えることができる。
【０００７】各種試験装置の劣化状況を校正結果の履歴
から判定する方法としては、例えばある試験装置（テス
タチャネル）の校正結果が、規格３.０００Ｖ±５ｍＶ
に対し、過去３回のデータログが２.９９９Ｖ、３.００
３Ｖ、３.００５Ｖというような傾向を持っている場
合、校正管理部はこのチャネルが特性劣化をきたしてい
ると判断する。
から判定する方法としては、例えばある試験装置（テス
タチャネル）の校正結果が、規格３.０００Ｖ±５ｍＶ
に対し、過去３回のデータログが２.９９９Ｖ、３.００
３Ｖ、３.００５Ｖというような傾向を持っている場
合、校正管理部はこのチャネルが特性劣化をきたしてい
ると判断する。
【０００８】また、出力手段は、各種試験装置が故障に
至る前にネットワーク又は通信回線を用いてその判定結
果をオペレータに送信するものとすることができる。例
えば、ＬＡＮ(Local Area Network)にＴＣＰ／ＩＰ(Tra
nsmission Control Protocol/Internet Protocol)で接
続されたテスタに、例えば品種ごとに異なる担当者のメ
ールアドレス又は障害等の発生した時間により異なるア
ドレス宛にＥ−メールを送信する機能や、網制御回路
（ＮＣＵ）を持ち電話回線にも接続されたテスタであれ
ば発呼後相手のオフフック（能動状態）を検出し、音声
合成機能によリテスタの名称及び発生した事象を音声メ
ッセージで送出する機能などを具備することで、テスタ
の不具合検出や被試験デバイスの連続試験フェイル又は
ウェハ試験での長時間のバッチ処理終了等が発生した場
合、あらかじめ指定されたオペレータのパーソナルコン
ピュータ、Ｅ−メール受信機能を持つ携帯電話のアドレ
ス、又は電話宛に連絡することができるようになる。こ
れにより、このＬＳＩテスタのシステム故障前にボード
や部品の交換を行なうことができるようになり、システ
ム故障によるテスタ稼働率の低下を防ぐことができる。
至る前にネットワーク又は通信回線を用いてその判定結
果をオペレータに送信するものとすることができる。例
えば、ＬＡＮ(Local Area Network)にＴＣＰ／ＩＰ(Tra
nsmission Control Protocol/Internet Protocol)で接
続されたテスタに、例えば品種ごとに異なる担当者のメ
ールアドレス又は障害等の発生した時間により異なるア
ドレス宛にＥ−メールを送信する機能や、網制御回路
（ＮＣＵ）を持ち電話回線にも接続されたテスタであれ
ば発呼後相手のオフフック（能動状態）を検出し、音声
合成機能によリテスタの名称及び発生した事象を音声メ
ッセージで送出する機能などを具備することで、テスタ
の不具合検出や被試験デバイスの連続試験フェイル又は
ウェハ試験での長時間のバッチ処理終了等が発生した場
合、あらかじめ指定されたオペレータのパーソナルコン
ピュータ、Ｅ−メール受信機能を持つ携帯電話のアドレ
ス、又は電話宛に連絡することができるようになる。こ
れにより、このＬＳＩテスタのシステム故障前にボード
や部品の交換を行なうことができるようになり、システ
ム故障によるテスタ稼働率の低下を防ぐことができる。
【０００９】校正管理部は被試験ＬＳＩの試験が一定時
間実行されないときに校正部による校正動作を自動的に
立ち上げることができる。一般に、テスタは被試験デバ
イス品種の試験切替え時にブローブカードやハンドラの
チェンジ・キット（ファィナルテスト（パッケージとな
った完成品での最終テスト）ボード及びそのボードに実
装された機構部品等を含む。）の交換作業が発生する
が、その間テスタは非使用状態である。そこで校正管理
部が試験終了後からの時間計測を行ない、試験が所定の
時間実行されなければ、校正管理部に内蔵された自己診
断回路により校正をかけることができる。
間実行されないときに校正部による校正動作を自動的に
立ち上げることができる。一般に、テスタは被試験デバ
イス品種の試験切替え時にブローブカードやハンドラの
チェンジ・キット（ファィナルテスト（パッケージとな
った完成品での最終テスト）ボード及びそのボードに実
装された機構部品等を含む。）の交換作業が発生する
が、その間テスタは非使用状態である。そこで校正管理
部が試験終了後からの時間計測を行ない、試験が所定の
時間実行されなければ、校正管理部に内蔵された自己診
断回路により校正をかけることができる。
【００１０】さらに、校正管理部は、校正動作中に被試
験ＬＳＩの試験が指示されたときはそれまでの校正動作
の結果をテスタ内のＨＤＤなどにデータログとして保存
して校正動作を中断し、次回に校正動作を自動的に立ち
上げるときはその中断箇所から再開するように校正部を
制御するものとすることができる。これにより、品種切
替え時や被試験デバイスの連続フェイル発生時の試験停
止時など、テスタの非使用時に効率的にテスタ校正を行
なうことができるようになる。
験ＬＳＩの試験が指示されたときはそれまでの校正動作
の結果をテスタ内のＨＤＤなどにデータログとして保存
して校正動作を中断し、次回に校正動作を自動的に立ち
上げるときはその中断箇所から再開するように校正部を
制御するものとすることができる。これにより、品種切
替え時や被試験デバイスの連続フェイル発生時の試験停
止時など、テスタの非使用時に効率的にテスタ校正を行
なうことができるようになる。
【００１１】次に、実施例を用いて本発明を詳細に説明
する。図１はＬＳｌテスタに本発明を適用した一実施を
概略的に示したものである。２はＬＳｌテスタの本体部
分を表わしており、タイミングジェネレータ４、パター
ンジェネレータ６、ボルテージインプット部１０、ボル
テージアウトプット部２０、プログラマブル電源２６、
ＤＣ測定ユニット２８などの各種試験装置を備えてい
る。
する。図１はＬＳｌテスタに本発明を適用した一実施を
概略的に示したものである。２はＬＳｌテスタの本体部
分を表わしており、タイミングジェネレータ４、パター
ンジェネレータ６、ボルテージインプット部１０、ボル
テージアウトプット部２０、プログラマブル電源２６、
ＤＣ測定ユニット２８などの各種試験装置を備えてい
る。
【００１２】タイミングジェネレータ４はプログラムに
記述されたタイミングを発生させ、パターンジェネレー
タ６はプログラムに記述された波形を発生させる。これ
らのタイミングと波形によりテストパターンの期待値を
作成する。
記述されたタイミングを発生させ、パターンジェネレー
タ６はプログラムに記述された波形を発生させる。これ
らのタイミングと波形によりテストパターンの期待値を
作成する。
【００１３】波形整形部８は作成されたテストパターン
からノイズを除去するものである。ボルテージインプッ
ト部１０は、試験を行なうデバイスに入力する電圧レベ
ルの設定を行なうものである。１２はドライバであり、
波形整形部８から送られるテストパターンをボルテージ
インプット部１０による設定電圧レベルのテストパター
ンとして出力する。パフォーマンスボード１４には被試
験デバイス１６が装着され、そのデバイス１６にドライ
バ１２からのテストパターンが印加されて試験が行なわ
れる。
からノイズを除去するものである。ボルテージインプッ
ト部１０は、試験を行なうデバイスに入力する電圧レベ
ルの設定を行なうものである。１２はドライバであり、
波形整形部８から送られるテストパターンをボルテージ
インプット部１０による設定電圧レベルのテストパター
ンとして出力する。パフォーマンスボード１４には被試
験デバイス１６が装着され、そのデバイス１６にドライ
バ１２からのテストパターンが印加されて試験が行なわ
れる。
【００１４】１８はコンパレータ（比較器）で、被試験
デバイス１６からの出力信号を取り込み、ボルテージア
ウトプット部２０により設定される電圧によりＨ／Ｌの
しきい値の設定を行なう。２２は論理比較部で、コンパ
レータ１８でしきい値が設定された出力信号と、パター
ンジェネレータ６からのテストパターン期待値との比較
を行ない、被試験デバイス１６の良否を判定する。
デバイス１６からの出力信号を取り込み、ボルテージア
ウトプット部２０により設定される電圧によりＨ／Ｌの
しきい値の設定を行なう。２２は論理比較部で、コンパ
レータ１８でしきい値が設定された出力信号と、パター
ンジェネレータ６からのテストパターン期待値との比較
を行ない、被試験デバイス１６の良否を判定する。
【００１５】フェイル解析メモリ２４は、パターンジェ
ネレータ６から発生するテストパターンがフェイルして
いる場合（結果が期待値と異なる場合）のパターンアド
レス、そのときの各種条件や設定が格納され、解析(デ
バッグ)に供される。パフォーマンスボード１４に接続
されているプログラマブル電源２６は、被試験デバイス
１６に直流電圧を印加するためのＤＣ電源である。ＤＣ
測定ユニット２８は被試験デバイス１６の各種電圧や電
流を測定する部分である。
ネレータ６から発生するテストパターンがフェイルして
いる場合（結果が期待値と異なる場合）のパターンアド
レス、そのときの各種条件や設定が格納され、解析(デ
バッグ)に供される。パフォーマンスボード１４に接続
されているプログラマブル電源２６は、被試験デバイス
１６に直流電圧を印加するためのＤＣ電源である。ＤＣ
測定ユニット２８は被試験デバイス１６の各種電圧や電
流を測定する部分である。
【００１６】パフォーマンスボード１４は被試験デバイ
ス１６とこのテスタの各種試験装置を接続するためのイ
ンターフェースボードである。パフォーマンスボード１
４には、さらに校正回路１７が接続できるようになって
おり、被試験デバイス１６と校正回路１７はリレー２９
により切り替えられていずれかがこのテスタの各種試験
装置に接続されるようになっている。
ス１６とこのテスタの各種試験装置を接続するためのイ
ンターフェースボードである。パフォーマンスボード１
４には、さらに校正回路１７が接続できるようになって
おり、被試験デバイス１６と校正回路１７はリレー２９
により切り替えられていずれかがこのテスタの各種試験
装置に接続されるようになっている。
【００１７】テスタＣＰＵ３０はこのテスタ全体を制御
する。テスタＣＰＵ３０にはテスタメインメモリ４２が
接続され、そのメモリ４２には各種データの格納が行わ
れる。テスタＣＰＵ３０にはまた、ハードディスク装置
（ＨＤＤ）３４、フレキシブルディスク装置（ＦＤＤ）
３６、ディスプレー（ＶＫＴ）３８、プリンタ（ＬＰ
Ｔ）４０などの各種周辺機器が接続されている。ハード
ディスク装置３４にはテスタ自身のプログラム、被試験
デバイスのテストプログラム、テストパターンやデータ
ログなどが保存される。
する。テスタＣＰＵ３０にはテスタメインメモリ４２が
接続され、そのメモリ４２には各種データの格納が行わ
れる。テスタＣＰＵ３０にはまた、ハードディスク装置
（ＨＤＤ）３４、フレキシブルディスク装置（ＦＤＤ）
３６、ディスプレー（ＶＫＴ）３８、プリンタ（ＬＰ
Ｔ）４０などの各種周辺機器が接続されている。ハード
ディスク装置３４にはテスタ自身のプログラム、被試験
デバイスのテストプログラム、テストパターンやデータ
ログなどが保存される。
【００１８】テスタＣＰＵ３０にはさらに、コントロー
ルパネル４４、校正管理部４６、メール送信部４８、音
声合成部５０及び網制御部（ＮＣＵ）５２が接続されて
いる。コントロールパネル４４には試験の開始／終了オ
ペレーション、プログラムの試験番号のリアルタイム表
示、結果（pass/fail）などが表示される。
ルパネル４４、校正管理部４６、メール送信部４８、音
声合成部５０及び網制御部（ＮＣＵ）５２が接続されて
いる。コントロールパネル４４には試験の開始／終了オ
ペレーション、プログラムの試験番号のリアルタイム表
示、結果（pass/fail）などが表示される。
【００１９】校正管理部４６は、校正自己診断に必要な
回路を内蔵しており、また時間の計時や校正データの管
理を行なう。校正管理部４６はパフォーマンスボード１
４における被試験デバイス１６と校正回路１７とを切り
替え、全試験装置の校正を行なう。
回路を内蔵しており、また時間の計時や校正データの管
理を行なう。校正管理部４６はパフォーマンスボード１
４における被試験デバイス１６と校正回路１７とを切り
替え、全試験装置の校正を行なう。
【００２０】メール送信部４８はメールアドレスや送信
文書の管理を行なう。音声合成部５０は予め登録された
音声データをＤＡ（デジタルからアナログ）変換し、網
制御部（ＮＣＵ）５２につながった電話回線で、例えば
固定電話や携帯電話に発呼し音声を送出する。テスタＣ
ＰＵ３０はＴＣＰ／ＩＰによりＬＡＮ３２に接続されて
いる。
文書の管理を行なう。音声合成部５０は予め登録された
音声データをＤＡ（デジタルからアナログ）変換し、網
制御部（ＮＣＵ）５２につながった電話回線で、例えば
固定電話や携帯電話に発呼し音声を送出する。テスタＣ
ＰＵ３０はＴＣＰ／ＩＰによりＬＡＮ３２に接続されて
いる。
【００２１】この実施例において、被試験デバイス１６
を試験する際には、パフォーマンスボード１４には被試
験デバイス１６が装着され、リレー２９により被試験デ
バイス１６がパフォーマンスボード１４に接続される。
動作の一例を示すと、タイミングジェネレータ４とパタ
ーンジェネレータ６により作られたテストパターンが波
形整形部８でノイズ除去され、ボルテージインプット部
１０により入力電圧レベルが設定されてドライバ１２に
よりパフォーマンスボード１４の被試験デバイス１６に
印加される。被試験デバイス１６からの出力信号はコン
パレータ１８でボルテージアウトプット部２０によりＨ
／Ｌのしきい値が設定され、論理比較部２２でパターン
ジェネレータ６からのテストパターン期待値と比較さ
れ、被試験デバイス１６の良否が判定される。
を試験する際には、パフォーマンスボード１４には被試
験デバイス１６が装着され、リレー２９により被試験デ
バイス１６がパフォーマンスボード１４に接続される。
動作の一例を示すと、タイミングジェネレータ４とパタ
ーンジェネレータ６により作られたテストパターンが波
形整形部８でノイズ除去され、ボルテージインプット部
１０により入力電圧レベルが設定されてドライバ１２に
よりパフォーマンスボード１４の被試験デバイス１６に
印加される。被試験デバイス１６からの出力信号はコン
パレータ１８でボルテージアウトプット部２０によりＨ
／Ｌのしきい値が設定され、論理比較部２２でパターン
ジェネレータ６からのテストパターン期待値と比較さ
れ、被試験デバイス１６の良否が判定される。
【００２２】校正の際には、校正管理部４６はリレー２
９により校正回路１７をパフォーマンスボード１４に接
続し、パフォーマンスボード１４を介して各種試験装置
に接続する。そして、タイミングジェネレータ４、パタ
ーンジェネレータ６、ボルテージインプット部１０、ボ
ルテージアウトプット部２０、プログラマブル電源２
６、ＤＣ測定ユニット２８などの各種試験装置が所定の
信号を正しく出力しているか否かを校正する。
９により校正回路１７をパフォーマンスボード１４に接
続し、パフォーマンスボード１４を介して各種試験装置
に接続する。そして、タイミングジェネレータ４、パタ
ーンジェネレータ６、ボルテージインプット部１０、ボ
ルテージアウトプット部２０、プログラマブル電源２
６、ＤＣ測定ユニット２８などの各種試験装置が所定の
信号を正しく出力しているか否かを校正する。
【００２３】図２はこの実施例のＬＳＩテスタをネット
ワークに接続した一例を示したものである。ここでは２
台のＬＳＩテスタ６０ａ，６０ｂがＬＳＩメーカ社内の
ＬＡＮ３２に接続されている。ＬＳＩテスタ６０ａ，６
０ｂは図１に示したものである。それぞれに汎用のイン
ターフェースを介してそれぞれのテスタ６０ａ，６０ｂ
を操作するハンドラ６２ａ，６２ｂが接続されている。
ＬＡＮ３２にはワークステーションやパーソナルコンピ
ュータ（ＷＳ／ＰＣ）６４，６４などが接続されてい
る。
ワークに接続した一例を示したものである。ここでは２
台のＬＳＩテスタ６０ａ，６０ｂがＬＳＩメーカ社内の
ＬＡＮ３２に接続されている。ＬＳＩテスタ６０ａ，６
０ｂは図１に示したものである。それぞれに汎用のイン
ターフェースを介してそれぞれのテスタ６０ａ，６０ｂ
を操作するハンドラ６２ａ，６２ｂが接続されている。
ＬＡＮ３２にはワークステーションやパーソナルコンピ
ュータ（ＷＳ／ＰＣ）６４，６４などが接続されてい
る。
【００２４】ＬＡＮ３２はインターネットを介してテス
タメーカ内のＬＡＮ６６に接続されている。テスタメー
カでは、ＬＳＩテスタ６０ａ，６０ｂからの校正結果を
インターネットを介して収集し、ＬＳＩメーカにオペレ
ータを派遣したり、交換部品を用意したりするなど、Ｌ
ＳＩテスタの保守に必要な手段を講じる。
タメーカ内のＬＡＮ６６に接続されている。テスタメー
カでは、ＬＳＩテスタ６０ａ，６０ｂからの校正結果を
インターネットを介して収集し、ＬＳＩメーカにオペレ
ータを派遣したり、交換部品を用意したりするなど、Ｌ
ＳＩテスタの保守に必要な手段を講じる。
【００２５】図３は図１の実施例における校正管理部４
６の動作を説明するフローチャートである。試験が終了
すると校正管理部４６は計時を開始する。指定された一
定時間が経過すると、リレー２９を切り替えてパフォー
マンスボード１４を校正回路１７に接続し、校正を開始
する。前回の校正が中断されたものであるときは、その
校正の続きから再開する。
６の動作を説明するフローチャートである。試験が終了
すると校正管理部４６は計時を開始する。指定された一
定時間が経過すると、リレー２９を切り替えてパフォー
マンスボード１４を校正回路１７に接続し、校正を開始
する。前回の校正が中断されたものであるときは、その
校正の続きから再開する。
【００２６】校正を完了すれば、その校正結果を規格値
と比較し、使用可能範囲内（＝ＰＡＳＳ）でなければ、
故障であるので要修理となり、原則として使用不可の状
態となる。その場合には、電子メールや電話によりオペ
レータに報知する。校正結果が使用可能範囲内（＝ＰＡ
ＳＳ）内であればその校正結果をログとして保存すると
ともに、過去のログと比較して差異や傾向を求め、劣化
状態を判定する。
と比較し、使用可能範囲内（＝ＰＡＳＳ）でなければ、
故障であるので要修理となり、原則として使用不可の状
態となる。その場合には、電子メールや電話によりオペ
レータに報知する。校正結果が使用可能範囲内（＝ＰＡ
ＳＳ）内であればその校正結果をログとして保存すると
ともに、過去のログと比較して差異や傾向を求め、劣化
状態を判定する。
【００２７】その劣化状態が規格割れ又は規格割れ寸前
の場合には、直ちに修理は必要ではないが、保守作業や
部品交換の準備を促すために、電子メールや電話により
オペレータに報知する。校正結果が正常で、保守作業や
部品交換の必要がない場合には、校正動作は終了とな
る。校正動作中に試験開始が指示された場合は、校正中
のデータを保存した後、試験を開始する。
の場合には、直ちに修理は必要ではないが、保守作業や
部品交換の準備を促すために、電子メールや電話により
オペレータに報知する。校正結果が正常で、保守作業や
部品交換の必要がない場合には、校正動作は終了とな
る。校正動作中に試験開始が指示された場合は、校正中
のデータを保存した後、試験を開始する。
【００２８】
【発明の効果】請求項１のＬＳＩテスタでは、校正管理
部を設け、校正部を自動的に立ち上げて校正動作を実行
させるようにしたので、オペレータが手動で校正部を立
ち上げる煩わしい操作が不要になる。請求項２のＬＳＩ
テスタでは、校正管理部は校正部による校正動作の結果
をデータログとして保存し、その履歴から各種試験装置
の劣化状況を判定する機能も備え、このＬＳＩテスタは
さらに校正管理部による各種試験装置の劣化状況の判定
結果を出力するようにしたので、万一故障などが発生し
た場合、従来は、急な歩留まりの悪化等が起きた場合に
オペレータが意図して校正を行なわなければ故障が発見
できないが、本発明によるテスタ空き時間を利用した自
動校正機能により速やかに故障又は特性劣化等が判明
し、ピンカード交換など適切な対応を行なうことで被試
験デバイスの再試験など時間的なロスを防ぐことが可能
となる。請求項３のＬＳＩテスタでは、各種試験装置が
故障に至る前にネットワーク又は通信回線を用いて校正
の判定結果をオペレータに送信するようにしたので、オ
ベレータに従来のパトライトやブザーによる注意喚起よ
りも詳しく停止理由がわかることにより迅速な処置が可
能となり、試験停止を短時間にすることが可能となる。
請求項４のＬＳＩテスタでは、校正管理部は被試験ＬＳ
Ｉの試験が一定時間実行されないときに校正動作を自動
的に立ち上げるようにしたので、テスタの非使用時に効
率的にテスタ校正を行なうことができるようになる。請
求項５のＬＳＩテスタでは、校正動作中に被試験ＬＳＩ
の試験が指示されたときはそれまでの校正動作の結果を
データログとして保存して校正動作を中断し、次回に校
正動作を自動的に立ち上げるときはその中断箇所から再
開するようにしたので、テスタの非使用時にテスタ校正
をより効率的に行なうことができるようになる。
部を設け、校正部を自動的に立ち上げて校正動作を実行
させるようにしたので、オペレータが手動で校正部を立
ち上げる煩わしい操作が不要になる。請求項２のＬＳＩ
テスタでは、校正管理部は校正部による校正動作の結果
をデータログとして保存し、その履歴から各種試験装置
の劣化状況を判定する機能も備え、このＬＳＩテスタは
さらに校正管理部による各種試験装置の劣化状況の判定
結果を出力するようにしたので、万一故障などが発生し
た場合、従来は、急な歩留まりの悪化等が起きた場合に
オペレータが意図して校正を行なわなければ故障が発見
できないが、本発明によるテスタ空き時間を利用した自
動校正機能により速やかに故障又は特性劣化等が判明
し、ピンカード交換など適切な対応を行なうことで被試
験デバイスの再試験など時間的なロスを防ぐことが可能
となる。請求項３のＬＳＩテスタでは、各種試験装置が
故障に至る前にネットワーク又は通信回線を用いて校正
の判定結果をオペレータに送信するようにしたので、オ
ベレータに従来のパトライトやブザーによる注意喚起よ
りも詳しく停止理由がわかることにより迅速な処置が可
能となり、試験停止を短時間にすることが可能となる。
請求項４のＬＳＩテスタでは、校正管理部は被試験ＬＳ
Ｉの試験が一定時間実行されないときに校正動作を自動
的に立ち上げるようにしたので、テスタの非使用時に効
率的にテスタ校正を行なうことができるようになる。請
求項５のＬＳＩテスタでは、校正動作中に被試験ＬＳＩ
の試験が指示されたときはそれまでの校正動作の結果を
データログとして保存して校正動作を中断し、次回に校
正動作を自動的に立ち上げるときはその中断箇所から再
開するようにしたので、テスタの非使用時にテスタ校正
をより効率的に行なうことができるようになる。
【図１】ＬＳＩテスタの一実施例を示すブロック図であ
る。
る。
【図２】同実施例のＬＳＩテスタをネットワークに接続
した状態を示すブロック図である。
した状態を示すブロック図である。
【図３】一実施例における校正管理部の動作を示すフロ
ーチャートである。
ーチャートである。
２ ＬＳｌテスタ本体部分 ４ タイミングジェネレータ ６ パターンジェネレータ １０ ボルテージインプット部 １７ 校正回路 ２０ ボルテージアウトプット部 ２６ プログラマブル電源 ２８ ＤＣ測定ユニット ２９ リレー ３０ テスタＣＰＵ ３２ ＬＡＮ ４６ 校正管理部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 向井 親平 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 吉村 武裕 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 Ｆターム(参考） 2G003 AA07 AB00 AF07 AH01 AH10 2G132 AA00 AB04 AC03 AE14 AE16 AE18 AE23 AE27 AG08 AL15
Claims (5)
- 【請求項１】 パフォーマンスボードに搭載された被試
験ＬＳＩの動作を試験する各種試験装置及びこれら各種
試験装置を校正する校正部を備えたＬＳＩテスタにおい
て、 前記校正部を自動的に立ち上げ校正動作を実行させる校
正管理部を備えたことを特徴とするＬＳＩテスタ。 - 【請求項２】 前記校正管理部は前記校正部による校正
動作の結果をデータログとして保存し、その履歴から前
記各種試験装置の劣化状況を判定する機能も備えてお
り、 このＬＳＩテスタはさらに前記校正管理部による前記各
種試験装置の劣化状況の判定結果を出力する出力手段を
備えている請求項１に記載のＬＳＩテスタ。 - 【請求項３】 前記出力手段は、前記各種試験装置が故
障に至る前にネットワーク又は通信回線を用いて前記判
定結果をオペレータに送信するものである請求項２に記
載のＬＳＩテスタ。 - 【請求項４】 前記校正管理部は被試験ＬＳＩの試験が
一定時間実行されないときに前記校正部による校正動作
を自動的に立ち上げる請求項１から３のいずれかに記載
のＬＳＩテスタ。 - 【請求項５】 前記校正管理部は、校正動作中に被試験
ＬＳＩの試験が指示されたときはそれまでの校正動作の
結果をデータログとして保存して校正動作を中断し、次
回に校正動作を自動的に立ち上げるときはその中断箇所
から再開するように前記校正部を制御するものである請
求項４に記載のＬＳＩテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001160413A JP2002350507A (ja) | 2001-05-29 | 2001-05-29 | Ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001160413A JP2002350507A (ja) | 2001-05-29 | 2001-05-29 | Ｌｓｉテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002350507A true JP2002350507A (ja) | 2002-12-04 |
Family
ID=19003834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001160413A Pending JP2002350507A (ja) | 2001-05-29 | 2001-05-29 | Ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002350507A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1881331A1 (en) * | 2005-05-12 | 2008-01-23 | Advantest Corporation | Testing device, diagnostic program, and diagnostic method |
| JP2011128041A (ja) * | 2009-12-18 | 2011-06-30 | Hitachi Industrial Equipment Systems Co Ltd | 変流器あるいは変圧器のための特性監視装置 |
| US11385276B2 (en) | 2020-02-17 | 2022-07-12 | Kioxia Corporation | Test system and the method for testing a semiconductor device |
| KR102461682B1 (ko) * | 2022-03-11 | 2022-10-31 | 송규호 | 다층구조 계전기 통합 시험장치 |
-
2001
- 2001-05-29 JP JP2001160413A patent/JP2002350507A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1881331A1 (en) * | 2005-05-12 | 2008-01-23 | Advantest Corporation | Testing device, diagnostic program, and diagnostic method |
| EP1881331A4 (en) * | 2005-05-12 | 2009-01-07 | Advantest Corp | TEST DEVICE, PROGRAM AND DIAGNOSTIC METHOD |
| JP2011128041A (ja) * | 2009-12-18 | 2011-06-30 | Hitachi Industrial Equipment Systems Co Ltd | 変流器あるいは変圧器のための特性監視装置 |
| US8604805B2 (en) | 2009-12-18 | 2013-12-10 | Hitachi Industrial Equipment Systems Co., Ltd. | Property monitoring apparatus for current transformer or electric transformer |
| US11385276B2 (en) | 2020-02-17 | 2022-07-12 | Kioxia Corporation | Test system and the method for testing a semiconductor device |
| KR102461682B1 (ko) * | 2022-03-11 | 2022-10-31 | 송규호 | 다층구조 계전기 통합 시험장치 |
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