JP2002335622A - 保護継電装置の試験制御回路 - Google Patents
保護継電装置の試験制御回路Info
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Abstract
切換える際の手順に関係なく、主・従局の設定を常に最
適な状態に自動設定したい。 【解決手段】 自局試験切換え用スイッチ43TLを
「自端」に切換えている端子は、自端及び対向端子の送
受信信号を「休止」に切換える。
Description
ンプリング同期制御を行なうディジタル保護継電装置の
試験制御回路に関する。
故点電流を検出するもので、2端子送電線だけでなく、
多端子送電線にも適用できる。多端子送電線保護継電装
置も2端子送電線保護と同様に、多端子送電線の各端子
の電気量を収集し、これらを用いて保護区間内の事故か
否かの判定を行ない、保護区間の事故である場合には、
その事故区間を電力系統から切り離すものである。
端子送電線保護継電装置としてはPCM電流差動保護継
電装置が実用化されている。このPCM電流差動保護継
電装置は、多端子送電線の各端子の電流データをディジ
タルデータにて多重化伝送し、この伝送された電流デー
タから電流差動保護演算を行なうものである。
マイクロコンピュータにて判定処理するものがディジタ
ル電流差動リレーである。このため、送電線各端子では
データのサンプリング同期をとって各端子同時刻のデー
タを抽出し、これらのデータを加算することで伝送遅れ
補償などの操作なしに正確な差電流を得られるようにし
ている。
により収集された電流データから差電流を演算し、キル
ヒホッフの法則から通常の系統運転中及び外部事故時に
は、その差電流が零となるのに対して、保護区間内の事
故時には、零とはならないことによって事故の保護区間
内外の判定を行なう。
号端局の発生する同期信号をもとに、各端子電流の同時
サンプリングを行なう方式とサンプリング同期機能をリ
レー側に内蔵した方式とがあるが、本発明ではこれらの
2つの方式の違いは目的に関連しないため説明は省き、
後者の構成についてのみ図6で説明する。
変流器CT−1を介した系統電気量iLがアナログ入力
ユニット32に導入され、アナログフィルタ33を介し
た後サンプルホールド回路(S/H)34,アナログ/
ディジタル変換器(A/D)35で所定のサンプリング
同期毎にディジタルデータに変換され、システムバス3
6を介して伝送制御ユニット37及び演算ユニット41
へ導入される。
アル変換回路(P/S)38により図示しない伝送装置
を介して相手端へデータを送信する。相手端からのデー
タは伝送装置を介してシリアル/パラレル変換回路(S
/P)39により受信し、システムバス36を介して演
算ユニット41へ導入される。
0はサンプルホールド回路(S/H)34とシリアル/
パラレル変換回路(S/P)39のサンプル同期を合わ
せるようサンプルホールド回路(S/H)34のサンプ
リングタイミングの制御を行なう。演算ユニット41は
ディジタル変換器(A/D)35のデータとシリアル/
パラレル変換器39のデータを加算し、差電流が整定値
以上のとき遮断機CB−1を引き外す指令を出す。次に
サンプリング同期方式の原理について説明する。
同期が確立している状態(ΔT=0)を示す。このとき
自端のサンプリングタイミングを基準に測定した相手端
信号の到着時刻tm,tsは等しくなる。即ち、ts=
tm=tdとなる。但し、tdは伝送遅延時間である。
差(ΔT)がある場合、前期tm,tsは夫々ΔTだけ
増減する。この同期誤差ΔTの値は、上り/下りの伝送
遅延時間(td)が等しいので、tm,tsの値を知る
ことにより容易に算出することができる。(td+Δ
T)−(td−ΔT)=2Δtとなる。
を用いて以下に説明する。 (1)従局側リレーは自局のサンプリングタイミングと
同時に主局側リレーに対してフラグを送出する()。 (2)主局側リレーはフラグの受信時刻と自局サンプリ
ングタイミングの時間差tmを測定し、その値をフラグ
と共に従局側リレーに返送する()。 (3)従局側リレーは送り返されたフラグの受信時刻と
自局サンプリングタイミングの時間差tsと返送された
時間データtmより同期誤差ΔTを計算、ΔT=0にな
るようにサンプリングタイミングの制御を行なう
()。
同期が成立したのち、各端子では図8(b)に示すフラ
グの送出タイミングと受信タイミングなどの時間より伝
送遅延時間tdを計算し()、受信サンプリングデー
タと自局サンプリングデータの時刻合わせを行なう。
グタイミングに従局側リレーのサンプリングタイミング
を合わせている。この応動について3端子系統を例に説
明する。図9(a)はA端子を主局とし、B端子はA端
子に対し従局となるが、C端子に対しては主局になる。
っている。このためA端子のサンプリングタイミングに
対し、B端子のサンプリングタイミングが合うように制
御する。又、C端子はB端子に対してサンプリングタイ
ミングが合うように制御することとなるため、一定時間
後全端子のサンプリングが一致する。
子のサンプリングタイミングに合わせようとすると、A
端子のサンプリングタイミングがC端子に合わせるよう
に制御されて変動するため、A,B,C端子はいつまで
も主局側に合わせようとして堂々巡りを繰り返すため、
全端子のサンプリング同期が確立できなくなる。このた
めA端子では従局をB端子のみにしてC端子に合わせな
いようにする。
局同志、A,C端子間が従局同志の場合、B端子はA端
子にサンプリングタイミングを合わせようとするが、
B,C端子間は主局同志であるため、どちらもサンプリ
ングタイミングを合わせることができない。
に合わせようとして堂々巡りを繰り返すため、サンプリ
ング同期を確立させることができない。このようなこと
を防ぐため、主・従局の設定はA→B→C端子の右廻り
か、A→C→B端子の左廻りかのいずれかに統一しなけ
ればならない。
B端子が休止端となった場合、リレーの制御電源が
「切」となることが考えられる。このとき、B端子のサ
ンプリング同期は行なわないため除外し、A,C端子間
だけでサンプリング同期を行なうことになる。図9
(d)はB端子休止の場合の主・従局の関係を示したも
ので、右廻りの場合はC端子を主局、A端子を従局に設
定する。このようにして従来より休止端を考慮した主・
従局の設定を行なっている。休止端制御回路について図
10で説明する。
端子について示してある。図10において、11,12
は他端子の系統運用条件を示し、給電指令所等からの指
令による休止端制御指令である。例えば11のA端−
「B端休止」は「B端休止」条件を、又、12のA端
「C端休止」は「C端休止」条件を、又、17,18は
予め切換端子又はタップ等で設定される条件であって、
例えば17は従局、18は主局の条件である。
はインヒビット回路で、A端の「B端休止」条件11又
は従局17の条件有のときOR回路51の出力は1とな
り、一方、A端「C端休止」条件12又は主局18条件
が有のときOR回路52の出力は1となる。インヒビッ
ト回路62はOR回路52の出力1でA端の「B端休
止」条件1が無のとき1となる。
で、インヒビット回路62が出力0のとき出力1とな
る。又、OR回路53はインヒビット回路61又はOR
回路52が1のとき出力1となる。
の設定について説明する。主・従局の設定を従局とする
と、OR回路51の出力が1となりOR回路52の出力
が0となってインヒビット回路62の出力が0となれ
ば、インヒビット回路61が出力1となるため、主・従
局切換回路24のC端向従局24Aを設定すると共に、
OR回路53を介してB端向主局24Bを設定する。
と、OR回路51は出力0となってインヒビット回路6
1は出力0となり、C端向従局24Aは設定されない。
又、OR回路52が出力1のためOR回路53は出力1
となってB端向主局24Bは設定される。
18の主局を設定した場合と同じ設定となり、A端の
「B端休止」条件1が有の場合は17の従局を設定した
場合と同じ設定となるが、これが主局に設定されている
とき、インヒビット回路61がインヒビット回路62に
よる出力ロックを解除するため、インヒビット回路62
の出力を0に制御する。
合で考えると主局の場合、A端の右廻りのB端向は主局
となるが、左廻りのC端向は従局とならないように設定
される。従局の場合はA端の右廻りのB端向は主局とな
り、左廻りのC端向は従局に設定される。
回路の問題点について説明する。一般に自端のみで試験
する場合、相手端に自端の試験入力の影響を与えないよ
うにするため、切換スイッチ43TLを設け、43TL
「自端」に切換ることにより相手端子には自端電流条件
を零制御する手法が用いられる。図11は3端子系統に
おいてA端子を43TL「自端」に制御し、B,C端子
は「平常」のまま、B,C端子間で運用に切換るように
制御するケースで、同期制御はA端子が主局、B,C端
子が従局に予め設定されている状態を示す。
でA端子の43TLが「自端」に制御されている状態で
あり、A端子「主局」→B端子「従局」→C端子「従
局」のためサンプリング同期はとれている。(a)の状
態から(b)のようにC端子の遮断器を「切」→「入」
にするとC端子が運用端子に切換る。
局に自動的に設定が変わることにより、サンプリング同
期の制御がA端子「主局」→B端子「従局」→C端子
「主局」となって、B端子とC端子間でサンプリング同
期がとれないことになる。従ってB端の従局側でサンプ
リング同期不良を検出するが、B端子は自端の遮断器が
「切」となっていることから自端休止検出によりサンプ
リング不良はロックされる。
遮断器を「切」→「入」としてB端子を運用端に制御す
ると、「従局」→「主局」に自動的に設定が変わる。更
にB端子の遮断器が「入」で自端休止条件が解列される
ため、B端子ではC端子間とのサンプリング同期不良を
検出し、B,C端子間での運用ができない問題がある。
なお、C端子はB端子が主局に切換ったことから受信デ
ータ不良を検出しているため、B端子を休止端と判定
し、サンプリング同期不良はロックされている。
「切」→「入」操作の手順を右廻りにする、即ち、図1
1において遮断器の投入をB端子→C端子の順にする方
法があるが、順序を誤れば解決にはならない。
る。図12は2端子の場合の運用操作手順を示したもの
で、図12(a)でA端子は自局試験切換スイッチ43
TLを「自端」に制御かつ遮断器「切」状態とし、B端
子は自局試験切換スイッチ43TL「平常」で遮断器を
「切」→「入」に制御した場合を示す。この状態ではB
端子が従局から主局に設定が変わるが、両端子とも互い
に相手端を休止端子と判定しているためサンプリング同
期不良はロックされる。
遮断器を「入」とした場合であるが、この場合はA端子
が43TL「自端」に切換っているため、(a)と同様
サンプリング同期不良はロックされている。しかし
(c)の場合は(b)からA端子の43TLを「自端」
から「平常」に切換えたケースであり、B端子が運用に
切換った時点でサンプリング同期不良を検出し、2端子
運用ができない問題がある。
たものであり、自局試験及び全端子休止状態から運用状
態に切換える際の手順に関係なく、主・従局の設定を常
に最適な状態に自動設定し、サンプリング同期不良を出
さないようにした保護継電装置の試験制御回路を提供す
ることを目的としている。
る保護継電装置の試験制御回路は、自端に試験用入力を
印加するため各端子の送受信信号を制御する自局試験制
御回路を備え、自局試験設定時には自端及び対向端を休
止に制御することを特徴とする。従って自局試験切換え
用スイッチ43TLを「自端」に切換えている端子は自
端及び対向端子の送受信信号を休止に切換えることによ
り、主・従局の設定を主局は主局に、従局は従局に前置
保持させることを可能とする。
に係る保護継電装置の休止端制御回路の構成図である。
図1ではA端子の場合について説明しているがB,C端
子も同様な構成を有している。図1において、1は自端
CB「切」条件、2,3は各々相手端1CB「切」条
件、相手端2CB「切」条件で対向端の休止検出条件で
ある。4は相手端1の受信データ不良1,5は相手端2
の受信データ不良2であり、相手端1又は相手端2の受
信データ不良検出時、休止端制御を前置保持させる。
良1の出力が1の場合に、自己保持回路FF1のS側入
力を0とし、かつOR回路OR1を介してインバータ回
路NOT1にて自己保持回路FF1のR側を0入力とす
ることによりFF1のQ出力を前置保持とし、10Bの
相手1の休止端制御が前置保持されるようにしている。
OR2,インバータ回路NOT2,自己保持回路FF
2,OR回路OR5については相手端2に対する制御で
あり、構成は10Cの相手端1の場合と同じである。
又、6の自局試験切換スイッチで43TL「自端」条件
にて10Aの自端休止、10Bの相手1休止及び10C
の相手2休止を制御する。
試験の場合には6の43TL「自端」切換条件によっ
て、OR回路3を経て「自端休止」に制御、OR回路4
を経て「相手1休止」に制御、OR回路5を経て「相手
2休止」に制御することにより、自端のサンプリング同
期制御を従端に切替える。
出した場合はINH1によりFF1のS側入力を0と
し、かつFF1のR側入力も0とすることで、予め設定
済みの休止端制御条件に前置保持させる。一方、5の相
手端2の受信データ不良2を検出した場合も同様に、I
NH2によりFF2のS側入力を0とし、かつFF2の
R側入力も0とすることで、予め設定済みの休止端制御
条件に前置保持させる。
ば自端が自局試験を実施するため切換スイッチ43TL
「自端」に切換わった場合は自端及び相手端を休止扱い
にし、自端を従端に切替えることで、運用端子でサンプ
リング同期不良が出ない様にすることが可能になる。一
方、相手端から受信データ不良を検出した場合の休止端
制御条件を前置保持させることにより、サンプリング同
期不良がでない様にすることが可能になる。
護継電装置の休止端制御回路の構成図である。本実施の
形態では休止端制御によりサンプリング同期制御の主
端,従端切換の回路で、予め主端に設定されたA端の場
合を示す。図2で、10Aの自端休止の場合及び10B
の相手1休止の場合はOR12を経てインヒビット回路
INH11の出力が0となり、AND回路の出力を0と
し、主端処理101の設定を解除する。
り、AND11の出力が0となり、更にOR回路13を
経てインバータ回路NOT11にて信号反転によりNO
T11の出力を1とすることにより従端処理102の設
定をする。即ち、自端休止又は相手1休止の場合は主端
設定から従端設定に切替える。6のA端43TL「自
端」に切換、自局試験に設定した場合はOR回路12の
出力を1としINH11の出力を0に制御する。これに
より主端処理から従端処理に設定を切換える。
ば自端が自局試験により休止端扱いとなると、自端のサ
ンプリング同期制御を従端に切換えることにより、運用
端子間でサンプリング同期不良を検出させないようにす
ることが可能となる。
護継電装置の休止端制御回路の構成図である。本実施の
形態では図2に対し、6のA端43TL「自端」条件入
力位置の変更、7のB端43TL「自端」及び8のC端
43TL「自端」を追加したものであり、前記6,7,
8が共に0出力の場合、即ち、A端,B端,C端ともに
自局試験設定でない時は、OR21の出力0によりNO
T11の出力は1となり、OR22の出力を1とする。
H22の出力0、更に、OR23及びOR24を経てN
OT21及びNOT22の出力を0とすることでFF1
1及びFF12のS,Rとも0入力を加えることによ
り、事前設定の休止端制御を保持させる様にしたもので
ある。
A端,B端,C端ともに自局試験を実施するため43T
L「自端」に切換えている場合も同様に、AND条件成
立によりAND21の出力が1となりOR22の出力を
1とすることによりINH21及びINH22の出力を
0、更に、OR23及びOR24を経てNOT21及び
NOT22の出力を0とする。そのためFF11及びF
F12のS、Rとも0入力を加えることにより、事前設
定の休止端制御を保持させるようにしたものである。
ば多端子系統の全端子が自局試験無し又は全端子が自局
試験に設定の場合のいずれも、休止端制御による設定条
件を前置保持とし、サンプリング同期制御が保たれるよ
うにすることができる。
護継電装置の休止端制御回路の構成図である。本実施の
形態では図1に対し、80の保護継電装置の制御電源条
件80X、タイマT1及びAND31を追加したもので
ある。その他は図1と同様であるため説明は省く。図4
において制御電源が正常の場合は80の80X条件成立
により出力1となり、タイマT1の時限後AND31に
入力する様に構成したものである。
作後、タイマT1が動作するまではAND31が成立し
ないためAND31の出力を0とし、自端の43TL
「自端」切換条件をロックするようにしたものである。
これにより43TL「自端」成立のまま制御電源を入れ
た場合にサンプリング同期不良の発生を防止する。
護継電装置の休止端制御回路の構成図である。本実施の
形態では図1に対し、7のB端43TL「自端」条件、
8のC端43TL「自端」条件及びインヒビット回路I
NH3,INH4を追加したものである。従ってその他
は図1と同様であるため説明は省く。
件と4の受信データ不良1条件をINH3に入力するこ
とにより、7のB端43TL「自端」により自局試験を
実施する場合は、4の受信データ不良1の出力をロック
し自端の自局試験に影響を与えないようにする。
同様に8のC端43TL「自端」条件と5の受信データ
不良2条件をINH4に入力することにより、8のC端
43TL「自端」により自局試験を実施する場合は5の
受信データ不良2の出力をロックして、自端の自局試験
に影響を与えないようにする。
端子で自局試験を実施する場合に43TLの切換状態に
応じて主端、従端の設定を変えることで、各端子間でサ
ンプリング同期不良が発生しない様にした保護継電装置
の試験制御回路を提供することができる。
の試験制御回路の構成図。
の試験制御回路の構成図。
の試験制御回路の構成図。
の試験制御回路の構成図。
の試験制御回路の構成図。
休止端及び主端、従端の関連を3端子系統の運用操作で
説明した図。
休止端及び主端、従端の関連を2端子系統の運用操作で
説明した図。
Claims (1)
- 【請求項1】 送電線の各端子にディジタル保護継電装
置を設け、各端子間のサンプリングタイミングを合わせ
るため同期制御手段と休止端制御指令のデータを相互に
送受信し、自端の休止端制御を行なう手段を備えたディ
ジタル保護継電装置において、自端に試験用入力を印加
するため各端子の送受信信号を制御する自局試験制御回
路を備え、自局試験設定時には自端及び対向端を休止に
制御することを特徴とする保護継電装置の試験制御回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001138054A JP2002335622A (ja) | 2001-05-09 | 2001-05-09 | 保護継電装置の試験制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001138054A JP2002335622A (ja) | 2001-05-09 | 2001-05-09 | 保護継電装置の試験制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002335622A true JP2002335622A (ja) | 2002-11-22 |
Family
ID=18985052
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001138054A Pending JP2002335622A (ja) | 2001-05-09 | 2001-05-09 | 保護継電装置の試験制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002335622A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014135875A (ja) * | 2013-01-11 | 2014-07-24 | Toshiba Corp | 送電線保護装置 |
-
2001
- 2001-05-09 JP JP2001138054A patent/JP2002335622A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014135875A (ja) * | 2013-01-11 | 2014-07-24 | Toshiba Corp | 送電線保護装置 |
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