JPH03155325A - 保護継電装置の休止端制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は保護継電装置の休止端制御方式に関する。

（従来の技術） 電流差動リレーは各端子の電流値から事故点電流を検出
するもので、２端子送電線だけでなく、多端子送電線に
も適用できる。そのためには各端子の電流波形を相手端
子へ伝送する必要があり、ゲイジタルリレーシステムで
は各端子電流の瞬時値データをディジタル量に変換して
符号化し、ＰＣＨ（Ｐｕ１ｓｅ　Ｃｏｄｅ　Ｍｏｄｕｌ
ａｔｉｏｎ　）伝送方式で相手端へ伝送している。この
ように伝送されてきた各端子の電流データを収集して判
定処理するマイクロコンピュータで構成したものがディ
ジタル電流差動リレーである。このため、送電線各端子
でデータのサンプリング同期をとって各端子同時刻のデ
ータを抽出し、このデータを加算することで伝送遅れ補
償などの操作なしに正確な差電流を得られるようにして
いる。

サンプリング同期をとる方法として、信号端局の発生す
る同期信号をもとに、各端子電流の同時サンプリングを
行なう方式と、サンプリング同期機能をリレー側に内蔵
した方式があるが、本発明では２つの方式の違いは目的
に関連しないため説明は省き、後者の構成についてのみ
第２図で説明する。

第２図において、入力変換器３１はＡ１１ｆ子の変流器
ＣＴ−１を介した系統電気量ｉ、が入力され、アナログ
入カニニット３２に導入され、アナログフィルタ３３を
介した後サンプル・ホールド回路（Ｓ／Ｈ）３４、アナ
ログ・ディジタル変換器（＾／Ｄ）　３５で所定のサン
プリング同期毎にディジタルデータに変換され、システ
ムバス３θを介して伝送制御ユニット３７及び演算ユニ
ット４１へ導入される。伝送制御ユニット３７ではパラ
レル・シリアル変換回路（Ｐ／５）３８により伝送装置
を介して相手端へデータを送信する。相手端のデータは
伝送装置を介してシリアル・パラレル変換回路（Ｓ／Ｐ
　）　３９により受信し、システムバス３６を介して演
算ユニット４１へ導入される。サンプリング同期制御回
路（ＳＹＮＣ）　４０はサンプル・ホールド回路（Ｓ／
Ｈ）３４とシリアル・パラレル変換回路（Ｓ／Ｐ　）　
３９のサンプル同期を合せるようサンプル・ホールド回
路（Ｓ／Ｈ）３４のサンプリングタイミングの制御を行
なう、演算ユニット４１はディジタル変換器（Ａ／Ｄ　
）　３５のデータとシリアル・パラレル変換器３９のデ
ータを加算し、差電流が整定値以上のときしゃ断器ＣＢ
−１を引外す指令を出す。

次にサンプリング同期方式の原理について説明する。

第３図（ａ）は２つの端子間のサンプリング同期が確立
している状態（ΔＴ＝Ｏ）を示す。このとき自端のサン
プリングタイミングを基準に測定した相手端信号の到着
時刻１　．１　　は等しくなる。

Ｉｓ 即ち、１　　＝１　　＝１．となる。但し、ｔ、は伝１ 送遅延時間である。第４図（ｂ）に示すように両端子間
に同期誤差（ΔＴ）がある場合、前記ｔ、。

ｔ　はそれぞれΔＴだけ増減する。この同期誤差ΔＴの
値は、上り／下りの伝送遅延時間（ｔ、）が等しいので
、１　．１　　の値を知ることにより蒲　　　　　Ｓ 容易に算出することができる。

（ｔ　＋ΔＴ　）　　　（ｔ　ｄ−ΔＴ）＝２Δｔとな
る。

サンプリング同期制御の手順の一例を第４図を用いて以
下に説明する。

（ｉ）　　従局側リレーは自局のサンプリングタイミン
グと同時に主局側リレーに対してフラグを送出する。（
■） （１１）主局側リレーはフラグの受信時刻と自局サンプ
リングタイミングの時間差ｔｌを測定し、値をフラグと
ともに従局側リレーに返送する。（■）（ｉｉｉ）従局
側リレーは送り返されたフラグの受信時刻と自局サンプ
リングタイミングの時間差ｔＳと、返送された時間デー
タｔ　より同期誤差ΔＴを計算、ΔＴ＝０になるようサ
ンプリングタイミングの制御を行なう。（■） 以上の手順により両端子間のサンプリング同期が確立し
たのち、各端子では第５図（ｂ）に示すフラグの送出タ
イミングと受信タイミングなどの時間より伝送遅延時間
ｔ、を計算しく■）、受信サンプリングデータと自局サ
ンプリングデータの時刻合せを行なう。

上記説明したように主局側リレーのサンプリングタイミ
ングに従局側リレーのサンプリングタイミングを合せて
いる。この応動について３端子系統を例に説明する。

第５図（ａ）はＡ端子を主局とし、Ｂ端子はＡ端子に対
し従局、Ｃｆ４子に対し主局となり、Ｃｆ４子はＢ端子
に対し従局となっている。このためＡ＃子のサンプリン
グタイミングに対し、Ｂ端子のサンプリングタイミング
が合うよう制御する。Ｃ端子はＢ端子にサンプリングタ
イミングが合うよう制御するため、一定時間後金端子の
サンプリングタイミングが一致する。このとき第５図（
ｂ）のようにＡ端子がＣ端子のサンプリングタイミング
に合せるようにすると、Ａ端子のサンプリングタイミン
グがＣ端子に合せるように制御され変動するため、Ａ、
Ｂ、Ｃ端子はいつまでも主局側に合せようとして堂々巡
りを繰返すため、全端子のサンプリング同期が確立でき
なくなる。このためＡ端子では従局をロックしＣ端子に
合せないようにする。又、第５図（Ｃ）のようにＢ、Ｃ
端子間が主局同志、Ａ、Ｃ端子間が従局同志の場合、Ｂ
ｆ＠子はＡ端子にサンプリングタイミングを合せようと
するが、Ｂ、Ｃ端子間は主局同志のためどちらもサンプ
リングタイミングを合せることができない。

又、Ａ、Ｃ端子間は従局同志のため互いに合せようとし
て堂々巡りを繰返すため、サンプリング同期を確立させ
ることができない。このようなことを防ぐため主・従局
の設定はＡ−Ｂ−Ｃ端子の右まわりか、Ａ−Ｃ−Ｂ＠子
の左まわりにいずれかに統一しなければならない。

主・従局が右まわりに統一されているとき、Ｂ端子が休
止端となった場合、リレーの制御電源が「切」となるこ
とが考えられる。このとき、Ｂ端子のサンプリング同期
は行なわないため除外し、Ａ、Ｃ＠子間だけでサンプリ
ング同期を行なうことになる。第５図（ｄ）はＢ端子休
止の場合の主・従局の関係を示したもので、右まわりの
場合はＣ端子を主局、Ａ端子を従局に設定する。このた
め従来より休止端を考慮した主・従局の設定を行なって
いる。休止端制御回路について第６図で説明する。

第６図は従来の休止端制御回路の一実施例で、Ａ端子の
場合について示しである。１．３は系統運用条件で給電
指令所等からの指令による休止端制御指令で、１はｒＢ
ｆｌＡ休止」条件、３は［Ｃ端体止」条件、１７．１８
は予め切換端子又はタップ等で設定される条件で、１７
は従局、１８は主局の条件である。１９．２２．２３は
ＯＲ回路、２０．２１はインしビット回路で、Ａ端のｒ
ＢｆＩＡ休止」条件又は従局１７の条件有のときＯＲ回
路１９の出力は１となり、Ａ端「Ｃ端体止」条件３又は
主局１８条件が有のときＯＲ回路２２の出力は１となる
。インヒビット回路２０はＯＲ回路２２の出力１でＡ端
の「Ｂ端体止」条件３が無しのとき出力１となる。イン
しビット２１はＯＲ回ｖ＠１９が出力１で、インしビッ
ト２０が出力Ｏのとき出力１となる。又、ＯＲ回路２３
はインしビット回路２１又はＯＲ回路２２が１のとき出
力１となる。このような構成から主・従局切換回路２４
の設定について説明する。主・従局の設定を従局とする
と、ＯＲ回路１９の出力が１となりＯＲ回路２２の出力
Ｏよりインヒビット２０の出力Ｏよりインしビット回路
２１が出力１となるため、主・従局切換回路２４のＣ端
内従局２４Ａを設定するとともに、ＯＲ回路２３を介し
Ｂ端内主局２４Ｂを設定する０次に主・従局の設定を主
局とすると、ＯＲ回路１９は出力０よりインしビット回
路２１は出力０となり、Ｃ端内従局２４Ａは設定されな
い。ス、ＯＲ回路２２が出力１のためＯＲ回路２３は出
力１となりＢ端内主局２４Ｂは設定される。Ａ端の「Ｃ
端体止」条件３が有りの場合は主局を設定した場合と同
じ設定を行なう。Ａ端の「Ｂ端体止」条件１が有りの場
合は従局を設定した場合と同じ設定を行なうが、主局に
設定されているときインヒビット回路２１がインヒビッ
ト回路２０による出力ロックを解除するためインヒビッ
ト回路２０の出力をＯに制御する。前述のように主・従
局の切換はＡ端子の場合で考えると、主局の場合、Ａ端
の右まわりのＢｆ４Ａ向は主局となるが、左まわりのＣ
端内は従局とならないように設定される。従局の場合は
Ａ端の右まわりのＢ端内は主局となり、左まわりのｃｆ
ＩＮＡ向は従局に設定される。

（発明が解決しようとする課題） 次に上記第６図の従来回路の問題点について説明する。

３端子系統で通常の運用を行なっていれば第５図（ａ）
のようにＡ端子が主局でＢ、Ｃ＠子が従局で運用されて
いる。この状態でＢ端子を休止端扱いとする運用が生じ
たとき、Ａ端子のみ先に「Ｂ端体止」に制御すると前述
した第６図の説明のように、主局に設定されていたもの
が従局と同じ設定となり、右まわりのＢ端内は主局のま
まであるが、左まわりのＣ端内の従局の設定が生きてく
るため、第５図（ｂ）のようにＡ、Ｂ、Ｃ端子金て従局
扱いとなり、サンプリング同期が確立できなくなる虞れ
がある。次に第５図（ａ）の状態からＣ端子のみ先に「
Ｂ端体止」とした場合は、Ｃ端子は逆に従局扱いから主
局扱いとなるため、第５図（ｄ）のようにＡ、Ｂ端子間
でサンプリング同期が確立しているがＡ端子は主局扱の
ため、第５図（ｅ）のようにＡ端子はＣ端子向の従局を
ロックしているため、Ａ、Ｃ端子間でサンプリング同期
がとれなくなる。このように一端子のみ休止端に制御す
るとサンプリング同期がとれなくなるため、必ず２端子
を休止とする必要があった。しかし休止端制御を人間系
等で行なっていると必ず一端子のみ休止端制御している
期間が生じ、この期間は装置ロックとなるため、事故が
発生したときトリツブできなくなる。又、長期間の場合
はサンプリング同期の自動監視不良と判定するため、な
んらかの対策が必要となっていた。

本発明は上記問題点を解決するためになされたものであ
り、−ｆｌｕｆｆ子のみ休止端制御しても問題の生じな
い保護Ｕ主装置の休止端制御方式を提供することを目的
としている。

［発明の構成コ （課題を解決するための手段） 上記目的を達成するため、本発明は多端子送電線を保護
するために各端子に設けたディジタル形電流差動リレー
の休止端制御方式において、前記各運用端子間で休止端
制御指令のデータを相互に送受信し、自端及び自端以外
の運用端子の両者で休止端制御指令が同一であるとき、
自端の休止端制御を行なうよう構成した。

（作　用） 自端の休止端条件のみで主・従局の切換を行なっていた
ことに代えて、本発明では例えば３端子系統の場合、一
端子を休止端とするとき必ず残りの運用ｆ＠２端子が共
に休止端制御されたことを条件に、主・従局の制御を行
なうようにした結果、装置ロック又は監視不良が防止で
きるようになった。

（実施例） 以下第１図により本発明の詳細な説明する。

第１図ではＡ端子の場合について説明しているが、Ｂ、
Ｃ端子も同様な構成を有している。なお、第１図におい
て第６図と同一部分については同一符号を付している。

第１図において、１．３は自端の系統運用条件で２はＣ
端子から、４はＢｔ４Ａ子から送られてきた系統運用条
件である。又、１．２は共に「Ｂ端体止」条件、３．４
は共に「Ｃ端体止」条件である。

２５はＡ、Ｃ端子間の伝送不良出力（Ａ−Ｃ間ＣＦ）、
２θはＡ、Ｂ端子間の伝送不良出力（Ａ−Ｂ間ＣＦ）で
ある。

ＯＲ回路５はＣｆ４Ａの「Ｂ端体止」条件２又はＡ。

０間ＣＦ２５が有ったとき出力１となり、ＡＮＤ回路６
はＡ端の「Ｂ端体止」条件１が有りとＯＲ回路５の出力
１のとき出力１となる。インヒビット７はＣ端の「Ｂ端
体止」条件２が有りでＡ−Ｃ間ＣＦ無しのとき出力１と
なる。ＯＲ回路８はＡ端の「Ｂ端体止」条件１が有り、
又はインしビット７の出力１のとき出力１となり、ＮＯ
Ｔ回路９はＯＲ回路８が出力Ｏのとき出力１となる。フ
リラグフロップ回路（Ｆ／Ｆ回路）１０は入力端子Ｓが
１で入力端子Ｒが０のときＱ出力が１となり、逆に入力
端子Ｒが１で入力端子Ｓが０又は１のときＱ出力は０と
なる。

ＯＲ回路１１はＢ端の「Ｃ端体止」条件４又はＡ。

８間ＣＦ２６が有ったとき出力１となり、ＡＮＤ回路１
２はＡ端の「Ｃ端体止」条件３が有りとＯＲ回路１１の
出力１のとき出力１となる。インヒビット１３はＢ端の
「Ｃ端体止」条件４が有りでＡ−Ｂ間ＣＦ無しのとき出
力１となる。ＯＲ回路１４はＡ端の「Ｃ端体止Ｊ条件３
が有り、又はインしビット１３の出力１のとき出力１と
なり、ＮＯＴ回路１５はＯＲ回路１４が出力０のとき出
力１となる。フリラグフロップ回路（Ｆ／Ｆ回路）１６
は入力端子Ｓが１で入力端子Ｒが０のときＱ出力が１と
なり、逆に入力端子Ｒが１で入力端子が０又は１のとき
Ｑ出力はＯとなる。

このような構成よりＡ、Ｃ端のｒＢ１休止」条件１，２
が両方有りのときＯＲ回路５の出力が１となり、ＡＮＤ
回路６の出力１でＯＲ回路８の出力１となるのでＮＯＴ
回路９の出力は０となる。このためＦ／Ｆ回路１０の入
力端子Ｓは１、ＲはＯに制御されて出力Ｑは１となる。

次にＡ、Ｂ端の「Ｂ端体止」条件１．２が両方共無しの
ときインヒビット回路７は出力ＯとなりＯＲ回路８の出
力も０となる。このためＮＯＴ回路９は出力１となる。

このためＦ／Ｆ回路１０の入力端子Ｒは１に制御される
ため出力Ｑは０となる。上記において、Ａ−Ｃ間ＣＦが
有りのときはＯＲ回路５は出力１に、インヒビット回路
７は出力０に制御されるため、Ｃ端の「Ｂ＠休体」条件
２は無視され、Ａ端の「Ｂ端体止」条件１のみで［／［
回路１０が制御されることになる。Ｆ／Ｆ回路１６のＱ
出力も上記と同様にＡ、Ｂ＠のＦＣ端休体ｊ条＃３，４
が両方共有りのときＦ／Ｆ回路１６のＱ出力が１となり
、条件３．４が両方共無しのときＱ出力はＯとなる。

ス、Ａ、Ｂ間ＣＦ有りのときはＢ端の「Ｃ＠休体」条件
４は無視されＡ端の「Ｃ端体止」条件３のみでＦ／Ｆ回
！！８１６が制御される。

ここで第１図のＦ／Ｆ回路１０．１１３のＱ出力以降の
回路は第２図の従来の休止端制御回路のＡ＃Ａの「Ｂ端
体止」条件１．「Ｃ端体止」条件３以降の回路と全く同
様となっている。ゆえに機能の説明は省略する。

［発明の効果］ 以上説明したように、本発明によれば従来は第６図で説
明したように自端の休止端条件のみで主・従局の切換え
を行なっていたが、本発明による第１図の構成とするこ
とによって、自端以外の運用端子の条件が共に成立した
とき初めて、主・従局が切換わることになる。このため
従来回路で問題となった一端子のみ休止端制御するため
生じる装置ロック又は自動監視不良も生じない、信頼性
の高い休止端制御を行なうことが可能となる。

【図面の簡単な説明】

第１図は本発明による休止端制御方式を説明するための
実施例の回路図、第２図はディジタル形電流差動リレー
の梢成図、第３図は２つの端子間のサンプリング同期を
説明する図、第４図はサンブリング同期制御の手順を説
明する図、第５図は主・従局の関連の説明のための図、
第６図は従来の休止端制御回路図である。 １．２．３．４・・・休止端制御指令 ５　、　８　、　１１．　１４．　１９．２２．２３・
・・ＯＲ回路６．１２・・・へＮＤ回路 ７　、１３．２０．２１・・・インヒビット回路９．１
５・・・Ｎ０７回路 １０、１６・・・フリラグフロップ回路（Ｆ／Ｆ回路）
１７・・・従局設定条件 １８・・・主局設定条件 ２４、２４＾、２４Ｂ・・・主・従局切換回路２５、２
６・・・伝送不良条件

Claims (1)

【特許請求の範囲】
1. 　多端子送電線を保護するために各端子に設けたディジ
   タル形電流差動リレーの休止端制御方式において、前記
   各運用端子間で休止端制御指令のデータを相互に送受信
   し、自端及び自端以外の運用端子の両者で休止端制御指
   令が同一であるとき、自端の休止端制御を行なうことを
   特徴とする保護継電装置の休止端制御方式。