JP2002297095A - 発光型表示装置 - Google Patents

発光型表示装置

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Abstract

(57)【要約】 【課題】発光型表示装置の画素回路を簡略化して、開口
率を高め、高精細化する。また、回路の消費電力を低減
する。 【解決手段】画素内に配置するメモリ回路を構成する２
組のインバータ回路のうち、１組のインバータ回路を有
機ＥＬ素子とトランジスタを直列に接続した回路とし、
メモリ回路のトランジスタを省く。また、２組のインバ
ータの相互接続において、有機ＥＬ素子と直列に接続す
るトランジスタのゲートに接続する配線に、表示データ
を入力するように接続することで書き込み負荷を下げ、
高速書き込みを可能として高精細化する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は表示装置、特に有機
ELを用いた発光型表示装置に関する。
【０００２】
【従来の技術】有機ELは平面型表示装置への応用が進め
られ、高輝度アクティブマトリクス表示を実現するため
の提案がなされている。低温ポリシリコンTFT（薄膜ト
ランジスタ）を用いた駆動方式については、エスアイデ
ィー９９テクニカルダイジェスト３７２頁から３７５ペ
ージに記載されている。
【０００３】画素構造は、走査配線と、信号配線、EL電
源配線および容量基準電圧配線が交差するように配置さ
れており、ＥＬを駆動するためにｎ型の走査ＴＦＴとス
トレージコンデンサを用いた信号電圧の保持回路が形成
されている。保持した信号電圧は画素に設けたpchの駆
動用ＴＦＴのゲートに印加され、駆動ＴＦＴの主回路の
コンダクタンスを制御する。EL電源配線から駆動ＴＦＴ
の主回路と有機ＥＬ素子が直列に接続されEL共通配線に
接続されている。
【０００４】この画素を駆動する際には、走査配線から
画素選択パルスを印加し、走査ＴＦＴを介して信号電圧
をストレージコンデンサに書き込み、保持する。保持し
た信号電圧は駆動ＴＦＴのゲート電圧として印加し、電
源配線から供給されるソース電圧と、ドレイン電圧から
決定される駆動TFTのコンダクタンスに応じてドレイン
電流を制御し、EL素子の駆動電流が制御され、表示輝度
を制御している。
【０００５】しかしながら、このシステムにおいては電
流を制御するためには同じ信号電圧を印加してもELを駆
動する駆動TFTのしきい値、オン抵抗が変動するとELの
駆動電流が変化する性質があり、ばらつきが少なく特性
のそろったTFTが必要とされる。
【０００６】このような駆動回路を実現するために適し
たトランジスタとして、移動度が高く、大型基板への適
用が可能なレーザーアニールプロセスを用いた低温ポリ
シリコンTFTがあるが、素子特性にバラツキのあること
が知られており、有機ＥＬ駆動回路として用いると、Ｔ
ＦＴ特性のばらつきにより、同一信号電圧を印加して
も、画素毎に輝度のばらつきが発生するため、高精度の
階調を表示するために十分ではなかった。
【０００７】また、特開平10−232649号においては、駆
動方法として画素を点灯／非点灯のデジタルの２値表示
とすることにより、ＴＦＴの特性ばらつきが顕著に表示
に反映する閾値付近を動作点として使う必要がないの
で、輝度ばらつきが低減できるメリットがある。階調表
示を得るためには、１フレーム時間を表示時間が異なる
８つのサブフレームに分割し、１フレーム時間内での発
光時間を変化させることにより平均輝度を制御する。
【０００８】
【発明が解決しようとする課題】上記のデジタル駆動方
式では、画素内にフレーム時間以上のデータの保持が可
能なメモリ回路を設ける必要があり、安定したメモリ動
作のためには７個程度のトランジスタが必要になる。し
かし、面積が限られた画素においては、トランジスタが
多いと開口率を低下させてしまい、高精細化しようとす
ると回路の配置面積がアナログ画素よりも３倍の個数が
必要となるので、高精細化できない。
【０００９】本発明の目的は、上記従来技術の問題点を
克服し、画素に内蔵するメモリ回路を簡略化することで
あり、開口率を高め、高精細化された発光型表示装置を
提供することに有る。また、表示装置の回路の消費電力
を低減する。
【００１０】
【課題を解決するための手段】上記の目的は、画素内に
配置するメモリ回路を構成する２組のインバータ回路に
ついて、有機ＥＬ素子とトランジスタを直列に接続した
回路を１組のインバータ回路として用いることにより、
メモリ回路のトランジスタを省き、回路を簡略化し、開
口率を向上することができる。
【００１１】また、２組のインバータの相互接続におい
て、有機ＥＬ素子と直列に接続するトランジスタのゲー
トに接続する配線に表示データを入力するように接続す
ることにより、書き込み負荷を下げ、高速書き込みを可
能とし、高精細化できる。
【００１２】また、画素にすべてpchトランジスタを用
いて、貫通電流が流れないように接続した回路構成とす
ることにより、メモリ保持時の消費電力を低減できる。
また、画素にすべてnchトランジスタを用いることによ
り、メモリ時のリーク電流を低減できるので、回路の消
費電力を低減することができる。
【００１３】本発明の作用を説明する。画素内に配置し
たメモリ回路では、有機EL素子をダイオードとして動作
するので、駆動用トランジスタを直列に接続し、インバ
ータにおける負荷素子として動作する。これによりイン
バータ回路を構成し、CMOSトランジスタのみで構成した
もう１組のインバータ回路と組み合わせることにより、
メモリ回路として機能する。
【００１４】データの画素メモリへの書き込みは、駆動
用トランジスタのゲートに書き込むようにデータを入力
することにより、ゲート容量が少ないので駆動負荷を低
減し、高速書き込みが可能となる。
【００１５】
【発明の実施の形態】以下、本発明の複数の実施の形態
について図面を用いて詳細に説明する。図１は、第１の
実施例である表示装置の画素回路構成を示す。画素は走
査配線４、データ配線５が互いに交差するように配置さ
れ、配線で囲まれた領域が画素領域である。さらにEL電
源配線６、ELコモン配線７が接続されている。
【００１６】画素内部にはEL素子８、駆動トランジスタ
９からなるELインバータ回路１と、CMOS接続されたCMOS
インバータ回路２から構成されるメモリ回路10が配置さ
れる。メモリ回路10は走査トランジスタ３の主回路を介
してデータ配線と接続され、走査トランジスタ３のゲー
トは走査配線４に接続されている。
【００１７】図２にELインバータ回路の動作を示す。駆
動トランジスタはpchトランジスタであり、ソース端子
をEL電源配線６、ドレイン端子をEL素子の陽極と接続
し、EL素子の陰極はELコモン配線７に接続される。EL電
源およびELコモン配線はすべての画素で共通に接続する
ものである。EL電源配線６には正、ELコモン配線７には
負の電圧を印加することで、インバータの入出力端子は
駆動トランジスタのゲート電極が入力端子61であり、駆
動トランジスタとEL素子を接続する端子は出力端子62と
して機能する。
【００１８】図３に、この回路の入出力特性を示す。EL
素子は、電流−電圧特性が閾値を有するダイオードに似
た指数関数特性を示すので、入力電圧がEL電源配線に近
い高いレベルに有るときには、駆動トランジスタはオフ
状態にあるため、出力端子はELコモン配線とほぼ同じ低
電圧を示す。入力端子の電圧を次第に下げ、閾値を超え
ると駆動トランジスタの主回路の電流が流れ始める。こ
のためEL素子の電流−電圧特性に対応して出力電圧が上
昇する。入力電圧がさらに高くなると電流が増加し、出
力端子の電圧がさらに上昇し、EL電源電圧に近ずく。
【００１９】このように動作するので、本回路は論理反
転回路すなわちELを回路素子として含むインバータ回路
として動作する。以後、この回路をELインバータ回路と
呼称する。
【００２０】図４はELインバータ回路とCMOS回路を組み
合わせたメモリ回路の構成である。メモリの基本構成
は、インバータ２個の入力端子を他方の出力端子と相互
に接続してある。この接続点にデータの入力端子とし
て、外部から論理状態を入力し、回路の安定状態を制御
し、出力端子として回路の状態を壊すことなく読み出す
ことにより、メモリ回路として用いる。
【００２１】図４のELインバータ１の入力端子61はCMOS
インバータ２の出力端子71と接続している。また、CMOS
インバータの入力端子73はELインバータの出力端子62と
接続されており、この接続により回路は双安定状態を取
るメモリセルとして機能する。
【００２２】メモリセルとして用いる場合には、データ
の入力端子71はELメモリの入力端子61を用いることによ
り、負荷の軽い高速動作に適したメモリセルとなる。こ
れはEL素子8を発光させるように、画素内でなるべく広
い面積に形成した薄膜構造であるので、端子間容量75が
大きい。このため、ELインバータの出力端子６２をデー
タ入力端子として使うと大きな容量となる。
【００２３】この値を比較すると、ELインバータの入力
端子61容量は回路のすべてのトランジスタサイズをゲー
ト長、ゲート幅１０μm、ゲート容量を0.3ｆＦ／μm2と
して、ほぼトランジスタ1個のゲート容量と見なせる３
０ｆＦである。他方のELインバータ出力端子をデータ入
力端子として用いた場合には、EL素子容量は、画素サイ
ズを１００μm2、開口率70％、EL素子の厚みを０．１μ
ｍ、EL素子の平均εを３とすると１．９ｐＦとなり、容
量が６３倍も大きくなる。
【００２４】このため、マトリクス配線を介してデータ
を書き込む際には長い時間が必要となり、走査時間が短
い高精細パネル、配線抵抗が増大する大型パネルの駆動
が困難になる。したがって、ELインバータの入力端子61
とCMOSインバータの出力端子71の接続点を、メモリセル
の入力端子として用いることが高性能化のポイントであ
る。
【００２５】以上述べたメモリセルを用いた画素構成の
動作について説明する。図１のメモリ回路においては、
メモリセル10の入力端子11は走査トランジスタ３の主回
路を介してデータ配線５に接続されており、走査トラン
ジスタの導通は走査配線４の電圧により制御される。
【００２６】図５に、本発明の表示装置の実施例を示
す。図１で説明したメモリセルを内蔵した画素２１を配
列して表示領域２２を形成し、マトリクスを駆動するた
めに、データ配線にはソフトレジスタ２４、走査配線に
は走査駆動回路２３が接続されている。これらの回路動
作を制御する制御信号および表示データは、入力配線２
５を介して供給する。また画素のEL電源配線６およびEL
コモン配線７は一括して画素電源２６に接続されてい
る。
【００２７】本実施例によれば、駆動回路は画素内に高
速書き込み可能なメモリが入っており、表示領域周囲の
駆動回路はデータ側にはデジタルのシフトレジスタのみ
で良く、簡略な構成となる特長がある。
【００２８】図６に、画素の表示動作を示す。走査配線
には１フレーム期間にマトリクスを順次走査する走査パ
ルスが印加されている。データ配線には走査パルスに同
期してあるマトリクス行の画素の点灯、非点灯に応じて
高低の２値データが供給されている。走査パルスが印加
されたタイミングには、データ配線の電圧状態がメモリ
セルに取り込まれる。このとき、Ｌ状態のデータであれ
ばELインバータの出力は反転してＨ状態となる。また、
CMOSインバータ出力は反対にＬ状態となり、この状態を
メモリセルが保持する。このとき、ELインバータではト
ランジスタが導通状態となっており、EL素子に電流が流
れるので、有機ELは発光状態となる。
【００２９】また、走査パルスが印加された際にデータ
配線がＨレベルであると、ELインバータ出力はＬレベル
に変化し、CMOSインバータの出力がＨレベルに変化す
る。この状態ではEL素子には電流が流れないので、発光
しない状態となる。以上のように、画素では走査パルス
に応動してデータ配線の電圧状態を画素のメモリセルに
取り込む動作ができる。
【００３０】次に、図７に示す第２の実施例について説
明する。本実施例は画素内のトランジスタを、すべて同
一の閾値特性を有するpch型のみで構成したものであ
る。これによりトランジスタプロセスは簡略化され、安
価に製造できる特長がある。
【００３１】回路構成は、EL素子８および駆動トランジ
スタ９は第１の実施例と同じ構成である。もう１組のイ
ンバータはCMOSではなく、すべてPchトランジスタで構
成したPMOSインバータ４７である。本回路の動作を以下
に説明する。
【００３２】PMOSインバータ４７は２個のpchトランジ
スタであるリセットトランジスタ４６、セットトランジ
スタ43と、１個のMOSダイオードであるバイアスダイオ
ード44と、バイアス容量４５により構成する。セットト
ランジスタ43は出力47をＬレベルに変化する際にオンす
る。pchであるセットトランジスタが出力をＬレベルに
変化させる際には、バイアス容量45とバイアスダイオー
ド44により、セットトランジスタ43のゲート電圧をELコ
モン配線７の電位よりも低くする。リセットトランジス
タ46は出力をＨレベルに変化させる場合にオンする。
【００３３】このように接続すると、PMOSインバータ47
は、入力端子49がELインバータの入力端子48と接続さ
れ、出力端子50がリセットトランジスタ46のゲートに接
続される。また、入力端子49は駆動トランジスタ９のゲ
ートにも接続される。セットトランジスタのゲート端子
49は常にダイオードが接続されているので、通常はELコ
モン電圧の電圧値なっており、セットトランジスタはオ
フ状態である。
【００３４】ここに入力信号としてデータ信号がＨから
Ｌレベルに変化すると、バイアス容量45により容量結合
しているために、セットトランジスタのゲート端子49は
引き下げられる。これによりセットトランジスタは導通
し、出力端子48はＬレベルに変化する。これによりELイ
ンバータは論理反転信号を生成するので、出力端子はＨ
レベルとなりEL素子は点灯し、リセットトランジスタ46
のゲート電圧はＨレベルであり、リセットトランジスタ
オフ状態となる。したがって、PMOSインバータ回路の出
力48はＬレベルを保つ。
【００３５】次に、画素の入力49がＨレベルに変化した
場合には、セットトランジスタは容量結合によりゲート
はオフ状態となる。また駆動トランジスタ９のゲートに
も接続しているので、ELインバータ出力50はＬレベルに
変化し、これによりリセットトランジスタがオン状態と
なりPMOSインバータの出力はＨレベルに変化する。
【００３６】このように、この画素回路はELインバータ
回路出力端子がＨもしくはＬレベルを保つことができる
双安定回路であり、メモリとしての機能を有している。
さらにPMOSインバータは回路の状態が変化する場合のみ
電流が流れるので、PMOSのみで構成した論理回路である
にもかかわらず、消費電力が非常に少ない利点がある。
なお、ダイオードは抵抗に代えてもよく、抵抗の場合は
セットトランジスタの入力回路に時定数回路を含む交流
結合回路が接続される。抵抗にはｉ−Ｓｉなどの高抵抗
層を用いればよく、ダイオードに比べ素子構造が簡単に
なる。また、時定数を制御すればよいので、高速な書き
込みが可能である。
【００３７】さらに、消費電力が少ない回路構成とし
て、すべてのトランジスタをNchにて形成したのが第３
の実施例である。図８に示すとおり、すべてのトランジ
スタがＮ型で形成されている。走査トランジスタ143、
セットトランジスタ142、リセットトランジスタ145、バ
イアスダイオード145である。
【００３８】この回路動作は第２の実施例と同一であ
る。この回路を薄膜トランジスタで構成しようとする
と、ＮｃｈTFTでLDD構造、トランジスタの直列接続構成
など、リーク電流低減構造を採用することにより、トラ
ンジスタがオフの場合の電流が大きく低減できるので、
第２の実施例に対して回路消費電力をさらに低減するこ
とができる。リーク電流の低減構成については一般的な
方法で良い。
【００３９】第２の実施例および第３の実施例では、画
素点灯状態を継続するとセットトランジスタ、リセット
トランジスタが両方ともオフ状態なる。するとELインバ
ータ入力端子の電位はＬ常態から次第に走査トランジス
タのリーク電流により電位が上昇し、不安定となり次第
に駆動トランジスタ電流が低下する。そこで、データ信
号が走査される毎に、Ｈの電圧を印加することにより回
避する。
【００４０】図９にシフトレジスタの動作を示す。シフ
トクロックは走査パルス131が走査配線に印加している
期間のうち、データをシフトしている期間はシフトパル
スを印加する。走査パルス131の期間には、まず、すべ
てのデータ線出力端子は一斉にＨレベルとなる。この期
間に、１ライン上のすべての画素のPMOSインバータ入力
端子はＨレベルとなる。この期間は少なくともデータ配
線の遅延時間以上保持しなければならない。その後、デ
ータはシフトレジスタにより順次１ライン分のデータが
配列される。その後、データ配線の遅延時間以上に各デ
ータ出力の状態は保持され、画素にはデータが取り込ま
れ、走査パルスが終了する。
【００４１】以上の動作を実現するためには、シフトレ
ジスタの各段のラッチにはリセット状態でＨレベルとな
るような初期化手段を設け、シフトクロックを間歇駆動
とすればよい。
【００４２】図１０に第４の実施例を示す。携帯電話な
どのパネルの構成例であり、TFT駆動有機ELマトリクス
による映像表示領域92および周辺駆動回路、有機ELイン
ジケータ部93が同一ガラス基板91上に形成され、データ
制御信号および電源はフレキシブルプリント基板95を介
して供給する。
【００４３】画素回路96は有機ELインジケータ部の駆動
に接続されており、メモリ機能、低電力駆動の特長が有
るのでマトリクス画素のみではなく、個別の有機ELイン
ジケータの表示駆動制御回路として用いることにより、
映像表示を消して、インジケータ94のみを点灯させ、制
御信号も表示状態を変化させる場合のみ画素回路96にデ
ータと走査パルスを印加することにより書き換えること
で、待機時電力を低減することができる。
【００４４】図１１に第５の実施例を示す。本実施例で
は２個の論理ELインバータ81および表示ELインバータ82
の入力、出力端子を相互に接続して、画素回路をわずか
３個のトランジスタで構成している。この場合、メモリ
状態に応じてEL素子が交互に点灯するので、負荷EL素子
83は表示に用いるEL素子よりも面積を少なくし、かつ表
示の妨げとならないよう発光部を覆う遮光層84を設ける
ことにより、表示コントラストを低下させることなくト
ランジスタ数を低減することができる。
【００４５】図１２は、図１に示した画素回路のマスク
レイアウト図である。走査配線４、データ配線５、EL電
源配線６、ELコモン配線７、CMOSインバータ２、駆動ト
ランジスタ３、EL表示電極115が配置されている。図示
していないが、有機EL層および、ELコモン配線７と同一
電圧に接続したEL陰極層が画素全面の表面に積層されて
いる。図示のように、EL電源配線６、ELコモン配線７を
上下方向に配置し、走査配線と直行するように配列する
ことにより、線順次の駆動の際に列毎に一斉に負荷が変
動しても、電源配線６での電流は安定しているので変動
がなく、メモリ内容も安定して良好な表示が得られる利
点がある。
【００４６】また、上下に配線が多く配置すると、EL表
示電極115は狭小になるが、画素に閉める発光領域が小
さい場合の表示は、図１３の画素発光状態図に示すとお
り、マトリクス配置した画素内のごく一部でしか発光し
ない。
【００４７】この画素の輝度状態を図１４に示す。狭小
画素発光領域122と広い発光画素121における発光輝度の
場所依存性である。画素全面の平均輝度を合わせた場合
には、狭小画素輝度124では広い画素の輝度125よりも高
い輝度がスポット状に見えるため、環境光123が高い場
合でも発光部の輝度が高いため表示の判読が容易にな
る。これは携帯電話などの限られた電力で、明るいとこ
ろでも表示が良好に見えることになり、低電力で視認性
の良い表示を提供することができる特長がある。
【００４８】環境光の強度は屋外を想定すると10000lux
であり、完全拡散面に照射することを考えると、反射光
の輝度は3000cd／m2以上となる。このとき、平均輝度と
開口率、発光部の輝度は（１）式の関係になる。
【００４９】平均輝度＝発光部輝度×開口率 （１） ここで、（１）式に発光部の輝度を屋外環境光として＞
3000（cd／m2）を代入すると、開口率＜平均輝度／3000
となる。たとえば、ノートPCなどでは平均輝度は100（c
d/m2）であるので、発光部の開口率は３％とすれば良
い。このように、（１）式で開口率を定めることによ
り、明るい環境でも表示を視認することができる。
【００５０】なお、図１２の画素では開口率が１５％で
あるので、平均輝度を450（cd／m2）とすれば、所望の
表示特性を得ることができる。特に、本発明のメモリ内
蔵画素との組み合わせにより、表示特性の均一性が優れ
た良好な表示が屋外環境光の元で視認することができる
ので、携帯電話などの携帯情報機器、携帯テレビジョン
などに好適である。
【００５１】
【発明の効果】本発明によれば、発光型表示装置の画素
に内蔵するメモリ回路を簡略化できるので、開口率を高
め、高精細化された画像を実現できる効果がある。ま
た、表示装置の回路の消費電力を低減する効果がある。
さらに、環境光の元で表示特性の均一性が優れた表示を
提供できる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例による有機ＥＬ表示装置の画
素回路の構成図。
【図２】ELインバータ回路の構成図。
【図３】インバータ特性を示す説明図。
【図４】一実施例のメモリセル回路の構成図。
【図５】有機ＥＬ表示装置の構成ブロック図。
【図６】一実施例による画素回路の動作波形図。
【図７】PMOSインバータによる画素回路の構成図。
【図８】Nchトランジスタによる画素回路の構成図。
【図９】シフトレジスタの動作波形図。
【図１０】表示装置の概略構成図。
【図１１】２個のELインバータ回路による画素回路の構
成図。
【図１２】画素回路のマスクレイアウト図。
【図１３】表示画素発光部の概観図。
【図１４】画素内の発光強度分布を示す説明図。
【符号の説明】
１…ELインバータ回路、２…CMOSインバータ回路、３…
走査トランジスタ、４…走査配線、５…データ配線、６
…EL電源配線、７…ELコモン配線、８…EL素子、９…駆
動トランジスタ、１０…メモリセル、１１…メモリ入力
端子、２１…画素、２２…表示領域、２３…走査駆動回
路、２４…シフトレジスタ、２５…入力配線、２６…画
素電源、４６…リセットトランジスタ、４７…セットト
ランジスタ、４８…PMOSインバータ、４９…入力端子、
５０…ELインバータ出力端子、６１…入力端子、６２…
出力端子、７１…データ入力端子、７３…CMOSインバー
タ入力端子、７５…端子間容量、８１…論理ELインバー
タ、８２…表示ELインバータ、８３…負荷EL素子、８４
…遮光層、９１…ガラス基板、９２…映像表示領域、９
３…有機ELインジケータ部、９４…インジケータ、９５
…フレキシブルプリント基板、９６…画素回路、１１５
…表示電極、１２１…広い発光画素、１２２…狭小画素
発光領域、１２３…環境光、１２４…狭小画素輝度、１
２５…広い画素の輝度、１４２…セットトランジスタ、
１４３…走査トランジスタ、１４４…リセットトランジ
スタ、１４５…バイアスダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｂ 33/14 Ｈ０５Ｂ 33/14 Ａ (72)発明者 金子 好之 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 佐藤 敏浩 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 Ｆターム(参考） 3K007 AB02 AB05 AB17 AB18 BA06 DA01 DB03 EB00 GA04 5C080 AA06 BB05 DD26 FF11 HH10 JJ01 JJ02 JJ03 JJ04 JJ05 JJ06 KK07 KK43

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 複数の走査配線と、互いに交差する複数
    の信号配線により囲まれた画素を有する発光型表示装置
    において、 前記画素は、第１および第２のインバータ回路を含んで
    なるメモリ回路を含み、前記第１のインバータ回路は、
    負荷素子として電流で駆動する有機多層膜からなるＥＬ
    素子と、少なくとも１つの第１のトランジスタの主回路
    を直列接続した表示制御回路を含み、 前記メモリ回路には、画素の表示情報がインバータの主
    回路の導通、非導通状態に応動して記憶され、かつ、前
    記ＥＬ素子の点灯及び非点灯状態を２値制御することを
    特徴とする発光型表示装置。
  2. 【請求項２】 請求項１において、前記第２のインバー
    タ回路には、ＣＭＯＳトランジスタを用いることを特徴
    とする発光型表示装置。
  3. 【請求項３】 請求項１または２において、 前記メモリ回路は、前記第１および第２のインバータ回
    路の一方の入力端子を他方の出力端子と相互接続してな
    る双安定回路に構成し、 前記第１のインバータ回路を構成するトランジスタのゲ
    ート端子部には、第２のトランジスタの主回路を介して
    前記信号配線と接続し、前記第２のトランジスタのゲー
    トを走査電極と接続して前記メモリ回路に記憶するデー
    タを入力する入力回路を設けることを特徴とする発光型
    表示装置。
  4. 【請求項４】 複数の走査配線と、互いに交差する複数
    の信号配線により囲まれた画素を有する発光型表示装置
    において、 前記画素は、第１および第２のインバータ回路を含んで
    なるメモリ回路を含み、前記第１のインバータ回路は、
    負荷素子として電流で駆動する有機多層膜からなるＥＬ
    素子と、少なくとも１つの第１のトランジスタの主回路
    を直列接続した表示制御回路を含み、前記メモリ回路
    は、前記第１および第２のインバータ回路の一方の入力
    端子を他方の出力端子と相互接続してなる双安定回路に
    構成し、 前記メモリには、画素の表示情報がインバータの主回路
    の導通、非導通状態に応動して記憶され、かつ、前記Ｅ
    Ｌ素子の点灯及び非点灯状態を２値制御されており、 前記画素を配列した表示領域の周囲にシフトレジスタ回
    路を用いた直列−並列変換回路を設け、前記シフトレジ
    スタの各段の出力を信号配線に接続することを特徴とす
    る発光型表示装置。
  5. 【請求項５】 複数の走査配線と、互いに交差する複数
    の信号配線により囲まれた画素を有する発光型表示装置
    において、 電源配線と基準電圧配線と、それらの間に第３のトラン
    ジスタの主回路と有機ＥＬ素子を直列に接続した第１の
    インバータ回路と、 前記第１のインバータ回路の入力端子には、前記走査配
    線を介して印加する走査パルスに応動して前記信号配線
    との接続を制御するサンプリング回路と、 前記電源配線と前記第１のインバータ回路の入力端子と
    の間の接続を、該第１のインバータ回路の出力により制
    御するセット回路と、 前記サンプリング回路によりサンプリングされた信号電
    圧により、基準電源配線と前記第１のインバータ回路の
    入力端子との間の接続を制御するリセット回路と、前記
    第１のインバータ回路を含んでなるメモリ回路が設けら
    れ、 前記メモリ回路には、画素の表示情報がインバータの主
    回路の導通、非導通状態に応動して記憶され、かつ、有
    機ＥＬ素子の点灯及び非点灯状態を２値制御することを
    特徴とする発光型表示装置。
  6. 【請求項６】 請求項５において、 前記セット回路または前記リセット回路には、入力信号
    を電源もしくは基準電源の電圧を超えてトランジスタの
    ゲート端子に印加するために、容量とダイオードもしく
    は抵抗を用いてなる交流結合回路を設け、 前記画素のすべてのトランジスタをＰ型もしくはＮ型で
    構成することを特徴とする発光型表示装置。
  7. 【請求項７】 請求項５または６において、 前記信号配線には２値出力可能な信号シフトレジスタ、
    前記走査配線には画素を選択する走査パルスを発生させ
    る走査配線駆動回路がそれぞれ接続され、 前記信号シフトレジスタには走査パルス期間内におい
    て、前記信号配線を前記EL素子が消灯するように論理信
    号を印加する初期化期間を設けたことを特徴とする発光
    型表示装置。
  8. 【請求項８】 複数の走査配線と、互いに交差する複数
    の信号配線により囲まれた画素を有する発光型表示装置
    において、 前記画素は第１および第２のインバータ回路を含んでな
    るメモリ回路を含み、前記第１および第２のインバータ
    回路は負荷素子として電流で駆動する有機多層膜からな
    るＥＬ素子と、少なくとも１つの第１のトランジスタの
    主回路を直列接続した表示制御回路を含み、 前記メモリ回路には、前記画素の表示情報がインバータ
    の主回路の導通、非導通状態に応動して記憶され、前記
    第２のインバータ回路のEL素子の発光を遮光する遮光手
    段を有し、かつ、前記ＥＬ素子の点灯及び非点灯状態を
    ２値制御することを特徴とする発光型表示装置。
  9. 【請求項９】 複数の走査配線と、互いに交差する複数
    の信号配線により囲まれた画素を有する発光型表示装置
    において、 前記画素にはインバータ回路を含んでなるメモリ回路を
    含み、前記インバータ回路は負荷素子として電流で駆動
    する有機多層膜からなるＥＬ素子と、少なくとも１つの
    第１のトランジスタの主回路を直列接続した表示制御回
    路を含み、 前記メモリ回路には、画素の表示情報がインバータの主
    回路の導通、非導通状態に応動して記憶され、かつ、前
    記ＥＬ素子の点灯及び非点灯状態を２値制御することを
    特徴とする発光型表示装置。
  10. 【請求項１０】 請求項１から６の何れかにおいて、 前記画素は、画素面積に対する発光領域の面積比である
    開口率と平均輝度との間に開口率＜平均輝度／3000の関
    係を有する発光型表示装置。
  11. 【請求項１１】 請求項１から６の何れかにおいて、 前記インバータ回路の電源および基準電源電圧配線を画
    素の上下方向に配置し、かつ画素面積に対する発光領域
    の面積比である開口率と平均輝度(cd／m2)との間に開口
    率＜平均輝度／3000の関係を有する発光型表示装置。
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