JP2006317923A - 表示装置及びそれを用いた電子機器 - Google Patents
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Abstract
【解決手段】駆動用トランジスタのゲート電極に、所望の期間、常に一定の電位を印加する補償回路を設けた表示装置を提供する。補償回路を設けることにより、駆動用トランジスタのゲート電極の電位の変動を防止する。従って、特に黒表示の場合に表示不良として認識されやすい黒浮きの発生を抑制し、発光素子の発光、非発光をより正確に制御することができる。具体的には、発光素子が発光の場合と非発光の場合で、発光素子の陽極と陰極の間の異なる電圧値を活用し、発光素子が発光の場合には、駆動用トランジスタのゲート電極の電位はその電位を維持するようにし、発光素子が非発光の場合には駆動用トランジスタのゲート電極の電位を確実にオフする電位を確実に印加し続ける。
【選択図】図1
Description
本発明の表示装置の画素の構成について、図1を参照して説明する。
デジタル駆動方式と時間階調方式を組み合わせた方式により多階調表示を行う場合、発光時間の制御をより細かく行うため、制御信号を用いて、所望の画素を強制的に非点灯の状態とする動作を必要とする場合がある。本実施の形態においては、強制的に非点灯とする機能を付加した画素に、本発明を適用する例に関して、図3(A)、図4(A)を参照して説明する。
強制的に非点灯とする機能を付加した画素110に、本発明を適用する例に関して、図5を参照して説明する。
101 電源線
102 走査線
103 書き込み用トランジスタ
104 トランジスタ
105 トランジスタ
106 駆動用トランジスタ
107 発光素子
108 端子
109 補償回路
110 画素
111 制御素子
112 トランジスタ
120 基板
121 基板
122 接続フィルム
123 シール材
125 複数の素子
151 ソースドライバ
152 パルス出力回路
153 ラッチ回路
154 ラッチ回路
155 バッファ回路
156 ゲートドライバ
157 パルス出力回路
158 バッファ回路
159 画素部
160 画素電極
161 対向電極
162 電界発光層
177 容量素子
178 画素電極
200 信号線
201 電源線
202 走査線
203 書き込み用トランジスタ
204 容量素子
205 駆動用トランジスタ
206 発光素子
207 電源
210 画素
300 走査線
301 ダイオード
400 トランジスタ
500 走査線
501 トランジスタ
600 トランジスタ
601 トランジスタ
602 トランジスタ
603 トランジスタ
700 表示部
701 表示部
702 表示部
703 表示部
704 表示部
705 表示部
2700 筐体
2701 パネル
2702 ハウジング
2703 プリント配線基板
2704 操作ボタン
2705 バッテリー
2708 接続フィルム
Claims (17)
- 第1のトランジスタと、第2のトランジスタと、画素電極と、前記第2のトランジスタのゲート電極と電源線の導通を制御する回路とを含む画素を有し、
前記第1のトランジスタのゲート電極は走査線と電気的に接続され、ソース電極とドレイン電極の一方は信号線と電気的に接続され、ソース電極とドレイン電極の他方は前記第2のトランジスタのゲート電極と電気的に接続され、
前記第2のトランジスタのソース電極とドレイン電極の一方は前記電源線と電気的に接続され、ソース電極とドレイン電極の他方は前記画素電極の第1の電極と電気的に接続され、
前記回路は、前記画素電極の電位と前記走査線の電位により、導通又は非導通に選択されることを特徴とする表示装置。 - 第1のトランジスタと、第2のトランジスタと、画素電極と、前記第2のトランジスタのゲート電極と電源線の導通を制御する回路と、前記第2のトランジスタのゲート電極と第2の走査線の導通を制御する制御素子とを含む画素を有し、
前記第1のトランジスタのゲート電極は第1の走査線と電気的に接続され、ソース電極とドレイン電極の一方は信号線と電気的に接続され、ソース電極とドレイン電極の他方は前記第2のトランジスタのゲート電極と電気的に接続され、
前記第2のトランジスタのソース電極とドレイン電極の一方は前記電源線と電気的に接続され、ソース電極とドレイン電極の他方は前記画素電極と電気的に接続され、
前記回路は、前記画素電極の電位と前記第1の走査線の電位により、導通又は非導通に選択され、
前記制御素子は、前記第2の走査線の電位に基づき、導通又は非導通になり、
前記電源線と前記第2の走査線の電位は、前記第2のトランジスタをオフになる電位に保たれていることを特徴とする表示装置。 - 第1のトランジスタと、第2のトランジスタと、画素電極と、前記第2のトランジスタのゲート電極と電源線の導通を制御する回路と、前記第2のトランジスタのゲート電極と第2の走査線の導通を制御する制御素子とを含む画素を有し、
前記第1のトランジスタのゲート電極は第1の走査線と電気的に接続され、ソース電極とドレイン電極の一方は信号線と電気的に接続され、ソース電極とドレイン電極の他方は前記第2のトランジスタのゲート電極と電気的に接続され、
前記第2のトランジスタのソース電極とドレイン電極の一方は前記電源線と電気的に接続され、ソース電極とドレイン電極の他方は前記画素電極と電気的に接続され、
前記回路は、前記画素電極の電位と前記第1の走査線の電位と前記第2の走査線の電位により、導通又は非導通に選択され、
前記制御素子は、前記第2の走査線の電位に基づき、導通又は非導通になり、
前記電源線と前記第2の走査線の電位は、前記第2のトランジスタをオフになる電位に保たれていることを特徴とする表示装置。 - 第1のトランジスタと、第2のトランジスタと、画素電極と、前記第2のトランジスタのゲート電極と電源線の導通を制御する回路と、前記第2のトランジスタのソース電極とドレイン電極の一方と前記電源線の導通を制御する制御素子を含む画素を有し、
前記第1のトランジスタのゲート電極は第1の走査線と電気的に接続され、ソース電極とドレイン電極の一方は信号線と電気的に接続され、ソース電極とドレイン電極の他方は前記第2のトランジスタのゲート電極と電気的に接続され、
前記第2のトランジスタのソース電極とドレイン電極の一方は前記制御素子を介して電源線と電気的に接続され、ソース電極とドレイン電極の他方は前記画素電極と電気的に接続され、
前記回路は、前記画素電極の電位と前記第1の走査線の電位により、導通又は非導通に選択され、
前記制御素子は、第2の走査線の電位により、導通又は非導通になることを特徴とする表示装置。 - 第1のトランジスタと、第2のトランジスタと、画素電極と、第3のトランジスタと、第4のトランジスタとを含む画素を有し、
前記第1のトランジスタのゲート電極は走査線と電気的に接続され、ソース電極とドレイン電極の一方は信号線と電気的に接続され、ソース電極とドレイン電極の他方は前記第2のトランジスタのゲート電極と前記第3のトランジスタのソース電極とドレイン電極の一方と電気的に接続され、
前記第2のトランジスタのソース電極とドレイン電極の一方は電源線と電気的に接続され、ソース電極とドレイン電極の他方は前記画素電極と前記第3のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのソース電極とドレイン電極の他方は、前記第4のトランジスタのソース電極とドレイン電極の一方と電気的に接続され、
前記第4のトランジスタのゲート電極は前記走査線と電気的に接続され、ソース電極とドレイン電極の他方は前記電源線と電気的に接続されることを特徴とする表示装置。 - 第1のトランジスタと、第2のトランジスタと、画素電極と、第3のトランジスタと、第4のトランジスタと、制御素子とを含む画素を有し、
前記第1のトランジスタのゲート電極は第1の走査線と電気的に接続され、ソース電極とドレイン電極の一方は信号線と電気的に接続され、ソース電極とドレイン電極の他方は前記第2のトランジスタのゲート電極と前記第3のトランジスタのソース電極とドレイン電極の一方と前記制御素子の一方の端子と電気的に接続され、
前記第2のトランジスタのソース電極とドレイン電極の一方は電源線と電気的に接続され、ソース電極とドレイン電極の他方は前記画素電極と前記第3のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのソース電極とドレイン電極の他方は、前記第4のトランジスタのソース電極とドレイン電極の一方と電気的に接続され、
前記第4のトランジスタのゲート電極は前記第1の走査線と電気的に接続され、ソース電極とドレイン電極の他方は前記電源線と電気的に接続され、
前記制御素子の他方の端子は第2の走査線に接続され、
前記電源線と前記第2の走査線の電位は、前記第2のトランジスタをオフになる電位に保たれていることを特徴とする表示装置。 - 第1のトランジスタと、第2のトランジスタと、画素電極と、第3のトランジスタと、第4のトランジスタと、第5のトランジスタと、制御素子とを含む画素を有し、
前記第1のトランジスタのゲート電極は第1の走査線と電気的に接続され、ソース電極とドレイン電極の一方は信号線と電気的に接続され、ソース電極とドレイン電極の他方は前記第2のトランジスタのゲート電極と前記第3のトランジスタのソース電極とドレイン電極の一方と電気的に接続され、
前記第2のトランジスタのソース電極とドレイン電極の一方は電源線と電気的に接続され、ソース電極とドレイン電極の他方は前記画素電極と前記第3のトランジスタのゲート電極と前記制御素子の一方の端子と電気的に接続され、
前記第3のトランジスタのソース電極とドレイン電極の他方は、前記第4のトランジスタのソース電極とドレイン電極の一方と電気的に接続され、
前記第4のトランジスタのゲート電極は前記第1の走査線と電気的に接続され、ソース電極とドレイン電極の他方は前記第5のトランジスタのソース電極とドレイン電極の一方と電気的に接続され、
前記第5のトランジスタのソース電極とドレイン電極の他方は前記電源線と電気的に接続され、
前記制御素子の他方の端子は第2の走査線に接続され、
前記電源線と前記第2の走査線の電位は、前記第2のトランジスタをオフになる電位に保たれていることを特徴とする表示装置。 - 第1のトランジスタと、第2のトランジスタと、画素電極と、第3のトランジスタと、第4のトランジスタと、第5のトランジスタとを含む画素を有し、
前記第1のトランジスタのゲート電極は第1の走査線と電気的に接続され、ソース電極とドレイン電極の一方は信号線と電気的に接続され、ソース電極とドレイン電極の他方は前記第2のトランジスタのゲート電極と前記第3のトランジスタのソース電極とドレイン電極の一方と電気的に接続され、
前記第2のトランジスタのソース電極とドレイン電極の一方は前記第5のトランジスタのソース電極とドレイン電極の一方と電気的に接続され、ソース電極とドレイン電極の他方は前記画素電極と前記第3のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのソース電極とドレイン電極の他方は、前記第4のトランジスタのソース電極とドレイン電極の一方と電気的に接続され、
前記第4のトランジスタのゲート電極は前記第1の走査線と電気的に接続され、ソース電極とドレイン電極の他方は前記電源線と電気的に接続され、
前記第5のトランジスタのゲート電極は第2の走査線に接続され、ソース電極及びドレイン電極の他方は前記電源線と電気的に接続されていることを特徴とする表示装置。 - 請求項2、請求項3、請求項6又は請求項7のいずれか一項において、
前記制御素子はダイオードであることを特徴とする表示装置。 - 請求項6又は請求項7において、
前記制御素子は第6のトランジスタであり、
前記制御素子の一方の端子は、前記第6のトランジスタのゲート電極とドレイン電極であり、
前記制御素子の他方の端子は、前記第6のトランジスタのソース電極であることを特徴とする表示装置。 - 請求項4において、
前記制御素子は第5のトランジスタであり、
前記第5のトランジスタのゲート電極は前記第2の走査線に接続され、ソース電極とドレイン電極の一方は前記電源線に接続され、他方は前記第2のトランジスタのソース電極とドレイン電極の一方に接続されていることを特徴とする表示装置。 - 請求項5乃至請求項8のいずれか一項において、
前記第3のトランジスタは、互いに接続された複数のゲート電極を有するトランジスタであることを特徴とする表示装置。 - 請求項5乃至請求項8のいずれか一項において、
前記第1のトランジスタと前記第4のトランジスタの極性は互いに異なることを特徴とする表示装置。 - 請求項1乃至請求項13のいずれか一項において、
前記画素は第2の電極を有し、
前記画素電極である第1の電極と前記第2の電極との間に発光層を有することを特徴とする表示装置。 - 請求項14において、
前記第2の電極は一定の電位に保たれていることを特徴とする表示装置。 - 請求項14または請求項15において、
前記第2の電極の電位は電源線の電位と異なることを特徴とする表示装置。 - 請求項1乃至請求項16のいずれか一項に記載の表示装置を用いたことを特徴とする電子機器。
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