JP2002236589A - コンピュータシステムのｂｉｏｓデータ格納装置及びその駆動方法 - Google Patents

コンピュータシステムのｂｉｏｓデータ格納装置及びその駆動方法

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JP2002236589A
JP2002236589A JP2001285192A JP2001285192A JP2002236589A JP 2002236589 A JP2002236589 A JP 2002236589A JP 2001285192 A JP2001285192 A JP 2001285192A JP 2001285192 A JP2001285192 A JP 2001285192A JP 2002236589 A JP2002236589 A JP 2002236589A
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bios data
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ジン スク コー
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Abstract

(57)【要約】 【課題】 高価なＲＯＭを使用せず、キャッシュメモリ
に用いられる静的ＲＡＭの特定領域にＢＩＯＳデータを
格納して原価を低減し得るコンピュータシステムのＢＩ
ＯＳデータ格納装置及びその駆動方法を提供する。 【解決手段】 キャッシュメモリとしての機能及びＢＩ
ＯＳデータの格納機能を行うキャッシュ／ＢＩＯＳメモ
リ１０と、該キャッシュ／ＢＩＯＳメモリ１０に格納さ
れたＢＩＯＳデータが複写格納されるメインメモリ２０
と、前記キャッシュ／ＢＩＯＳメモリ１０に格納された
ＢＩＯＳデータをアクセスしてコンピュータシステムの
駆動準備を行う中央処理装置３０と、メイン電源を供給
又は遮断するメイン電源制御部４０と、制御部５０及び
システム電源部６０と、を備えてコンピュータシステム
のＢＩＯＳデータ格納装置を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムのＢａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔｓｙｓｔ
ｅｍ（以下、ＢＩＯＳと称す）データを格納する格納装
置及びその駆動方法に係り、詳しくは、ＢＩＯＳデータ
を格納するデータ格納手段としてＲＯＭを使用せず、キ
ャッシュメモリ（ｃａｃｈｅ ｍｅｍｏｒｙ）用静的
（Ｓｔａｔｉｃ）ＲＡＭに特定領域を設定して、ＢＩＯ
Ｓデータを格納し得るコンピュータシステムのＢＩＯＳ
データ格納装置及びその駆動方法に関する。
【０００２】
【従来の技術】従来のコンピュータシステムのＢＩＯＳ
データ格納装置においては、図３に示したように、ＢＩ
ＯＳデータが格納されたＲＯＭ１と、該ＲＯＭ１のＢＩ
ＯＳデータを複写して格納するデータ格納手段としての
メインメモリ２と、前記ＲＯＭ１のＢＩＯＳデータをア
クセスしてコンピュータシステムの駆動準備を行う中央
処理装置３と、プログラムの命令実行を高速に行うた
め、プログラムの一部を記憶するデータ格納手段として
のキャッシュメモリ４と、前記各構成要素を夫々制御す
る制御部５と、を備えて構成されていた。
【０００３】且つ、前記メインメモリ２は、ＢＩＯＳデ
ータを格納するシャドウ（ｓｈａｄｏｗ）領域２−１を
備えている。
【０００４】以下、このように構成された従来のコンピ
ュータシステムのＢＩＯＳデータの格納装置の動作につ
いて図４を用いて説明する。
【０００５】先ず、コンピュータシステムに電源が印加
されると（Ｓ１）、中央処理装置３は、ＲＯＭ１に格納
されたＢＩＯＳデータをアクセスして、コンピュータシ
ステムの駆動準備（システムブーティング；ｓｙｓｔｅ
ｍ ｂｏｏｔｉｎｇ）を行う（Ｓ２）。
【０００６】即ち、前記ＲＯＭ１に貯蔵されたＢＩＯＳ
データは、ポスト（ＰＯＳＴ；Ｐｏｗｅｒ Ｏｎ Ｓｅ
ｌｆ Ｔｅｓｔ）及びブートロード（Ｂｏｏｔｌｏａ
ｄ）ルーチンを有しているため、コンピュータシステム
に電源が印加されるとき、前記中央処理装置３は、前記
ＲＯＭ１のＢＩＯＳデータのポスト及びブートロードル
ーチンをアクセスして、ハードウェアの検査及びコンピ
ュータシステムの駆動準備を行う。
【０００７】その後、前記ＲＯＭ１のＢＩＯＳデータを
メインメモリ２のシャドウ（Ｓｈａｄｏｗ）領域２−１
に複写する（Ｓ３）。
【０００８】このとき、前記メインメモリ２のシャドウ
領域２−１に複写されたＢＩＯＳデータを保護するた
め、読み出し動作だけが行われ、書き込み動作は行われ
ないようにメインメモリ２のシャドウ領域２−１をマス
キング（ｍａｓｋｉｎｇ）する（Ｓ４）。
【０００９】その後、コンピュータシステムが再びＢＩ
ＯＳデータを必要とすると、前記中央処理装置３は、前
記メインメモリ２のシャドウ領域２−１から命令語及び
データをアクセスしてプログラムを遂行する（Ｓ５）。
【００１０】
【発明が解決しようとする課題】然るに、このような従
来のコンピュータシステムのＢＩＯＳデータ格納装置に
おいては、ＲＯＭに格納されたＢＩＯＳデータをメイン
メモリのシャドウ領域に複写して、該複写されたデータ
が中央処理装置によりアクセスされてプログラム処理を
行うようになっているが、コンピュータシステムに電源
を印加するとき一時使用されるデータ格納手段として、
高価なＲＯＭを使用しているため、原価が上昇するとい
う不都合な点があった。
【００１１】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、高価なＲＯＭを使用せず、コ
ンピュータシステムのキャッシュメモリとして使用され
る静的ＲＡＭにＢＩＯＳデータを格納して原価を低減し
得るコンピュータシステムのＢＩＯＳデータ格納装置及
びその駆動方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るコンピュータシステムのＢＩＯＳ
データ格納装置においては、プログラムの命令実行を高
速に遂行するため、コンピュータシステムのＢＩＯＳデ
ータを格納する特定領域を備えた第１データ格納手段
と、前記第１データ格納手段のＢＩＯＳデータが複写さ
れて格納される第２データ格納手段と、初期に格納され
たＢＩＯＳデータをアクセスしてコンピュータシステム
の駆動準備を行う中央処理装置３０と、前記第１データ
格納手段、前記第２データ格納手段及び前記中央処理装
置を制御する制御部と、メイン電源を供給又は遮断する
メイン電源制御部と、前記第１データ格納手段の特定領
域及び前記制御部の特定領域にシステム電源を夫々印加
するシステム電源部と、を備えて構成されている。
【００１３】且つ、本発明に係るコンピュータシステム
のＢＩＯＳデータ格納装置の駆動方法においては、第１
データ格納手段の特定領域１０−１に格納されたＢＩＯ
Ｓデータをアクセスしてコンピュータシステムの駆動準
備を行い、第１データ格納手段の特定領域１０−１のＢ
ＩＯＳデータを第２データ格納手段の特定領域２０−１
に複写した後、第１データ格納手段の特定領域１０−１
をクリアする第１過程と、第１認識信号ＣＯＮ１により
制御されて、第２データ格納手段の特定領域２０−１に
格納されたＢＩＯＳデータを第１データ格納手段の特定
領域１０−１に複写し、第２認識信号ＣＯＮ２によりメ
イン電源をオフする第２過程と、前記第２データ格納手
段の特定領域２０−１及び制御部５０の特定領域５０−
１にシステム電源を夫々供給する第３過程と、を順次行
うようになっている。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
【００１５】本発明に係るコンピュータシステムのＢＩ
ＯＳデータ格納装置においては、図１に示したように、
プログラムの実行の際、プログラムの一部が記憶されて
命令を高速に遂行するキャッシュメモリとしての機能と
ＢＩＯＳデータを格納する機能とを有した第１データ格
納手段としてのキャッシュ／ＢＩＯＳメモリ１０と、該
キャッシュ／ＢＩＯＳメモリ１０に格納されたＢＩＯＳ
データを複写して格納する第２データ格納手段としての
メインメモリ２０と、前記キャッシュ／ＢＩＯＳメモリ
１０に貯蔵されたＢＩＯＳデータをアクセスしてコンピ
ュータシステムの駆動準備を行う中央処理装置３０と、
メイン電源を供給又は遮断するメイン電源制御部４０
と、前記各部を夫々制御する制御部５０と、貯蔵された
データが損失されないように前記キャッシュ／ＢＩＯＳ
メモリ１０及び制御部５０にシステム電源を夫々印加す
るシステム電源部６０と、を備えて構成されている。
【００１６】そして、前記キャッシュ／ＢＩＯＳメモリ
１０は、ＢＩＯＳデータを格納する特定領域のＲＯＭ
ＢＩＯＳ領域１０−１を備えているが、例えば、前記キ
ャッシュ／ＢＩＯＳメモリ１０として２５６ｋＢの静的
ＲＡＭを用いる場合、それらの容量中の１２８ｋＢをＲ
ＯＭ ＢＩＯＳ領域１０−１に割り当てる。
【００１７】且つ、前記メインメモリ２０は、前記キャ
ッシュ／ＢＩＯＳメモリ１０のＲＯＭ ＢＩＯＳ領域１
０−１に貯蔵されたＢＩＯＳデータを複写して格納する
シャドウ領域２０−１を備えている。
【００１８】又、前記制御部５０は、前記キャッシュ／
ＢＩＯＳメモリ１０にＢＩＯＳデータを複写する際、誤
りが発生してコンピュータシステムがブーティングされ
ない場合に対備して基本的なＢＩＯＳ機能を行うデータ
の格納されたＣＭＯＳ領域５０−１を備えている。
【００１９】且つ、本発明に係るコンピュータシステム
のＢＩＯＳデータ格納装置の駆動方法においては、図２
に示したように、中央処理装置３０がキャッシュ／ＢＩ
ＯＳメモリ１０に格納されたＢＩＯＳデータをアクセス
してコンピュータシステムの駆動準備を行い、前記キャ
ッシュ／ＢＩＯＳメモリ１０のＲＯＭ ＢＩＯＳ領域１
０−１に格納されたＢＩＯＳデータをメインメモリ２０
のシャドウ領域２０−１に複写して、該メインメモリ２
０のシャドウ領域２０−１をマスキングした後、前記キ
ャッシュ／ＢＩＯＳメモリ１０のＲＯＭ ＢＩＯＳ領域
１０−１をクリアする第１過程（ＳＴＥＰ１）と、コン
ピュータシステムに印加される電源をオフするための命
令が入力すると、メイン電源制御部４０が第１認識信号
ＣＯＮ１を制御部５０に出力して、メインメモリ２０の
シャドウ領域２０−１に格納されたＢＩＯＳデータを前
記キャッシュ／ＢＩＯＳメモリ１０のＲＯＭ ＢＩＯＳ
領域１０−１に複写した後、複写の終了したことを認知
させる第２認識信号ＣＯＮ２を前記メイン電源制御部４
０に出力してメイン電源をオフする第２過程（ＳＴＥＰ
２）と、前記メイン電源制御部４０がオフされても格納
されたデータが損失されないように、システム電源部６
０が、前記キャッシュ／ＢＩＯＳメモリ１０のＲＯＭ
ＢＩＯＳ領域１０−１及び制御部５０のＣＭＯＳ領域５
０−１にシステム電源を夫々供給する第３過程（ＳＴＥ
Ｐ３）と、を順次行うようになっている。
【００２０】以下、このように構成された本発明に係る
コンピュータシステムのＢＩＯＳデータ格納装置の動作
について、図２を用いてより詳しく説明する。
【００２１】先ず、コンピュータシステムに電源が印加
されると（Ｓ１１）、中央処理装置３０は、キャッシュ
／ＢＩＯＳメモリ１０のＲＯＭ ＢＩＯＳ領域１０−１
に格納されたＢＩＯＳデータをアクセスしてコンピュー
タシステムの駆動準備を遂行する（Ｓ１２）。
【００２２】次いで、前記キャッシュ／ＢＩＯＳメモリ
１０のＲＯＭ ＢＩＯＳ領域１０−１のＢＩＯＳデータ
をメインメモリ２０のシャドウ領域２０−１に複写し
（Ｓ１３）、制御部５０は、このように複写された前記
メインメモリ２０のシャドウ領域２０−１のＢＩＯＳデ
ータを保護するため、読み出し動作だけを行い、書き込
み動作は行われないようにメインメモリ２０のシャドウ
領域２０−１をマスキングし（Ｓ１４）、前記制御部５
０は、前記キャッシュ／ＢＩＯＳメモリ１０の全体がキ
ャッシュメモリとして使用されるように、キャッシュ／
ＢＩＯＳメモリ１０のＲＯＭ ＢＩＯＳ領域１０−１を
クリア（ｃｌｅａｒ）する（Ｓ１５）。
【００２３】その後、コンピュータシステムが再びＢＩ
ＯＳデータを必要とする場合は、前記メインメモリ２０
のシャドウ領域２０−１のＢＩＯＳデータを中央処理装
置３０がアクセスしてプログラムを遂行する。
【００２４】もし、コンピュータシステムに印加される
電源をオフするための命令がメイン電源制御部４０に入
力すると、該メイン電源制御部４０は、電源オフの命令
の入力を認知させる第１認識信号ＣＯＮ１を制御部５０
に出力し、該制御部５０は、前記第１認識信号ＣＯＮ１
を受けてメインメモリ２０のシャドウ領域２０−１のＢ
ＩＯＳデータを前記キャッシュ／ＢＩＯＳメモリ１０の
ＲＯＭ ＢＩＯＳ領域１０−１に複写し（Ｓ１６）た
後、このようにして複写を終了したことを認知させる第
２認識信号ＣＯＮ２を前記メイン電源制御部４０に出力
してメイン電源をオフする（Ｓ１７）。
【００２５】このように前記メインメモリ２０のシャド
ウ領域２０−１に格納されたＢＩＯＳデータを前記キャ
ッシュ／ＢＩＯＳメモリ１０のＲＯＭ ＢＩＯＳ領域に
複写するとき、誤りが発生し再び電源を印加してもコン
ピュータシステムが駆動されないシステムノブーティン
グ状態（ｓｙｓｔｅｍ ｎｏ−ｂｏｏｔｉｎｇ）になる
ことを防止するため、基本的なＢＩＯＳ機能を有したＢ
ＩＯＳデータを前記制御部５０のＣＭＯＳ領域５０−１
に予め格納して置く。
【００２６】且つ、前記ＣＭＯＳ領域５０−１には、デ
ータが損失されないように初期からシステム電源部６０
から電源を供給し、前記キャッシュ／ＢＩＯＳメモリ１
０のＲＯＭ ＢＩＯＳ領域１０−１にもシステム電源部
６０からシステム電源を供給して、ＢＩＯＳデータを継
続して維持させる（Ｓ１８）。
【００２７】
【発明の効果】以上説明したように、本発明に係るコン
ピュータシステムのＢＩＯＳデータ格納装置及びその駆
動方法においては、キャッシュメモリとして用いられる
静的ＲＡＭの特定領域にＢＩＯＳデータを格納するよう
になっているため、高価なＲＯＭを使用せずして、原価
を低減し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るコンピュータシステムのＢＩＯＳ
データ格納装置の構成を示したブロック図である。
【図２】本発明に係るコンピュータシステムのＢＩＯＳ
データ格納装置の動作フローチャートである。
【図３】従来のコンピュータシステムのＢＩＯＳデータ
格納装置の構成を示したブロック図である。
【図４】従来のコンピュータシステムのＢＩＯＳデータ
格納装置の動作フローチャートである。
【符号の説明】
１０…キャッシュ／ＢＩＯＳメモリ １０−１…ＲＯＭ ＢＩＯＳ領域 ２０…メインメモリ ２０−１…シャドウ領域 ３０…中央処理装置 ４０…メイン電源制御部 ５０…制御部 ５０−１…ＣＭＯＳ領域 ６０…システム電源部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 1/00 ３３０Ｄ Ｆターム(参考） 5B005 JJ23 LL00 MM01 WW16 5B011 DA01 EA02 EA08 EB01 FF01 MB06 MB16 5B018 GA04 MA40 QA05 QA11 QA12 5B060 MM01 5B076 AB19 BA06 BB12

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 プログラムの命令を高速にリード／ライ
    トして、コンピュータシステムがターンオフされる間、
    ＢＩＯＳデータを格納するために使用されるキャッシュ
    メモリと、 前記コンピュータシステムがターンオフされるとき、Ｃ
    ＰＵが前記ＢＩＯＳデータをアクセスし得るように、前
    記キャッシュメモリに格納されたＢＩＯＳデータを格納
    するためのメインメモリと、 前記コンピュータシステムに対する、メイン電源の供給
    ／遮断を制御するメイン電源部と、 前記コンピュータシステムの前記メイン電源がターンオ
    ンされるとき、前記キャッシュメモリの前記ＢＩＯＳデ
    ータを前記メインメモリに複写する動作を制御し、前記
    メイン電源がターンオフされるとき、前記メインメモリ
    の前記ＢＩＯＳデータを前記キャッシュメモリに格納さ
    せる動作を制御する制御部と、 前記メイン電源の供給与否に関係なく、前記キャッシュ
    メモリ及び制御部に、システム電源を印加するシステム
    電源部と、を備えたことを特徴とするコンピュータシス
    テムのＢＩＯＳデータ格納装置。
  2. 【請求項２】 前記制御部は、基本的なＢＩＯＳ機能を
    行うＢＩＯＳデータを格納する特定領域を備えることを
    特徴とする、請求項１に記載のコンピュータシステムの
    ＢＩＯＳデータ格納装置。
  3. 【請求項３】 プログラムの命令実行を高速に遂行する
    ためプログラムの実行の際にプログラムの一部が格納さ
    れるとともにコンピュータシステムのＢＩＯＳデータを
    格納するためにも使用されるキャッシュメモリに格納さ
    れたＢＩＯＳデータをアクセスしてメインメモリに複写
    し格納すると共に、コンピュータシステムの駆動準備を
    行う第１過程と、 メイン電源のオフが検出されると、前記メインメモリに
    格納されたＢＩＯＳデータをキャッシュメモリに複写し
    て格納し、前記メイン電源をオフする第２過程と、 を順次行うことを特徴とする、コンピュータシステムの
    ＢＩＯＳデータ格納装置の駆動方法。
  4. 【請求項４】 前記第１過程は、キャッシュメモリのＢ
    ＩＯＳデータをメインメモリに複写して格納した後、キ
    ャッシュメモリのＢＩＯＳデータが格納されていた領域
    をクリアする過程を追加して行うことを特徴とする、請
    求項３に記載のコンピュータシステムのＢＩＯＳデータ
    格納装置の駆動方法。
  5. 【請求項５】 前記キャッシュメモリは、ＳＲＡＭにて
    構成され、前記ＢＩＯＳデータを格納するための特定領
    域を包含することを特徴とする、請求項１に記載のコン
    ピュータシステムのＢＩＯＳデータ格納装置。
  6. 【請求項６】 前記メインメモリは、ＤＲＡＭにて構成
    され、前記ＢＩＯＳデータを格納するための特定領域を
    包含することを特徴とする、請求項１に記載のコンピュ
    ータシステムのＢＩＯＳデータ格納装置。
  7. 【請求項７】 前記システム電源部は、前記メイン電源
    の供給に関係なく、前記制御部の特定領域に電源を供給
    することを特徴とする、請求項１に記載のコンピュータ
    システムのＢＩＯＳデータ格納装置。
  8. 【請求項８】 前記メイン電源部は、前記メイン電源が
    ターンオフされることを表示するため、第１認識信号を
    前記制御部に出力することを特徴とする、請求項１に記
    載のコンピュータシステムのＢＩＯＳデータ格納装置。
  9. 【請求項９】 前記制御部は、前記第１認識信号に応答
    して、前記ＢＩＯＳデータを前記キャッシュメモリに再
    格納することを知らせるため、第２認識信号を前記メイ
    ン電源部に出力することを特徴とする、請求項８に記載
    のコンピュータシステムのＢＩＯＳデータ格納装置。
  10. 【請求項１０】 前記制御部は、前記第１認識信号に応
    答して、前記メインメモリに格納された前記ＢＩＯＳデ
    ータを前記キャッシュメモリの特定領域に複写させるこ
    とを特徴とする、請求項８に記載のコンピュータシステ
    ムのＢＩＯＳデータ格納装置。
  11. 【請求項１１】 前記制御部は、前記キャッシュメモリ
    の全ての領域の使用を許容するように、前記キャッシュ
    メモリの特定領域をクリアさせることを特徴とする、請
    求項１に記載のコンピュータシステムのＢＩＯＳデータ
    格納装置。
  12. 【請求項１２】 非ＲＯＭの第１メモリに格納されたＢ
    ＩＯＳデータを初期にアクセスする第１段階と、 前記アクセスされたＢＩＯＳデータに基づいてコンピュ
    ータシステムをブーティングする第２段階と、 前記ＢＩＯＳデータを第２メモリに複写して格納する第
    ３段階と、 前記ＢＩＯＳデータが複写されて格納された第２メモリ
    の領域をマスキング（ライト禁止）する第４段階と、 前記ＢＩＯＳデータが格納された前記第１メモリをクリ
    アさせて、前記第２メモリから前記ＢＩＯＳデータを再
    びアクセスする第５段階と、を順次行うことを特徴とす
    る、コンピュータシステムのＢＩＯＳデータプロセシン
    グ方法。
  13. 【請求項１３】 前記第５段階は、前記コンピュータシ
    ステムをターンオフするための制御信号を受信する第６
    段階と、前記制御信号により前記コンピュータシステム
    のターンオフ前に、前記ＢＩＯＳデータを前記第１メモ
    リに格納する第７段階と、前記コンピュータシステムを
    ターンオフした後、前記第１メモリに格納された前記Ｂ
    ＩＯＳデータを維持させる第８段階と、 を追加包含することを特徴とする、請求項１２に記載の
    コンピュータシステムのＢＩＯＳデータプロセシング方
    法。
  14. 【請求項１４】 前記第７段階は、前記制御信号により
    前記コンピュータシステムをターンオフする以前に、第
    ３メモリデバイスに前記ＢＩＯＳデータを再格納するこ
    とを特徴とする、請求項１３に記載のコンピュータシス
    テムのＢＩＯＳデータプロセシング方法。
JP2001285192A 1998-01-08 2001-09-19 コンピュータシステムのｂｉｏｓデータ格納装置及びその駆動方法 Withdrawn JP2002236589A (ja)

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