JPS58195271A - 電子レジスタ装置 - Google Patents
電子レジスタ装置Info
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- JPS58195271A JPS58195271A JP7730682A JP7730682A JPS58195271A JP S58195271 A JPS58195271 A JP S58195271A JP 7730682 A JP7730682 A JP 7730682A JP 7730682 A JP7730682 A JP 7730682A JP S58195271 A JPS58195271 A JP S58195271A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/60—Software deployment
- G06F8/65—Updates
- G06F8/66—Updates of program code stored in read-only memory [ROM]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
-
- G—PHYSICS
- G07—CHECKING-DEVICES
- G07G—REGISTERING THE RECEIPT OF CASH, VALUABLES, OR TOKENS
- G07G1/00—Cash registers
- G07G1/12—Cash registers electronically operated
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Cash Registers Or Receiving Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は各種取引情報を登録処理する電子式キャッシュ
レジスタ、あるいは銀行業務に用いられるテラーズマシ
ン等の電子機器（以下電子レジスタ装置と総称し、ＥＣ
Ｒと略す。）に関し、特には固定的なメモリ装置に書き
込まれた各種取引処理プログラム等のプログラムの一部
に変更あるいは修正を余儀々くされた場合に、当該プロ
グラムの変更あるいは修正が簡単かつ容易に行い得るよ
うに工夫したＥＣＲに関するものである。
レジスタ、あるいは銀行業務に用いられるテラーズマシ
ン等の電子機器（以下電子レジスタ装置と総称し、ＥＣ
Ｒと略す。）に関し、特には固定的なメモリ装置に書き
込まれた各種取引処理プログラム等のプログラムの一部
に変更あるいは修正を余儀々くされた場合に、当該プロ
グラムの変更あるいは修正が簡単かつ容易に行い得るよ
うに工夫したＥＣＲに関するものである。
一般にＥＣＲの各種取引処理プログラムを固定的なメモ
リ装置に書込む場合、価格的に安価なマスクＲＯＭ（リ
ードオンリメモリ）が使用されている。しかしこのＲＯ
Ｍに一旦、処理プログラムを書込むことによってその処
理プログラムは固定されてしまう。ところが、この様に
処理プログラムをマスクＲＯＭに書込んだ後において、
その処理プログラムの一部を変更あるいは修正したい場
合がよく発生し、その場合はプログラムが固定記憶され
ているので新たにプログラムを書込んだマスクＲＯＭと
交換する必要があった。この結果、プログラムを変更し
、あるいは修正しようとする場合には非常に高価になる
ばかりでなく、多大な時間と労力がかかり、この種の変
更修正を困難にしていた。
リ装置に書込む場合、価格的に安価なマスクＲＯＭ（リ
ードオンリメモリ）が使用されている。しかしこのＲＯ
Ｍに一旦、処理プログラムを書込むことによってその処
理プログラムは固定されてしまう。ところが、この様に
処理プログラムをマスクＲＯＭに書込んだ後において、
その処理プログラムの一部を変更あるいは修正したい場
合がよく発生し、その場合はプログラムが固定記憶され
ているので新たにプログラムを書込んだマスクＲＯＭと
交換する必要があった。この結果、プログラムを変更し
、あるいは修正しようとする場合には非常に高価になる
ばかりでなく、多大な時間と労力がかかり、この種の変
更修正を困難にしていた。
本発明は上記した問題点を除去したＥＣＲを提供するこ
とを目的として成されたものであり、この目的を達成す
るため、本発明を実施したＥＣＲはこの装置の取引登録
処理方法あるいは登録されたデータを点検・精算処理す
る処理プログラム等の゛プログラムを固定的に記憶する
第１の記憶手段□ （マスクＲＯＭ）と、この第１の記憶手段と同一アドレ
スを有し、この各アドレス位置に対してプログラムの変
更の有無を表、′わす情報を記憶する第２の記憶手段と
、上記の第□：１ｉ□１ｌｌｌｉの記憶手段のグ・ダラ
ム変更アドレス及びその修正プログラムの記憶アドレス
を記憶する第３の記憶手段と、上記の第１の記憶手段と
は異なるアドレス付けが成された修正プログラムを記憶
する第４の記憶手段と、上記の第３及び第４の記憶手段
をバックアップする電池電源と、上記の第３及び第４の
記憶手段に記憶されたプログラム修正情報を除いた装置
各部をイニシャル状態に設定する設定手段とを備えるよ
うに構成されており、このような構成により、本発明は
上記マスクＲＯＭを交換することなくマスクＲＯＭに固
定記憶されたプログラムが修正できると共にこの修正し
たプログラムを装置のイニシャルセット動作に関係なく
記憶保持出来る電子レジスタ装置が提供される。
とを目的として成されたものであり、この目的を達成す
るため、本発明を実施したＥＣＲはこの装置の取引登録
処理方法あるいは登録されたデータを点検・精算処理す
る処理プログラム等の゛プログラムを固定的に記憶する
第１の記憶手段□ （マスクＲＯＭ）と、この第１の記憶手段と同一アドレ
スを有し、この各アドレス位置に対してプログラムの変
更の有無を表、′わす情報を記憶する第２の記憶手段と
、上記の第□：１ｉ□１ｌｌｌｉの記憶手段のグ・ダラ
ム変更アドレス及びその修正プログラムの記憶アドレス
を記憶する第３の記憶手段と、上記の第１の記憶手段と
は異なるアドレス付けが成された修正プログラムを記憶
する第４の記憶手段と、上記の第３及び第４の記憶手段
をバックアップする電池電源と、上記の第３及び第４の
記憶手段に記憶されたプログラム修正情報を除いた装置
各部をイニシャル状態に設定する設定手段とを備えるよ
うに構成されており、このような構成により、本発明は
上記マスクＲＯＭを交換することなくマスクＲＯＭに固
定記憶されたプログラムが修正できると共にこの修正し
たプログラムを装置のイニシャルセット動作に関係なく
記憶保持出来る電子レジスタ装置が提供される。
以下、本発明の一実施例について図面を参照１−て詳細
に説明する。
に説明する。
第１図は本発明を実施したＥＣＲの構成を示す□
ブロック図である二
ｉｌｌ”’
第１図において−１は中央演算処理装置（ＣＰＵ）アあ
り、、ｃＰ話、、、１．、！、。つ、１ゆ□７゜。ヶ、
７゜等を固定的に記憶保持する第１の記憶手段（マス
１りＲＯＭ）２と、このマスクＲＯＭ２と同
一アドレスを有し、マスクＲＯＭ２の各アドレス位置に
対してプログラムの変更の有無を記憶する第２の記憶手
段（ＲＡＭ）３と、マスクＲＯＭ２とは異なるアドレス
付けがなされ、修正プログラムを記憶する第４の記憶手
段（ＲＡＭ）４と、マスクＲＯＭ２のプログラム変更ア
ドレスとその変更アドレスに対する修正プログラムを記
憶したＲＡＭ４の記憶アドレスとを一対にして記憶する
第３の記憶手段（ＲＡＭ）５と、各種登録処理されたデ
ータを記憶するＲＡＭ６と、各種取引情報の入力を行な
う入力キー装置の電源オン・オフキー（ト）、イニシャ
ルリセット設定キー囚、メモリクリアキー圏及び登録・
点検・精算等のモード情報の選択を行うモード選択キー
を有する入力手段７と、入出力情報等を表示する表示手
段８と、同様にこの入出力情報等をレシート等に印字す
る印字手段９と、取引登録等で発生した現金等を収納す
るドロワー１０と、各種データあるいはプログラム等を
読込むだめの磁気テープ装置・１１がデータバス１４及
びアドレスバス１５を介して接続されている。
り、、ｃＰ話、、、１．、！、。つ、１ゆ□７゜。ヶ、
７゜等を固定的に記憶保持する第１の記憶手段（マス
１りＲＯＭ）２と、このマスクＲＯＭ２と同
一アドレスを有し、マスクＲＯＭ２の各アドレス位置に
対してプログラムの変更の有無を記憶する第２の記憶手
段（ＲＡＭ）３と、マスクＲＯＭ２とは異なるアドレス
付けがなされ、修正プログラムを記憶する第４の記憶手
段（ＲＡＭ）４と、マスクＲＯＭ２のプログラム変更ア
ドレスとその変更アドレスに対する修正プログラムを記
憶したＲＡＭ４の記憶アドレスとを一対にして記憶する
第３の記憶手段（ＲＡＭ）５と、各種登録処理されたデ
ータを記憶するＲＡＭ６と、各種取引情報の入力を行な
う入力キー装置の電源オン・オフキー（ト）、イニシャ
ルリセット設定キー囚、メモリクリアキー圏及び登録・
点検・精算等のモード情報の選択を行うモード選択キー
を有する入力手段７と、入出力情報等を表示する表示手
段８と、同様にこの入出力情報等をレシート等に印字す
る印字手段９と、取引登録等で発生した現金等を収納す
るドロワー１０と、各種データあるいはプログラム等を
読込むだめの磁気テープ装置・１１がデータバス１４及
びアドレスバス１５を介して接続されている。
更に、ｌ記ＲＡＭ４及びＲＡＭ５はバックアップ電池電
源１３によりバックアップされ、捷たＲＡＭ６の一部の
エリアもバックアップ電池電源１３により、バックアッ
プされている。
源１３によりバックアップされ、捷たＲＡＭ６の一部の
エリアもバックアップ電池電源１３により、バックアッ
プされている。
またＪ２はフリップフロップにより構成され、ＲＡＭ３
から出力される“ｌ゛信号よってセットされ、該フリッ
プフロップ１２のセット出力によってＣＰＵＩに対して
割込みをかけると共にＲＡＭ４に記憶された修正プログ
ラムの最終ステップに応答してＣＰＵ １からの信号で
リセットされるプログラムの変更アドレス位置を検出す
る検出手段である。１６はデコーダであり、アドレスバ
ス１４上のアドレス情報をデコードして上記の各構成要
素を選択するように構成されている。
から出力される“ｌ゛信号よってセットされ、該フリッ
プフロップ１２のセット出力によってＣＰＵＩに対して
割込みをかけると共にＲＡＭ４に記憶された修正プログ
ラムの最終ステップに応答してＣＰＵ １からの信号で
リセットされるプログラムの変更アドレス位置を検出す
る検出手段である。１６はデコーダであり、アドレスバ
ス１４上のアドレス情報をデコードして上記の各構成要
素を選択するように構成されている。
１７はキーインターフェイス（Ｋｅｙ ！４ ） 、１
８はプリンタインターフェイス（Ｐ Ｉ／Ｆ ）、１９
は表示インターフェイス（ＤＩ／Ｆ）、２０は入出力用
インターフェイス（Ｉ／Ｑ ｘ／Ｆ”）である。
８はプリンタインターフェイス（Ｐ Ｉ／Ｆ ）、１９
は表示インターフェイス（ＤＩ／Ｆ）、２０は入出力用
インターフェイス（Ｉ／Ｑ ｘ／Ｆ”）である。
なお上記記憶手段３〜６はそれぞれＣ−、ＭＯＳランダ
ムアクセスメモリ（ＲＡＭ）によす構成すれている。
ムアクセスメモリ（ＲＡＭ）によす構成すれている。
２１は電源回路であり、該電源回路２１は入力手段７に
設けられた電源オン・オフキー（ト）のオン動作に応答
して起動されて、装置各部に電力を供給すると共に（図
示せず）電源投入（オン）信号をＣＰＵＩに入力するよ
うに構成されている。
設けられた電源オン・オフキー（ト）のオン動作に応答
して起動されて、装置各部に電力を供給すると共に（図
示せず）電源投入（オン）信号をＣＰＵＩに入力するよ
うに構成されている。
また上記マスクＲＯＭ２には電源投入に応答してアドレ
スされるイニシャルプログラム〔第３図（ａ）〕が予め
固定記憶されている。
スされるイニシャルプログラム〔第３図（ａ）〕が予め
固定記憶されている。
また２２はイニシャルリセット回路であり、該イニシャ
ルリセット回路２２はＲＡＭ６、入力手段７、印字手段
８、表示手段９及び各種’／６装置１７〜２０に接続さ
れている。
ルリセット回路２２はＲＡＭ６、入力手段７、印字手段
８、表示手段９及び各種’／６装置１７〜２０に接続さ
れている。
２３はメモリクリア手段であり、該メモリクリア手段２
３はＲＡＭ４及び５に記憶された情報をクリアするよう
に構成され・ている。
３はＲＡＭ４及び５に記憶された情報をクリアするよう
に構成され・ている。
次に上記第１図に示した’＋ＥＣＲのプログラム変更の
動作について第３図（ａ）！に示す動作フロー図と共に
説明する。
動作について第３図（ａ）！に示す動作フロー図と共に
説明する。
第１の記憶手段であるマスクＲＯＭ２に書込んだ固蒔劇
れた処理プログラムに゛一部変更を要するドレス位置と
対応する修正プログラムを記憶させるＲＡＭ４の記憶ア
ドレス位置をＲＡＭ５に、修正プログラムをＲＡＭ４に
、それぞれ磁気テープ装置１１からロードさせ各々記憶
保持させる。
れた処理プログラムに゛一部変更を要するドレス位置と
対応する修正プログラムを記憶させるＲＡＭ４の記憶ア
ドレス位置をＲＡＭ５に、修正プログラムをＲＡＭ４に
、それぞれ磁気テープ装置１１からロードさせ各々記憶
保持させる。
具体的には第４の記憶手段（ＲＡＭ）４には第２図（ａ
）に示すように該ＲＡＭ４の所定アドレス×ＸＸＡ以降
に第１の記憶手段であるマスクＲＯＭ２のプログラム変
更の必要なアドレスＡの修正プログラムが順次書込まれ
ると共にその修正プログラムの最終ステップにはマスク
ＲＯＭ２への戻りアドレスにジャンプする命令が書込ま
れる。またマスクＲＯＭ２のアドレスＢのプログラムの
変更が必要な場合、同様にその修正プログラムがＲＡＭ
４のアドレス×・ＸＸＢ以降に書込まれる。また第３の
記憶手段（・ＲＡＭ ）５には第２図（ｂ）に示すよう
に先頭のアー、：ｌＩｌ、、、ス領域ａにフラグ・１・
がセ１：１ ツトされると共にマスクＲＯＭ２のどのアドレス
）の修正プログラムがＲＡＭ４のどのアドレスに
記憶されているかを示すテーブルが記憶される。
）に示すように該ＲＡＭ４の所定アドレス×ＸＸＡ以降
に第１の記憶手段であるマスクＲＯＭ２のプログラム変
更の必要なアドレスＡの修正プログラムが順次書込まれ
ると共にその修正プログラムの最終ステップにはマスク
ＲＯＭ２への戻りアドレスにジャンプする命令が書込ま
れる。またマスクＲＯＭ２のアドレスＢのプログラムの
変更が必要な場合、同様にその修正プログラムがＲＡＭ
４のアドレス×・ＸＸＢ以降に書込まれる。また第３の
記憶手段（・ＲＡＭ ）５には第２図（ｂ）に示すよう
に先頭のアー、：ｌＩｌ、、、ス領域ａにフラグ・１・
がセ１：１ ツトされると共にマスクＲＯＭ２のどのアドレス
）の修正プログラムがＲＡＭ４のどのアドレスに
記憶されているかを示すテーブルが記憶される。
なおこの実施例の場合はマスクＲＯＭ２のアドレスＡ、
Ｂにプログラムの変更がある場合を示している。
Ｂにプログラムの変更がある場合を示している。
この様にＲＡＭ４．５に磁気テープ装置１１からマスク
ＲＯＭ２に固定されたプログラムの変更位置と修正プロ
グラムを書込み修正プログラムの設定を完了する。なお
、この時ＲＡＭ５のエリアａには上述のようにこの装置
のマスクＲＯＭ２のプログラムに変更があることを示す
フラグが書き込まれる。
ＲＯＭ２に固定されたプログラムの変更位置と修正プロ
グラムを書込み修正プログラムの設定を完了する。なお
、この時ＲＡＭ５のエリアａには上述のようにこの装置
のマスクＲＯＭ２のプログラムに変更があることを示す
フラグが書き込まれる。
この様な状態にしておいて、オペレータが登録処理を行
うために入力手段７の電源オン・オフキー（ト）を操作
して電源回路２１を起動する。この電源回路２１の起動
により、装置各部に電力が供給されると共に電源オン信
号がＣＰＵＩに入力される。ＣＰＵＩはこの電源の投入
に応答してマスクＲＯＭ２に記憶された初期動作プログ
ラム（Ｉ Ｐ）を指定し、第３図（ａ）に示す動作プロ
グラムを実行する。即ちＣＰＵＩは電源投入状態を検知
した後（ステップｎｌ）、まずＲＡＭ５のエリアａにフ
ラグが設定されているか否かを判定しくステップｎ２）
、もしフラグが設定されていればステップｎ３に移行し
てＲＡＭ５に記憶されているマスクＲＯＭ２の変更を要
するプログラムアドレスヲＷ。
うために入力手段７の電源オン・オフキー（ト）を操作
して電源回路２１を起動する。この電源回路２１の起動
により、装置各部に電力が供給されると共に電源オン信
号がＣＰＵＩに入力される。ＣＰＵＩはこの電源の投入
に応答してマスクＲＯＭ２に記憶された初期動作プログ
ラム（Ｉ Ｐ）を指定し、第３図（ａ）に示す動作プロ
グラムを実行する。即ちＣＰＵＩは電源投入状態を検知
した後（ステップｎｌ）、まずＲＡＭ５のエリアａにフ
ラグが設定されているか否かを判定しくステップｎ２）
、もしフラグが設定されていればステップｎ３に移行し
てＲＡＭ５に記憶されているマスクＲＯＭ２の変更を要
するプログラムアドレスヲＷ。
出しその読出したアドレスに対応するＲＡＭ８のエリア
にフラグ１′を設定する（ステップｎ４）。
にフラグ１′を設定する（ステップｎ４）。
この実施例の場合Ａ、Ｈにフラグ１″が設定される。こ
の設定動作が完了するとＣＰＵ１は選択されたモードの
処理を実行するためにモード選択キー１により選択され
たモード情報を読込み（ステップｎ６）選択されたモー
ドを判定して（ステップｎ７）、マスクＲＯＭ２に記憶
された所定の動作モードに対応したプログラムを選択指
定する。
の設定動作が完了するとＣＰＵ１は選択されたモードの
処理を実行するためにモード選択キー１により選択され
たモード情報を読込み（ステップｎ６）選択されたモー
ドを判定して（ステップｎ７）、マスクＲＯＭ２に記憶
された所定の動作モードに対応したプログラムを選択指
定する。
一方もしＲＡＭ５のエリアａＫフラグが設定されていな
ければステップｎ２からステップｎ６に移行してＣＰＵ
Ｉはすぐ選択されたモードの処理を実行するためにマス
クＲＯＭ２の該当プログラムを選択する。
ければステップｎ２からステップｎ６に移行してＣＰＵ
Ｉはすぐ選択されたモードの処理を実行するためにマス
クＲＯＭ２の該当プログラムを選択する。
このような初期動作プログラム（ＩＰ）の実行により第
２の記憶手段であるＲＡＭ３への情報の設定が装置の電
源の投入に関連して第３の記憶手段であるＲＡＭ５の記
憶情報に基づいて行なわれ、第２の記憶手段（ＲＡＭ）
８には第２図（ｃ）に示すようにマスクＲＯＭ２のプロ
グラム変更アドレスと同じアドレスに、ＲＯＭ２のその
アドレスに記憶されたプログラムに変更が必要であるこ
とを示すフラグが記憶される。
２の記憶手段であるＲＡＭ３への情報の設定が装置の電
源の投入に関連して第３の記憶手段であるＲＡＭ５の記
憶情報に基づいて行なわれ、第２の記憶手段（ＲＡＭ）
８には第２図（ｃ）に示すようにマスクＲＯＭ２のプロ
グラム変更アドレスと同じアドレスに、ＲＯＭ２のその
アドレスに記憶されたプログラムに変更が必要であるこ
とを示すフラグが記憶される。
次にこのマスクＲＯＭ２に記憶されたプログラムの実行
手順について、第３図（ｂ）に示す動作フロー図に従っ
て説明する。
手順について、第３図（ｂ）に示す動作フロー図に従っ
て説明する。
この実行においてはＣＰＵ ｌからマスクＲＯＭ２を順
次アドレスしくステップ１１１３．ｎ１２）、そのＲＯ
Ｍ２内のプログラムが順次アクセスされて当該プログラ
ムが実行される（ステップｎ１４）。
次アドレスしくステップ１１１３．ｎ１２）、そのＲＯ
Ｍ２内のプログラムが順次アクセスされて当該プログラ
ムが実行される（ステップｎ１４）。
この時ＲＡＭ３にもマスクＲＯＭ２と同一のアドレス付
けが成されていてＣ；、“・、Ｐ’ＵＩよりアドレス情
報が転送されるために１．４１１Ｊｌ：スフＲＯＭ２と
同期した関係でアドレスされ、そのアドレス位置のデー
タが読出される。上記ＲＡＭ３には上述のように変更を
要しないプログラムステップにはθ″が、また変更を要
するプログラムステップには“１′が夫々記憶されてお
秒、ＲＡＭ８から“０″出力がある場合にはフリップフ
ロップ１２がリセット状態となっている。このため、Ｃ
ＰＵ １は前記フリップフロップ１２のセット出力であ
る割込み信号が到来しない間はマスクＲＯＭ２のプログ
ラムステップを順次進行させる。
けが成されていてＣ；、“・、Ｐ’ＵＩよりアドレス情
報が転送されるために１．４１１Ｊｌ：スフＲＯＭ２と
同期した関係でアドレスされ、そのアドレス位置のデー
タが読出される。上記ＲＡＭ３には上述のように変更を
要しないプログラムステップにはθ″が、また変更を要
するプログラムステップには“１′が夫々記憶されてお
秒、ＲＡＭ８から“０″出力がある場合にはフリップフ
ロップ１２がリセット状態となっている。このため、Ｃ
ＰＵ １は前記フリップフロップ１２のセット出力であ
る割込み信号が到来しない間はマスクＲＯＭ２のプログ
ラムステップを順次進行させる。
今マスクＲＯＭ２のアドレス位置がプログラム変更を要
するアドレス位置Ａに来ると、ＲＡＭ８からフラグ１″
が出力されてフリップフロップ１２がセットされる。即
ち該フリップフロップ１２は今、変更を要するアドレス
位置にあることをＲＡＭ３に記憶されているフラグ記憶
内容により検出しくスデッ・・プｎ１８）、ＣＰＵ １
に対して割込み信号（セラ斗出力）を供給し、割込みを
か−“′”′−ニ？ ＣＰＵＩは割 号に応答して、現在のアドレス値Ａ
を一時記憶すると共にＲＡＭ５に記憶さ １
れているアドレス情報にもとづき先に一時記憶したアド
レス値Ａからこれに対応する修正プログラムを記憶する
ＲＡＭ４のアドレス位置ＸＸＸＡｔ検索しくステップｎ
１７）、そしてこの修正プログラム位置にジャンプさせ
て、変更プログラムを指定する（ステップｎ１８）。従
って、このＲＡＭ４のアドレス×××Ａ以降に記憶され
た修正プログラムが実行されることになる（ステップｎ
９）。
するアドレス位置Ａに来ると、ＲＡＭ８からフラグ１″
が出力されてフリップフロップ１２がセットされる。即
ち該フリップフロップ１２は今、変更を要するアドレス
位置にあることをＲＡＭ３に記憶されているフラグ記憶
内容により検出しくスデッ・・プｎ１８）、ＣＰＵ １
に対して割込み信号（セラ斗出力）を供給し、割込みを
か−“′”′−ニ？ ＣＰＵＩは割 号に応答して、現在のアドレス値Ａ
を一時記憶すると共にＲＡＭ５に記憶さ １
れているアドレス情報にもとづき先に一時記憶したアド
レス値Ａからこれに対応する修正プログラムを記憶する
ＲＡＭ４のアドレス位置ＸＸＸＡｔ検索しくステップｎ
１７）、そしてこの修正プログラム位置にジャンプさせ
て、変更プログラムを指定する（ステップｎ１８）。従
って、このＲＡＭ４のアドレス×××Ａ以降に記憶され
た修正プログラムが実行されることになる（ステップｎ
９）。
まだこの修正プログラムの最後にはジャンプ命令が記憶
されており、この修正プログラムの実行が終了すると、
フリップフロップ１２がリセットされると共にマスクＲ
ＯＭ２にジャンプしくステップｎ２０）再びマスクＲＯ
Ｍ２のプログラムを実行する。
されており、この修正プログラムの実行が終了すると、
フリップフロップ１２がリセットされると共にマスクＲ
ＯＭ２にジャンプしくステップｎ２０）再びマスクＲＯ
Ｍ２のプログラムを実行する。
同様に、マスクＲＯＭ２のプログラムを順次実行し、再
び変更を要するアドレス位置Ｂに来ると、フリップフロ
ップ１２をセットさせてＣＰＵ １に割込みをかけ、そ
してＲＡＭ４の当該アドレス位置に対応する修正プログ
ラムを実行させる。
び変更を要するアドレス位置Ｂに来ると、フリップフロ
ップ１２をセットさせてＣＰＵ １に割込みをかけ、そ
してＲＡＭ４の当該アドレス位置に対応する修正プログ
ラムを実行させる。
なお上記ＲＡＭ３にはマスクＲＯＭ２の１バイトに対し
て１ビツトの割合でプログラムの変更の要否を示すフラ
グが設けられている。
て１ビツトの割合でプログラムの変更の要否を示すフラ
グが設けられている。
上述の様にして各種処理プログラムを実行し所望操作が
完了し、続いてオペレータがＲＡＭ６等に設定したデー
タを変更したい場合オペレータは壕ず入力手段７の特定
キー（４）を押圧したまま電源オン・オフキー（ト）を
押圧し、ＣＰＵ １に対して装置のイニシャルリセット
を指示する。この指示を受けたＣＰＵ １はイニシャル
リセット手段２２に対してイニンヤルリセットコマンド
を送出し、各手段のメモリ等のリセット動作を行う。
完了し、続いてオペレータがＲＡＭ６等に設定したデー
タを変更したい場合オペレータは壕ず入力手段７の特定
キー（４）を押圧したまま電源オン・オフキー（ト）を
押圧し、ＣＰＵ １に対して装置のイニシャルリセット
を指示する。この指示を受けたＣＰＵ １はイニシャル
リセット手段２２に対してイニンヤルリセットコマンド
を送出し、各手段のメモリ等のリセット動作を行う。
ところが一般のＥＣＲであればこのイニシャルリセット
が行なわれればＲＡＭＰ、４．５及び６に記憶されてい
るデータが全てクリアされてし１うことになり、ＲＡＭ
４及び５に記憶された修正プログラム等もクリアされ、
装置を使用する場合再度この修正プログラムを設定する
必要がある。
が行なわれればＲＡＭＰ、４．５及び６に記憶されてい
るデータが全てクリアされてし１うことになり、ＲＡＭ
４及び５に記憶された修正プログラム等もクリアされ、
装置を使用する場合再度この修正プログラムを設定する
必要がある。
このため本発明の装置においてはマスクＲＯＭ２のプロ
グラム修正に必要なデータを記憶するＲＡＭ４及び５は
上記装置のイニシャルリセット操作ではクリアされない
様に構成されている。
グラム修正に必要なデータを記憶するＲＡＭ４及び５は
上記装置のイニシャルリセット操作ではクリアされない
様に構成されている。
具体的にはこのＲＡＭ４及び５に記憶された情報はイニ
シャルリセット手段！膚によりクリアされないようにす
ると共にこのＲＡＭ４及び５に記憶された情報のみをク
リアさせるクリア手段２３を設けている。このＲＡＭ４
及び５の記憶情報をクリアする場合、オペレータは入力
手段７の特定キー（８）を押圧したまま電源オン・オフ
キー国をオンし、ＣＰＵＩにＲＡＭ４及び５に対するク
リア指示を学える。この指示を受けたＣＰＵＩはクリア
手段２３を駆動させＲＡＭ４及び５のクリア操作を実行
する。なお上記実施例においてはプログラム修正に必要
な各種情報を磁気テープ装置から読込む場合について説
明したが、この磁気テープ装置に代えて各種情報記憶装
置及び現在汎用されている同様のＥＣＲをインラインあ
るいはオンラインで接続してその情報を１送する様にし
てもよく、またキー人力手段より、：テログラム修正情
報を設定入力・するようにしてもよいことは言うまでも
ない。更に“ＲＡＭ４及び５は説明の便宜土羽々のもの
として表現したが同−ＲＡＭの別アドレスの個所を使用
してもよい。
シャルリセット手段！膚によりクリアされないようにす
ると共にこのＲＡＭ４及び５に記憶された情報のみをク
リアさせるクリア手段２３を設けている。このＲＡＭ４
及び５の記憶情報をクリアする場合、オペレータは入力
手段７の特定キー（８）を押圧したまま電源オン・オフ
キー国をオンし、ＣＰＵＩにＲＡＭ４及び５に対するク
リア指示を学える。この指示を受けたＣＰＵＩはクリア
手段２３を駆動させＲＡＭ４及び５のクリア操作を実行
する。なお上記実施例においてはプログラム修正に必要
な各種情報を磁気テープ装置から読込む場合について説
明したが、この磁気テープ装置に代えて各種情報記憶装
置及び現在汎用されている同様のＥＣＲをインラインあ
るいはオンラインで接続してその情報を１送する様にし
てもよく、またキー人力手段より、：テログラム修正情
報を設定入力・するようにしてもよいことは言うまでも
ない。更に“ＲＡＭ４及び５は説明の便宜土羽々のもの
として表現したが同−ＲＡＭの別アドレスの個所を使用
してもよい。
以上のように本発明によれば各種取引処理プログラムを
固定的に記憶する第１の記憶手段であるマスクＲＯＭと
同一アドレスを有し、そのアドレスのマスクＲＯＭに記
憶されたプログラムに変更が必要か否かを記憶する記憶
手段と、変更が必要と判定された場合の修正プログラム
がどのアドレスに記憶されているかを示す情報を記憶す
る記憶手段と、修正プログラムを記憶する記憶手段と、
上記修正プログラムがどのアドレスに記憶されているか
を示す情報を記憶する記憶手段及び修正フ。
固定的に記憶する第１の記憶手段であるマスクＲＯＭと
同一アドレスを有し、そのアドレスのマスクＲＯＭに記
憶されたプログラムに変更が必要か否かを記憶する記憶
手段と、変更が必要と判定された場合の修正プログラム
がどのアドレスに記憶されているかを示す情報を記憶す
る記憶手段と、修正プログラムを記憶する記憶手段と、
上記修正プログラムがどのアドレスに記憶されているか
を示す情報を記憶する記憶手段及び修正フ。
ログラムを記憶する記憶手段の記憶情報を記憶保持する
だめのバックアップ電源と、プログラム修正情報を記憶
する記憶手段を除いた装置各部をイニシャル状態に設定
する設定手段を設け、装置をイニシャル状態に設定する
設定手段が操作されてもプログラム修正情−を記憶する
記憶手段の記憶情報をクリアしない’＠”’ＩＩＣ構成
されているため、従来の如くマスクＲＯＭを交換するこ
となく極めて容 １易にマスクＲＯＭに固定
記憶されたプログラムを修正することが出来ると共に装
置のイニシャｌレリセットが行なわれてもこの修正プロ
グラム等を記憶保持出来るため、修正プログラム情報の
再設室の必要のない非常に有用で実用的な電子レジスタ
装置を提供することが出来る。
だめのバックアップ電源と、プログラム修正情報を記憶
する記憶手段を除いた装置各部をイニシャル状態に設定
する設定手段を設け、装置をイニシャル状態に設定する
設定手段が操作されてもプログラム修正情−を記憶する
記憶手段の記憶情報をクリアしない’＠”’ＩＩＣ構成
されているため、従来の如くマスクＲＯＭを交換するこ
となく極めて容 １易にマスクＲＯＭに固定
記憶されたプログラムを修正することが出来ると共に装
置のイニシャｌレリセットが行なわれてもこの修正プロ
グラム等を記憶保持出来るため、修正プログラム情報の
再設室の必要のない非常に有用で実用的な電子レジスタ
装置を提供することが出来る。
第１図は本発明を実施しだＥＣＲの構成を示すブロフク
図、第２図（ａ）乃至（Ｃ）はそれぞれＲＡ Ｍ ４゜
５及び３の記憶状態を示す図、第３図（ａ＞及び（ｂ）
はそれぞれ本発明装置のプログラム修正及び変更プログ
ラムの実行動作の説明に供する動作フロー図である。 １・・・中央演算処理装置（ＣＰＵ）、２・・・第１の
記憶手段、３・・・第２の記憶手段、４・・・第４の記
憶手段、５・・・第３の記憶手段、１８・・・バックア
ップ電池電源、２１・・・電源回路、２２・・・イニシ
ャル状態設定手段、２３・・・メモリクリア手段、囚・
・・イニシャ、ｌＷリセット設定キー、国・・・メモリ
クリアキー、囲・・・電源オン・オフキー。
図、第２図（ａ）乃至（Ｃ）はそれぞれＲＡ Ｍ ４゜
５及び３の記憶状態を示す図、第３図（ａ＞及び（ｂ）
はそれぞれ本発明装置のプログラム修正及び変更プログ
ラムの実行動作の説明に供する動作フロー図である。 １・・・中央演算処理装置（ＣＰＵ）、２・・・第１の
記憶手段、３・・・第２の記憶手段、４・・・第４の記
憶手段、５・・・第３の記憶手段、１８・・・バックア
ップ電池電源、２１・・・電源回路、２２・・・イニシ
ャル状態設定手段、２３・・・メモリクリア手段、囚・
・・イニシャ、ｌＷリセット設定キー、国・・・メモリ
クリアキー、囲・・・電源オン・オフキー。
Claims (1)
- １、各種取引情報を登録処理する電子レジスタ装置にお
いて、該装置の取引登録処理方法あるいは登録されたデ
ータを点検・精算処理する処理プログラム等のプログラ
ムを固定的に記憶する第１の記憶手段と、該第１の記憶
手段のアドレスに関連したアドレスを有し、この各アド
レス位置て対してプログラムの変更の有無を表わす情報
を記憶する第２の記憶手段と、上記第１の記憶手段のプ
ログラム変更ア下レス及びその修正プログラムの記憶ア
ドレスを記憶する第３の記憶手段と、上記第１の記憶手
段とは異なるアドレス付けがなされた修正プログラムを
記憶する第４の記憶手段と、上記第３及び第４の記憶手
段をバックアップする電池電源と、上記第３及び第４の
記憶手段に記憶されたプログラム修正情報を除いた装置
各部をイニシャル状態に設定する設定手段とを備えたこ
とを特徴とする電子レジスタ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7730682A JPS58195271A (ja) | 1982-05-08 | 1982-05-08 | 電子レジスタ装置 |
| US06/487,667 US4688173A (en) | 1982-04-26 | 1983-04-22 | Program modification system in an electronic cash register |
| CA000426629A CA1200610A (en) | 1982-04-26 | 1983-04-25 | Program modification system in an electronic cash register |
| GB08311132A GB2122780B (en) | 1982-04-26 | 1983-04-25 | Program modification system |
| DE19833314976 DE3314976A1 (de) | 1982-04-26 | 1983-04-26 | Elektronische registrierkasse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7730682A JPS58195271A (ja) | 1982-05-08 | 1982-05-08 | 電子レジスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58195271A true JPS58195271A (ja) | 1983-11-14 |
Family
ID=13630222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7730682A Pending JPS58195271A (ja) | 1982-04-26 | 1982-05-08 | 電子レジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195271A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663650A (en) * | 1979-10-25 | 1981-05-30 | Sharp Corp | Program change system of electronic apparatus |
-
1982
- 1982-05-08 JP JP7730682A patent/JPS58195271A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663650A (en) * | 1979-10-25 | 1981-05-30 | Sharp Corp | Program change system of electronic apparatus |
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