JPS6248278B2 - - Google Patents
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- JPS6248278B2 JPS6248278B2 JP7712482A JP7712482A JPS6248278B2 JP S6248278 B2 JPS6248278 B2 JP S6248278B2 JP 7712482 A JP7712482 A JP 7712482A JP 7712482 A JP7712482 A JP 7712482A JP S6248278 B2 JPS6248278 B2 JP S6248278B2
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- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 13
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 10
- 238000000034 method Methods 0.000 description 10
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- 238000012986 modification Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 5
- 101100385324 Arabidopsis thaliana CRA1 gene Proteins 0.000 description 1
- 101100275730 Arabidopsis thaliana CRC gene Proteins 0.000 description 1
- 101100007772 Brassica napus CRU1 gene Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/60—Software deployment
- G06F8/65—Updates
- G06F8/66—Updates of program code stored in read-only memory [ROM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
-
- G—PHYSICS
- G07—CHECKING-DEVICES
- G07G—REGISTERING THE RECEIPT OF CASH, VALUABLES, OR TOKENS
- G07G1/00—Cash registers
- G07G1/12—Cash registers electronically operated
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Financial Or Insurance-Related Operations Such As Payment And Settlement (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Cash Registers Or Receiving Machines (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は各種取引情報を登録処理する電子式キ
ヤツシユレジスタあるいは銀行業務に用いられる
テラーズマシン等の電子機器（以下電子レジスタ
と総称し、ECRと略す。）に関し、特には固定的
なメモリ装置に書き込まれた各種取引処理プログ
ラム等のプログラムの一部に変更あるいは修正を
余儀なくされた場合に、当該プログラムの変更あ
るいは修正が簡単かつ容易に行い得るように工夫
したECRに関するものである。
ヤツシユレジスタあるいは銀行業務に用いられる
テラーズマシン等の電子機器（以下電子レジスタ
と総称し、ECRと略す。）に関し、特には固定的
なメモリ装置に書き込まれた各種取引処理プログ
ラム等のプログラムの一部に変更あるいは修正を
余儀なくされた場合に、当該プログラムの変更あ
るいは修正が簡単かつ容易に行い得るように工夫
したECRに関するものである。
〈従来技術〉
一般にECRの各種取引処理プログラムを固定
的なメモリ装置に書込む場合、価格的に安価なマ
スクROM（リードオンリメモリ）が使用されて
いる。しかし、このROMに一旦処理プログラム
を書込むことによつてその処理プログラムは固定
されてしまう。ところが、この様に処理プログラ
ムをマスクROMに書込んだ後において、その処
理プログラムの一部を変更あるいは修正したい場
合がよく発生し、その場合はプログラムが固定記
憶されているので新たにプログラムを書込んだマ
スクROMと交換する必要があつた。この結果、
プログラムを変更し、あるいは修正しようとする
場合には非常に高価になるばかりでなく、多大な
時間と労力がかかり、この種の変更修正が困難で
あつた。
的なメモリ装置に書込む場合、価格的に安価なマ
スクROM（リードオンリメモリ）が使用されて
いる。しかし、このROMに一旦処理プログラム
を書込むことによつてその処理プログラムは固定
されてしまう。ところが、この様に処理プログラ
ムをマスクROMに書込んだ後において、その処
理プログラムの一部を変更あるいは修正したい場
合がよく発生し、その場合はプログラムが固定記
憶されているので新たにプログラムを書込んだマ
スクROMと交換する必要があつた。この結果、
プログラムを変更し、あるいは修正しようとする
場合には非常に高価になるばかりでなく、多大な
時間と労力がかかり、この種の変更修正が困難で
あつた。
この点に鑑みて成されたのが、例えば特開昭56
−63650号公報で開示されているプログラム変更
方式であり、各種取引処理プログラムを記憶する
第１の記憶装置（ROM）に処理プログラムを変
更べきかを判断するステツプをストアしておき、
この判断ステツプにおいて処理プログラムを変更
すべきことが判断された時、変更プログラムがス
トアされている第２の記憶装置（ROM）を中央
処理装置に関連して追加させ、第１の記憶装置に
記憶されている変更すべき処理プログラムに替え
て、第２の記憶装置に記憶されている変更プログ
ラムを実行させることにより第１の記憶装置を交
換することなくプログラムを変更するものであ
る。
−63650号公報で開示されているプログラム変更
方式であり、各種取引処理プログラムを記憶する
第１の記憶装置（ROM）に処理プログラムを変
更べきかを判断するステツプをストアしておき、
この判断ステツプにおいて処理プログラムを変更
すべきことが判断された時、変更プログラムがス
トアされている第２の記憶装置（ROM）を中央
処理装置に関連して追加させ、第１の記憶装置に
記憶されている変更すべき処理プログラムに替え
て、第２の記憶装置に記憶されている変更プログ
ラムを実行させることにより第１の記憶装置を交
換することなくプログラムを変更するものであ
る。
〈発明が解決しようとする問題点〉
しかしながら、上述したプログラム変更方式に
おいて、変更プログラムがストアされた第２の記
憶装置は読み出し専用の記憶装置（ROM）であ
るため、第２の記憶装置にストアされた変更プロ
グラムの内容を変えたい場合、別の記憶装置に取
り換えなければならない問題点があつた。
おいて、変更プログラムがストアされた第２の記
憶装置は読み出し専用の記憶装置（ROM）であ
るため、第２の記憶装置にストアされた変更プロ
グラムの内容を変えたい場合、別の記憶装置に取
り換えなければならない問題点があつた。
また、変更プログラムが記憶された記憶装置を
書込み可能な記憶装置（ROM）に置き換えた場
合、変更プログラムに必要な容量が大きいためコ
ストアツプの要因となる欠点があつた。
書込み可能な記憶装置（ROM）に置き換えた場
合、変更プログラムに必要な容量が大きいためコ
ストアツプの要因となる欠点があつた。
本発明は従来の欠点に鑑みてなされたものであ
り、マスクROMを交換することなく極めて容易
にマスクROMに固定記憶されたプログラムを修
正することが出来ると共に、そのプログラム修正
に必要なROM容量を最少限とすることが出来る
ためコストの軽減が計れる極めて有用で実用的な
電子レジスタを提供することを目的とする。
り、マスクROMを交換することなく極めて容易
にマスクROMに固定記憶されたプログラムを修
正することが出来ると共に、そのプログラム修正
に必要なROM容量を最少限とすることが出来る
ためコストの軽減が計れる極めて有用で実用的な
電子レジスタを提供することを目的とする。
〈問題点を解決するための手段〉
本発明を実施したECRは、ECRの取引登録処
理する処理プログラムあるいは登録されたデータ
を点検・精算処理する処理プログラム等のプログ
ラムを固定的に記憶する第１の記憶装置（マスク
ROM）と、この第１の記憶装置のアドレスに関
連したアドレスを有し、この各アドレス位置に対
応して上記の処理プログラムの変更の有無を表わ
す情報を記憶した書込み可能な第２の記憶装置
と、前記の第１の記憶装置のプログラム変更アド
レス及びその修正プログラムの記憶アドレスを記
憶する書込み可能な第３の記憶装置と、前記の第
１の記憶装置とは異なるアドレス付けが成された
修正プログラムを記憶する書込み可能な第４の記
憶装置とを備えると共に、前記の第１の記憶装置
の複数バイトに対して前記の第２の記憶装置の１
ビツトを割り当てる様に構成したことを特徴とす
るものである。
理する処理プログラムあるいは登録されたデータ
を点検・精算処理する処理プログラム等のプログ
ラムを固定的に記憶する第１の記憶装置（マスク
ROM）と、この第１の記憶装置のアドレスに関
連したアドレスを有し、この各アドレス位置に対
応して上記の処理プログラムの変更の有無を表わ
す情報を記憶した書込み可能な第２の記憶装置
と、前記の第１の記憶装置のプログラム変更アド
レス及びその修正プログラムの記憶アドレスを記
憶する書込み可能な第３の記憶装置と、前記の第
１の記憶装置とは異なるアドレス付けが成された
修正プログラムを記憶する書込み可能な第４の記
憶装置とを備えると共に、前記の第１の記憶装置
の複数バイトに対して前記の第２の記憶装置の１
ビツトを割り当てる様に構成したことを特徴とす
るものである。
〈作 用〉
本発明の電子レジスタは、まず第３の記憶装置
より第１の記憶装置の変更を要するプログラムア
ドレスを読出し、第２の記憶装置のその読出した
アドレスに対応する部分に情報（変更有り）を設
定する。この時、第１の記憶装置のプログラム容
量が増えると、第２記憶装置の容量もそのプログ
ラムのバイト数だけ必要となるため、第１の記憶
装置の複数のバイトに対して第２の記憶装置の１
ビツトを割当てる様に構成している。次に、第１
の記憶装置の記憶されたプログラムの実行におい
て、第１の記憶装置を順次アドレスし実行される
時、そのアドレス位置に対応して第２の記憶装置
にはプログラム変更の有無が記憶されており、プ
ログラム変更が必要な場合、第３の記憶装置を参
照して、第４の記憶装置の所望のアドレス位置を
検索し、第４の記憶装置に記憶されている修正プ
ログラムを実行する。この修正プログラムの最後
には第１の記憶装置にジヤンプするジヤンプ命令
が記憶されており、再び第１の記憶装置のプログ
ラムを実行する。
より第１の記憶装置の変更を要するプログラムア
ドレスを読出し、第２の記憶装置のその読出した
アドレスに対応する部分に情報（変更有り）を設
定する。この時、第１の記憶装置のプログラム容
量が増えると、第２記憶装置の容量もそのプログ
ラムのバイト数だけ必要となるため、第１の記憶
装置の複数のバイトに対して第２の記憶装置の１
ビツトを割当てる様に構成している。次に、第１
の記憶装置の記憶されたプログラムの実行におい
て、第１の記憶装置を順次アドレスし実行される
時、そのアドレス位置に対応して第２の記憶装置
にはプログラム変更の有無が記憶されており、プ
ログラム変更が必要な場合、第３の記憶装置を参
照して、第４の記憶装置の所望のアドレス位置を
検索し、第４の記憶装置に記憶されている修正プ
ログラムを実行する。この修正プログラムの最後
には第１の記憶装置にジヤンプするジヤンプ命令
が記憶されており、再び第１の記憶装置のプログ
ラムを実行する。
したがつて、マスクROMを変換することなく
極めて容易にマスクROMに固定記憶されたプロ
グラムを修正することが出来ると共にそのプログ
ラム修正に必要なRAM容量を最少限とすること
が出来るためコストの軽減を計ることができる。
極めて容易にマスクROMに固定記憶されたプロ
グラムを修正することが出来ると共にそのプログ
ラム修正に必要なRAM容量を最少限とすること
が出来るためコストの軽減を計ることができる。
〈実施例〉
以下本発明の一実施例について図面と共に詳細
に説明する。
に説明する。
第１図は本発明を実施したECRの構成を示す
ブロク図である。
ブロク図である。
第１図において、１は中央演算処理装置
（CPU）であり、該CPU１には各種取引処理プロ
グラム・修正プログラム設定用プログラム等を固
定的に記憶保持する第１の記憶装置（マスク
ROM）２と、このマスクROM２のアドレスに関
連したアドレスを有し、マスクROM２の各アド
レス位置に対応してプログラムの変更の有無を記
憶する第２の記憶装置（RAM）３とマスクROM
２のプログラム変更アドレスとその変更アドレス
に対する修正プログラムの記憶アドレスを記憶す
る第３の記憶装置４（RAM）５と、マスクROM
２とは異なるアドレス付けがなされ修正プログラ
ムを記憶する第４の記憶装置（RAM）４と、各
種登録処理されたデータを記憶する記憶装置
（RAM）６と、各種取引情報の入力及び装置の電
源のオンオフ、登録・点検・精算等のモード情報
の選択を行う入力装置７と、入出力情報等をレシ
ート等に印字する印字装置８と、同様にこの入出
力情報等を表示する表示装置９と、各取引登録等
で発生した現金等を収納するドロワー１０と各種
データあるいはプログラム等を読込むための磁気
テープ装置１１等がデータバス１３及びアドレス
バス１４を介して接続されている。
（CPU）であり、該CPU１には各種取引処理プロ
グラム・修正プログラム設定用プログラム等を固
定的に記憶保持する第１の記憶装置（マスク
ROM）２と、このマスクROM２のアドレスに関
連したアドレスを有し、マスクROM２の各アド
レス位置に対応してプログラムの変更の有無を記
憶する第２の記憶装置（RAM）３とマスクROM
２のプログラム変更アドレスとその変更アドレス
に対する修正プログラムの記憶アドレスを記憶す
る第３の記憶装置４（RAM）５と、マスクROM
２とは異なるアドレス付けがなされ修正プログラ
ムを記憶する第４の記憶装置（RAM）４と、各
種登録処理されたデータを記憶する記憶装置
（RAM）６と、各種取引情報の入力及び装置の電
源のオンオフ、登録・点検・精算等のモード情報
の選択を行う入力装置７と、入出力情報等をレシ
ート等に印字する印字装置８と、同様にこの入出
力情報等を表示する表示装置９と、各取引登録等
で発生した現金等を収納するドロワー１０と各種
データあるいはプログラム等を読込むための磁気
テープ装置１１等がデータバス１３及びアドレス
バス１４を介して接続されている。
また１５はデコーダであり、アドレスバス１４
上のアドレス情報をデコードして上記の各構成要
素を選択するように構成されている。
上のアドレス情報をデコードして上記の各構成要
素を選択するように構成されている。
１２はフリツプフロツプにて構成され、RAM
３から出力される。“１”信号によつてセツトさ
れ、該フリツプフロツプ１２のセツト出力によつ
てCPU１に対して割込みをかけると共にRAM４
に記憶された修正プログラムの最終ステツプに応
答してCPU１からの信号でリセツトされるプロ
グラムの変更アドレス位置を検出する検出装置で
あり、１６はキーインターフエイス（key Ｉ／
Ｆ）、１７はプリンタインターフエイスＰ Ｉ／
Ｆ）、１８は表示インターフエイス（Ｄ Ｉ／
Ｆ）、１９は入出力用インターフエイス（Ｉ／Ｏ
Ｉ／Ｆ）である。
３から出力される。“１”信号によつてセツトさ
れ、該フリツプフロツプ１２のセツト出力によつ
てCPU１に対して割込みをかけると共にRAM４
に記憶された修正プログラムの最終ステツプに応
答してCPU１からの信号でリセツトされるプロ
グラムの変更アドレス位置を検出する検出装置で
あり、１６はキーインターフエイス（key Ｉ／
Ｆ）、１７はプリンタインターフエイスＰ Ｉ／
Ｆ）、１８は表示インターフエイス（Ｄ Ｉ／
Ｆ）、１９は入出力用インターフエイス（Ｉ／Ｏ
Ｉ／Ｆ）である。
更に上記RAM４及びRAM５はバツクアツプ電
池電源２０によりバツクアツプされ、またRAM
６の一部のエリアもバツクアツプ電池電源２０に
よりバツクアツプされている。
池電源２０によりバツクアツプされ、またRAM
６の一部のエリアもバツクアツプ電池電源２０に
よりバツクアツプされている。
なお上記ROM２の複数バイド（例えば３バイ
ト）に対してRAM３の１ビツトが割り当てられ
るようにROM２及びRAM３のアドレス付けが成
されている。
ト）に対してRAM３の１ビツトが割り当てられ
るようにROM２及びRAM３のアドレス付けが成
されている。
また上記記憶装置３〜６はそれぞれＣ―MOS
ランダムアクセスメモリ（RAM）により構成さ
れている。
ランダムアクセスメモリ（RAM）により構成さ
れている。
２１は電源回路であり、該電源回路２１は入力
装置７に設けられたモード選択キーＭのオン動作
（オフ位置より所望のモードを選択する動作）に
応答して起動されて、装置各部に電力を供給する
と共に（図示せず）電源投入（オン）信号を
CPU１に入力するように構成されている。
装置７に設けられたモード選択キーＭのオン動作
（オフ位置より所望のモードを選択する動作）に
応答して起動されて、装置各部に電力を供給する
と共に（図示せず）電源投入（オン）信号を
CPU１に入力するように構成されている。
また上記マスクROM２には電源投入に応答し
てアドレスされるイニシヤルプログラム〔第３図
ｂ〕が予め固定記憶されている。
てアドレスされるイニシヤルプログラム〔第３図
ｂ〕が予め固定記憶されている。
次に上記第１図に示したECRのプログラム変
更の動作について説明する。
更の動作について説明する。
第１の記憶装置であるマスクROM２に書込ん
だ固定された処理プログラムに一部変更を要する
場合には、先ず変更を要するマスクROM２のア
ドレス位置と対応する修正プログラムを記憶させ
るRAM４の記憶アドレス位置をRAM５に、修正
プログラムをRAM４に、それぞれ磁気テープ装
置１１からロードさせ各々記憶保持させる。
だ固定された処理プログラムに一部変更を要する
場合には、先ず変更を要するマスクROM２のア
ドレス位置と対応する修正プログラムを記憶させ
るRAM４の記憶アドレス位置をRAM５に、修正
プログラムをRAM４に、それぞれ磁気テープ装
置１１からロードさせ各々記憶保持させる。
具体的には第４の記憶装置（RAM）４には第
２図ａに示すように該RAM４の所定アドレス×
××Ａ以降に第１の記憶装置であるマスクROM
２のプログラム変更の必要なアドレスＡの修正プ
ログラムが順次書込まれると共にその修正プログ
ラムの最終ステツプにはマスクROM２への戻り
アドレスにジヤンプする命令が書込まれる。また
マスクROM２のアドレスＢのプログラムの変更
が必要な場合、同様にその修正プログラムが
RAM４のアドレス×××Ｂ以降に書込まれる。
また第３の記憶装置（RAM）５には第２図ｂに
示すように先頭のアドレス領域ａにフラグ“１”
がセツトされると共にマスクROM２のどのアド
レスの修正プログラムがRAM４のどのアドレス
に記憶されているかを示すテーブルが記憶され
る。
２図ａに示すように該RAM４の所定アドレス×
××Ａ以降に第１の記憶装置であるマスクROM
２のプログラム変更の必要なアドレスＡの修正プ
ログラムが順次書込まれると共にその修正プログ
ラムの最終ステツプにはマスクROM２への戻り
アドレスにジヤンプする命令が書込まれる。また
マスクROM２のアドレスＢのプログラムの変更
が必要な場合、同様にその修正プログラムが
RAM４のアドレス×××Ｂ以降に書込まれる。
また第３の記憶装置（RAM）５には第２図ｂに
示すように先頭のアドレス領域ａにフラグ“１”
がセツトされると共にマスクROM２のどのアド
レスの修正プログラムがRAM４のどのアドレス
に記憶されているかを示すテーブルが記憶され
る。
なおこの実施例の場合はマスクROM２のアド
レスＡ，Ｂにプログラムの変更がある場合を示し
ている。
レスＡ，Ｂにプログラムの変更がある場合を示し
ている。
この様にRAM４，５に磁気テープ装置１１か
らマスクROM２に固定されたプログラムの変更
位置と修正プログラムを書込み修正プログラムの
設定を完了する。なお、この時RAM５のエリア
ａには上述のようにこの装置のマスクROM２の
プログラムに変更があることを示すフラグが書き
込まれる。
らマスクROM２に固定されたプログラムの変更
位置と修正プログラムを書込み修正プログラムの
設定を完了する。なお、この時RAM５のエリア
ａには上述のようにこの装置のマスクROM２の
プログラムに変更があることを示すフラグが書き
込まれる。
この様な状態にしておいて、オペレータが登録
処理を行うために入力装置７のモード選択キーＭ
を操作して所定の動作モードを選択すると共に電
源回路２１を起動する。この電源回路２１の起動
により、装置各部に電力が供給されると共に電源
オン信号がCPU１に入力される。CPU１はこの
電源の投入に応答してマスクROM２に記憶され
た初期動作プログラム（IP）を指定し、この初期
動作プログラム（IP）を実行することになる。
処理を行うために入力装置７のモード選択キーＭ
を操作して所定の動作モードを選択すると共に電
源回路２１を起動する。この電源回路２１の起動
により、装置各部に電力が供給されると共に電源
オン信号がCPU１に入力される。CPU１はこの
電源の投入に応答してマスクROM２に記憶され
た初期動作プログラム（IP）を指定し、この初期
動作プログラム（IP）を実行することになる。
ここで、まず出願人が先に提案した第３図ａに
示す初期動作プログラムの実行動作について説明
する。
示す初期動作プログラムの実行動作について説明
する。
まずCRU１は電源投入状態を検知した後（ス
テツプｎ１）、まずRAM５のエリアａにフラグが
設定されているか否かを判定し（ステツプｎ
２）、もしフラグが設定されていればステツプｎ
３に移行してRAM５に記憶されているマスク
ROM２の変更を要するプログラムアドレスを読
出しその読出したアドレスに対応するRAM３の
エリアにフラグ“１”を設定する（ステツプｎ
４）。この実施例の場合Ａ，Ｂにフラグ“１”が
設定される。この設定動作が完了するとCPU１
は選択されたモードの処理を実行するためにモー
ド選択キーＭにより選択されたモード情報を読込
み（ステツプｎ６）選択されたモードを判定して
（ステツプｎ７）、マスクROM２に記憶された所
定の動作モードに対応したプログラムを選択指定
する。
テツプｎ１）、まずRAM５のエリアａにフラグが
設定されているか否かを判定し（ステツプｎ
２）、もしフラグが設定されていればステツプｎ
３に移行してRAM５に記憶されているマスク
ROM２の変更を要するプログラムアドレスを読
出しその読出したアドレスに対応するRAM３の
エリアにフラグ“１”を設定する（ステツプｎ
４）。この実施例の場合Ａ，Ｂにフラグ“１”が
設定される。この設定動作が完了するとCPU１
は選択されたモードの処理を実行するためにモー
ド選択キーＭにより選択されたモード情報を読込
み（ステツプｎ６）選択されたモードを判定して
（ステツプｎ７）、マスクROM２に記憶された所
定の動作モードに対応したプログラムを選択指定
する。
一方もしRAM５のエリアａにフラグが設定さ
れていなければステツプｎ２からステツプｎ６に
移行してCPU１はすぐ選択されたモードの処理
を実行するためにマスクROM２の該当プログラ
ムを選択する。
れていなければステツプｎ２からステツプｎ６に
移行してCPU１はすぐ選択されたモードの処理
を実行するためにマスクROM２の該当プログラ
ムを選択する。
このような初期動作プログラム（IP）実行によ
り第２の記憶装置であるRAM３への情報の設定
が装置の電源の投入に関連して第３の記憶装置で
あるRAM５の記憶情報に基づいて行なわれ、第
２の記憶装置（RAM３）には第２図ｃに示すよ
うにマスクROM２のプログラム変更アドレスと
同じアドレスに、ROM２のそのアドレスに記憶
されたプログラムに変更が必要であることを示す
フラグが記憶される。
り第２の記憶装置であるRAM３への情報の設定
が装置の電源の投入に関連して第３の記憶装置で
あるRAM５の記憶情報に基づいて行なわれ、第
２の記憶装置（RAM３）には第２図ｃに示すよ
うにマスクROM２のプログラム変更アドレスと
同じアドレスに、ROM２のそのアドレスに記憶
されたプログラムに変更が必要であることを示す
フラグが記憶される。
ところでこのような出願人が先に提案した方法
によれば上述のRAM３へのフラグ設定はマスク
ROM２の１バイトに対して１ビツトのエリアが
割当てられているため、マスクROM２のプログ
ラム容量が増えると、このRAM３の容量もその
プログラムのバイト数だけ必要となつてくる。そ
のためコストアツプ等の不都合が生じる。そのた
め本発明においては第２図ｄに示すごとくマスク
ROM２の複数のバイトに対してRAM３の１ビツ
トを割当てRAM３の容量を少なくしている。
によれば上述のRAM３へのフラグ設定はマスク
ROM２の１バイトに対して１ビツトのエリアが
割当てられているため、マスクROM２のプログ
ラム容量が増えると、このRAM３の容量もその
プログラムのバイト数だけ必要となつてくる。そ
のためコストアツプ等の不都合が生じる。そのた
め本発明においては第２図ｄに示すごとくマスク
ROM２の複数のバイトに対してRAM３の１ビツ
トを割当てRAM３の容量を少なくしている。
具体的には第３図ｂに示す初期動作プログラム
を実行することになる。即ちCPU１は電源投入
状態を検知した後（ステツプｎ１１）、まずRAM
５のエリアａにフラグが設定されているか否かを
判定し（ステツプｎ１２）、もしフラグが設定さ
れていればステツプｎ１３に移行してRAM５に
記憶されているマスクROM２の変更を要するプ
ログラムアドレスを読出す（ステツプｎ１３）。
CPU１はこの読出されたアドレスが第２図ｄに
示されるマスクROM２の複数バイト毎にグルー
ピングされたアドレスのどのグループに属するか
を判定し（ステツプｎ１４）、そのグループに対
応するRAM３の所定エリアにプログラム変更が
あることを示すフラグ“１”を設定する（ステツ
プｎ１５）。この実施例の場合マスクROM２のア
ドレスＡ及びＢに変更があるため、マスクROM
２のアドレスＡ−１，Ａ，Ａ＋１の複数バイトの
グループに対応するRAM３のエリア及びマスク
ROM２のアドレスＢ−１，Ｂ，Ｂ＋１の複数バ
イトのグループに対応するRAM３のエリアにフ
ラグ“１”が設定される。この設定動作が完了す
ると（ステツプｎ１６）CPU１は選択された動
作モードの処理を実行するためにモード選択キー
Ｍにより選択されたモード情報を読込み（ステツ
プｎ１７）、選択された動作モーを判定して（ス
テツプｎ１８）、マスクROM２に記憶された所定
の動作モードに対応したプログラムを選択指定し
ステツプｎ１９〜ｎ２１のいずれか一つに移行す
ることになる。
を実行することになる。即ちCPU１は電源投入
状態を検知した後（ステツプｎ１１）、まずRAM
５のエリアａにフラグが設定されているか否かを
判定し（ステツプｎ１２）、もしフラグが設定さ
れていればステツプｎ１３に移行してRAM５に
記憶されているマスクROM２の変更を要するプ
ログラムアドレスを読出す（ステツプｎ１３）。
CPU１はこの読出されたアドレスが第２図ｄに
示されるマスクROM２の複数バイト毎にグルー
ピングされたアドレスのどのグループに属するか
を判定し（ステツプｎ１４）、そのグループに対
応するRAM３の所定エリアにプログラム変更が
あることを示すフラグ“１”を設定する（ステツ
プｎ１５）。この実施例の場合マスクROM２のア
ドレスＡ及びＢに変更があるため、マスクROM
２のアドレスＡ−１，Ａ，Ａ＋１の複数バイトの
グループに対応するRAM３のエリア及びマスク
ROM２のアドレスＢ−１，Ｂ，Ｂ＋１の複数バ
イトのグループに対応するRAM３のエリアにフ
ラグ“１”が設定される。この設定動作が完了す
ると（ステツプｎ１６）CPU１は選択された動
作モードの処理を実行するためにモード選択キー
Ｍにより選択されたモード情報を読込み（ステツ
プｎ１７）、選択された動作モーを判定して（ス
テツプｎ１８）、マスクROM２に記憶された所定
の動作モードに対応したプログラムを選択指定し
ステツプｎ１９〜ｎ２１のいずれか一つに移行す
ることになる。
次にこのマスクROM２に記憶されたプログラ
ムの実行手順について、第４図に示す動作フロー
図に従つて説明する。
ムの実行手順について、第４図に示す動作フロー
図に従つて説明する。
この実行においてはCPU１からマスクROM２
を順次アドレスし、そのROM内のプログラムが
順次アクセスされて当該プログラムが実行される
（ステツプｎ３１）。この時RAM３にもマスク
ROM２と関連したアドレス付けが成されていて
CPU１よりアドレス情報が転送されるために、
マスクROM２と同期した関係でアドレスされ、
そのアドレス位置のデータが読出される（ステツ
プｎ３２）。上記RAM３には上述のように変更を
要しないアドレスグループには“０”が、また変
更を要するアドレスグループには“１”が夫々記
憶されており、RAM３から“０”出力がある場
合にはフリツプフロツプ１２がリセツト状態とな
つている。このため、CPU１は前記フリツプフ
ロツプ１２のセツト出力である割込み信号が到来
しない間はマスクROM２のプログラムステツプ
を順次進行させる。
を順次アドレスし、そのROM内のプログラムが
順次アクセスされて当該プログラムが実行される
（ステツプｎ３１）。この時RAM３にもマスク
ROM２と関連したアドレス付けが成されていて
CPU１よりアドレス情報が転送されるために、
マスクROM２と同期した関係でアドレスされ、
そのアドレス位置のデータが読出される（ステツ
プｎ３２）。上記RAM３には上述のように変更を
要しないアドレスグループには“０”が、また変
更を要するアドレスグループには“１”が夫々記
憶されており、RAM３から“０”出力がある場
合にはフリツプフロツプ１２がリセツト状態とな
つている。このため、CPU１は前記フリツプフ
ロツプ１２のセツト出力である割込み信号が到来
しない間はマスクROM２のプログラムステツプ
を順次進行させる。
今マスクROM２のアドレス位置がプログラム
変更を要するアドレス位置Ａ−１に来ると、
RAM３からフラグ“１”が出力されてフリツプ
フロツプ１２がセツトされる。即ち該フリツプフ
ロツプ１２は今、変更を要するアドレス位置にあ
ることをRAM３に記憶されているフラグ記憶内
容により検出し（ステツプｎ３３）、CPU１に対
して割込み信号（セツト出力）を供給し、割込み
をかける（ステツプｎ３６）。
変更を要するアドレス位置Ａ−１に来ると、
RAM３からフラグ“１”が出力されてフリツプ
フロツプ１２がセツトされる。即ち該フリツプフ
ロツプ１２は今、変更を要するアドレス位置にあ
ることをRAM３に記憶されているフラグ記憶内
容により検出し（ステツプｎ３３）、CPU１に対
して割込み信号（セツト出力）を供給し、割込み
をかける（ステツプｎ３６）。
CPU１は割込み信号に応答して、現在のアド
レス値Ａ−１を一時記憶すると共にRAM５に記
憶されているアドレス情報を参照してこのアドレ
ス情報の中にこのアドレス情報Ａ−１があるか否
かを確認する（ステツプｎ３７，ｎ３８）。しか
しアドレス情報Ａ−１はRAM５に記憶されてい
ないためCPU１はステツプｎ３４に移行してそ
のプログラムにより指定された仕事を実行し（ス
テツプｎ３４）、ステツプｎ３５を通つて再びス
テツプｎ３２に戻る。
レス値Ａ−１を一時記憶すると共にRAM５に記
憶されているアドレス情報を参照してこのアドレ
ス情報の中にこのアドレス情報Ａ−１があるか否
かを確認する（ステツプｎ３７，ｎ３８）。しか
しアドレス情報Ａ−１はRAM５に記憶されてい
ないためCPU１はステツプｎ３４に移行してそ
のプログラムにより指定された仕事を実行し（ス
テツプｎ３４）、ステツプｎ３５を通つて再びス
テツプｎ３２に戻る。
次にステツプｎ３２においてアドレスＡが指定
されると上述と同様にCPU１に対して割込みが
かけられるためCPU１は上述と同様にアドレス
ＡがRAM５に記憶されているか否かを判定する
（ステツプｎ３２，ｎ３３，ｎ３６〜ｎ３８）。こ
の場合RAM５にアドレスＡが記憶されているた
め、CPU１はこのアドレス値Ａからこれに対応
する修正プログラムを記憶するRAM４のアドレ
ス位置×××Ａを検索し、そしてこの修正プログ
ラム位置にジヤンプさせて、変更プログラムを指
定する（ステツプｎ３９）。従つてこのRAM４の
アドレス×××Ａ以降に記憶された修正プログラ
ムが実行されることになる（ステツプｎ４０）。
されると上述と同様にCPU１に対して割込みが
かけられるためCPU１は上述と同様にアドレス
ＡがRAM５に記憶されているか否かを判定する
（ステツプｎ３２，ｎ３３，ｎ３６〜ｎ３８）。こ
の場合RAM５にアドレスＡが記憶されているた
め、CPU１はこのアドレス値Ａからこれに対応
する修正プログラムを記憶するRAM４のアドレ
ス位置×××Ａを検索し、そしてこの修正プログ
ラム位置にジヤンプさせて、変更プログラムを指
定する（ステツプｎ３９）。従つてこのRAM４の
アドレス×××Ａ以降に記憶された修正プログラ
ムが実行されることになる（ステツプｎ４０）。
またこの修正プログラムの最後にはジヤンプ命
令が記憶されており、この修正プログラムの実行
が終了すると、フリツプフロツプ１２がリセツト
されると共にマスクROM２にジヤンプし（ステ
ツプｎ４１）再びマスクROM２のプログラムを
実行する。
令が記憶されており、この修正プログラムの実行
が終了すると、フリツプフロツプ１２がリセツト
されると共にマスクROM２にジヤンプし（ステ
ツプｎ４１）再びマスクROM２のプログラムを
実行する。
同様に、マスクROM２のプログラムを順次実
行し、再び変更を要するアドレス位置Ｂ−１，
Ｂ，Ｂ＋１に来ると、フリツプフロツプ１２をセ
ツトさせてCPU１に割込みをかけて上述と同様
の動作を実行し、アドレス位置ＢにおいてRAM
４の当該アドレス位置に対応する修正プログラム
を実行させる。
行し、再び変更を要するアドレス位置Ｂ−１，
Ｂ，Ｂ＋１に来ると、フリツプフロツプ１２をセ
ツトさせてCPU１に割込みをかけて上述と同様
の動作を実行し、アドレス位置ＢにおいてRAM
４の当該アドレス位置に対応する修正プログラム
を実行させる。
上記実施例においてはプログラム修正に必要な
各種情報を磁気テープ装置から読込む場合につい
て説明したが、この磁気テープ装置に代えて各種
情報記憶装置及び現在汎用されている同様の
ECRをインラインあるいはオンラインで接続し
てその情報を転送する様にしてもよく、またキー
入力装置よりプログラム修正情報を設定入力する
ようにしてもよいことは言うまでもない。更に
RAM４及び５は説明の便宜上別々のものとして
表現したが同一RAMの別アドレスの個所を使用
してもよい。
各種情報を磁気テープ装置から読込む場合につい
て説明したが、この磁気テープ装置に代えて各種
情報記憶装置及び現在汎用されている同様の
ECRをインラインあるいはオンラインで接続し
てその情報を転送する様にしてもよく、またキー
入力装置よりプログラム修正情報を設定入力する
ようにしてもよいことは言うまでもない。更に
RAM４及び５は説明の便宜上別々のものとして
表現したが同一RAMの別アドレスの個所を使用
してもよい。
〈効 果〉
以上のように本発明によれば各種取引処理プロ
グラムを固定的に記憶する第１の記憶装置である
マスクROMのアドレスに関連したアドレスを有
し、そのアドレスのマスクROMに記憶されたプ
ログラムに変更が必要か否かを記憶する記憶装置
と、変更が必要と判定された場合の修正プログラ
ムがどのアドレスに記憶されているかを示す情報
を記憶する記憶装置と、修正プログラムを記憶す
る記憶装置と、上記修正プログラムがどのアドレ
スに記憶されているかを示す情報を記憶する記憶
装置を備えると共に、前記の第１の記憶装置の複
数バイトに対してプログラムに変更が必要か否か
を記憶する記憶装置の１ビツトを割り当てる様に
構成されているため、従来の如くマスクROMを
交換することなく極めて容易にマスクROMに固
定記憶されたプログラムを修正することが出来る
と共にそのプログラム修正に必要なRAM容量を
最少限とすることが出来るためコストの軽減が計
れる極めて有用で実用的な電子レジスタを提供す
ることが出来る。
グラムを固定的に記憶する第１の記憶装置である
マスクROMのアドレスに関連したアドレスを有
し、そのアドレスのマスクROMに記憶されたプ
ログラムに変更が必要か否かを記憶する記憶装置
と、変更が必要と判定された場合の修正プログラ
ムがどのアドレスに記憶されているかを示す情報
を記憶する記憶装置と、修正プログラムを記憶す
る記憶装置と、上記修正プログラムがどのアドレ
スに記憶されているかを示す情報を記憶する記憶
装置を備えると共に、前記の第１の記憶装置の複
数バイトに対してプログラムに変更が必要か否か
を記憶する記憶装置の１ビツトを割り当てる様に
構成されているため、従来の如くマスクROMを
交換することなく極めて容易にマスクROMに固
定記憶されたプログラムを修正することが出来る
と共にそのプログラム修正に必要なRAM容量を
最少限とすることが出来るためコストの軽減が計
れる極めて有用で実用的な電子レジスタを提供す
ることが出来る。
第１図は本発明を実施したECRの構成を示す
ブロツク図、第２図ａ乃至ｃはそれぞれRAM
４，５及び３の電子状態を示す図、第２図ｄは本
発明に係るRAM３の記憶状態を示す図、第３図
ａ及びｂはそれぞれ本出願人が先に提案した及び
本発明に係るプログラム修正の説明に供する動作
フロー図第４図は本発明装置の変更プログラムの
実行動作の説明に供する動作フロー図である。 １……中央演算処理装置（CPU）、２……第１
の記憶装置、３……第２の記憶装置、４……第４
の記憶装置、５……第３の記憶装置。
ブロツク図、第２図ａ乃至ｃはそれぞれRAM
４，５及び３の電子状態を示す図、第２図ｄは本
発明に係るRAM３の記憶状態を示す図、第３図
ａ及びｂはそれぞれ本出願人が先に提案した及び
本発明に係るプログラム修正の説明に供する動作
フロー図第４図は本発明装置の変更プログラムの
実行動作の説明に供する動作フロー図である。 １……中央演算処理装置（CPU）、２……第１
の記憶装置、３……第２の記憶装置、４……第４
の記憶装置、５……第３の記憶装置。
Claims (1)
- １ 各種取引情報を登録処理する電子レジスタに
おいて、前記電子レジスタの取引登録処理する処
理プログラムあるいは登録されたデータを点検・
精算処理する処理プログラム等のプログラムを固
定的に記憶する第１の記憶装置と、前記第１の記
憶装置のアドレスに関連したアドレスを有し、当
該各アドレス位置に対応してプログラムの変更の
有無を表わす情報を記憶する書込み可能な第２の
記憶装置と、前記第１の記憶装置のプログラム変
更アドレスとその修正プログラムの記憶アドレス
とを記憶する書込み可能な第３の記憶装置と、前
記第１の記憶装置とは異なるアドレス付けがなさ
れ、修正プログラムを記憶する書込み可能な第４
の記憶装置を備えると共に前記第１の記憶装置の
複数バイトに対して前記第２の記憶装置の１ビツ
トを割り当てる様に構成したことを特徴とする電
子レジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077124A JPS58195268A (ja) | 1982-05-07 | 1982-05-07 | 電子レジスタ |
| US06/487,667 US4688173A (en) | 1982-04-26 | 1983-04-22 | Program modification system in an electronic cash register |
| GB08311132A GB2122780B (en) | 1982-04-26 | 1983-04-25 | Program modification system |
| CA000426629A CA1200610A (en) | 1982-04-26 | 1983-04-25 | Program modification system in an electronic cash register |
| DE19833314976 DE3314976A1 (de) | 1982-04-26 | 1983-04-26 | Elektronische registrierkasse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077124A JPS58195268A (ja) | 1982-05-07 | 1982-05-07 | 電子レジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58195268A JPS58195268A (ja) | 1983-11-14 |
| JPS6248278B2 true JPS6248278B2 (ja) | 1987-10-13 |
Family
ID=13625041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57077124A Granted JPS58195268A (ja) | 1982-04-26 | 1982-05-07 | 電子レジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195268A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6261156A (ja) * | 1985-09-12 | 1987-03-17 | Fujitsu Ltd | 自動取引装置 |
| JP2018028819A (ja) * | 2016-08-18 | 2018-02-22 | 株式会社東芝 | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663650A (en) * | 1979-10-25 | 1981-05-30 | Sharp Corp | Program change system of electronic apparatus |
-
1982
- 1982-05-07 JP JP57077124A patent/JPS58195268A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663650A (en) * | 1979-10-25 | 1981-05-30 | Sharp Corp | Program change system of electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58195268A (ja) | 1983-11-14 |
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