JP2002231531A

JP2002231531A - 積層型複合デバイス

Info

Publication number: JP2002231531A
Application number: JP2001027829A
Authority: JP
Inventors: Kazuya Futaki; 一也二木; Takayuki Mori; 孝幸森
Original assignee: Sanyo Electronic Components Co Ltd; Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-02-05
Filing date: 2001-02-05
Publication date: 2002-08-16
Anticipated expiration: 2021-02-05
Also published as: JP4183392B2

Abstract

(57)【要約】【課題】複数の回路素子基板１を積層して構成される
積層型複合デバイスの小型化を図る。【解決手段】本発明に係る積層型複合デバイスにおい
ては、少なくとも１つの回路素子基板１の表面にアース
電極40が形成されており、該回路素子基板を除く複数の
回路素子基板１の表面には、複数のインダクタパターン
29b〜29hが形成されている。これらの複数のインダクタ
パターン29b〜29hは、任意層の１つのインダクタパター
ンのインダクタンスがそれよりもアース電極40に近い他
層のインダクタパターンのインダクタンスよりも大きく
なる様、配置が決定されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯電話機等の電
子機器に装備される各種電子回路を構成するための積層
型複合デバイスに関するものである。

【０００２】

【従来の技術】携帯電話機には、図４に示す如くインダ
クタやコンデンサ等の複数の回路素子から構成されるフ
ロントエンドモジュール(５)が装備されているが、近年
の携帯電話機における小型化の要求に応じて、フロント
エンドモジュール(５)を構成する複数の回路素子を、図
５に示す如き１チップの積層型複合デバイス(90)に集積
化して、メイン基板上に配置することが行なわれてい
る。

【０００３】積層型複合デバイス(90)は、複数枚の回路
素子基板(１)を積層して構成されており、各回路素子基
板(１)には、セラミック製の誘電体シート(10)の表面に
形成されたインダクタ素子を構成するインダクタパター
ン(29)(以下、Ｌパターンという)やコンデンサ素子を構
成するコンデンサパターン(図示省略)(以下、Ｃパター
ンという)等の複数の回路素子パターンが形成されてい
る(特許第3048592号、特許第3067612号等)。そして、こ
れらの回路素子パターンは、同一回路素子基板(１)に形
成された導体パターンや、図６の如く誘電体シート(10)
の貫通孔(35)に銀等の導電材を充填してなる導電路(以
下、ヴィアホールという)(30)を介して、互いに電気的
に接続されている。

【０００４】誘電体シート(10)の表面に形成されたＬパ
ターン(29)は、図６の如く渦巻状に形成されており、あ
る１つの誘電体シート(10)の表面に形成されたＬパター
ン(29)の一端(29a)を、例えば上層の回路素子基板(図示
省略)と接続して、該Ｌパターン(29)に電流を供給する
場合、上層の回路素子基板には、該Ｌパターン(29)の一
端(29a)と接触するヴィアホール(図示省略)を形成す
る。又、該回路素子基板(１)のＬパターン(29)の渦巻き
中心に対応させて、ヴィアホール(30)を形成し、該ヴィ
アホール(30)によってＬパターン(29)を下層の回路素子
基板(図示省略)と接続する。これによって、インダクタ
素子が構成される。

【０００５】更に積層型複合デバイス(90)においては、
図５の如く、最上層の回路素子基板(１)の表面に、ダイ
オードや抵抗等の回路素子パターンとすることが困難な
電子部品(70)(71)(72)が実装される。又、適当な階層
(例えば最下層)の回路素子基板(１)には、各回路素子パ
ターンを接地するためのアース電極(40)が形成される。
そして、図示省略する実装基板上に積層型複合デバイス
(90)が配置されている。

【０００６】フロントエンドモジュールを構成すべき積
層型複合デバイスは、次の様にして設計される。先ず、
フロントエンドモジュールとして必要な機能を実現する
ための電子回路が設計され、その電子回路を構成してい
るインダクタやコンデンサ等の複数の回路素子につい
て、それぞれの形状(寸法、パターン長、面積等)が決定
される。そして、該形状に基づいて、積層型複合デバイ
スを構成すべき回路素子基板の積層数や、誘電体シート
のサイズが決定され、その誘電体シートの表面に必要な
回路素子が配置される。続いて、積層型複合デバイスと
しての特性値が予測され、フロントエンドモジュールと
して所定の機能が得られる様に、各回路素子の形状が修
正される。

【０００７】上述の設計が完了すると、その設計に基づ
き、次の工程を経て積層型複合デバイスが製造される。
先ず、バインダーを含有するセラミック製の誘電体シー
ト(以下、グリーンシートという)を必要枚数作製し、各
グリーンシートに対し、上述の設計によって決定された
各回路素子パターンの配置に基づいて、貫通孔を開設す
る。次に、各グリーンシートの表面に、必要な回路素子
パターンを銀等の導電材を用いて印刷すると共に、貫通
孔には銀等の導電材を充填し、ヴィアホールを形成す
る。この様にして作製された複数枚のグリーンシートを
積層し、プレス加工を施すことによって、これらのグリ
ーンシートを互いに密着させる。次に、積層されたグリ
ーンシートに焼結処理を施すことによって、グリーンシ
ート中のバインダーを除去し、一体の基板ブロックを得
る。その後、基板ブロックをチップ毎に分断し、各チッ
プの最上層の回路素子基板に必要な電子部品を実装す
る。最後に、各チップをケーシング内に収容して、積層
型複合デバイスを完成する。

【０００８】

【発明が解決しようとする課題】ところで、近年の携帯
電話機に対する更なる小型化の要求に伴って、積層型複
合デバイスに対する集積度の向上及び小型化の要求が益
々厳しくなっている。そこで従来は、１枚の回路素子基
板に出来るだけ数多くの回路素子パターンを配置する等
の対策が講じられているが、隣接する回路素子パターン
の間隔(リードピッチ)の狭小化には限度があるため、積
層型複合デバイスの小型化が限界に達していた。この様
な状況において、本発明は、積層型複合デバイスを更に
小型化することを目的とする。

【０００９】

【課題を解決する為の手段】上記目的を達成するべく、
本発明者らは鋭意研究を重ねた結果、例えば図７に示す
従来の積層型複合デバイス(90)においては、Ｌ５とＬ６
で示す２層の回路素子基板(１)(１)上のＬパターン(29
i)とアース電極(40)が対向面を形成して、該対向面がコ
ンデンサ素子として機能するために、相対的に前記Ｌパ
ターン(29i)のインダクタンスが小さくなることを明ら
かにした。特に、Ｌパターン(29i)のインダクタンスが
大きい場合は、パターン長が長いためにアース電極(40)
との対向面が大きくなり、コンデンサ素子としての機能
が強くなってインダクタンスが著しく低下する。これに
よって、Ｌパターンが所期のインダクタンスを発揮する
ことが出来ず、所期のインダクタンスを得るためにはＬ
パターンの回路長を設計値よりも長く形成する必要が生
じ、この結果、Ｌパターンの占有面積が大きくなって、
積層型複合デバイス(90)の小型化を阻んでいたのであ
る。

【００１０】そこで本発明は、複数枚の回路素子基板に
形成されている各Ｌパターンとアース電極の対向面によ
るコンデンサ素子の機能を抑制することによって、各Ｌ
パターンが所期のインダクタンスを発揮する積層型複合
デバイスを提供し、これによって積層型複合デバイスの
小型化を図るものである。

【００１１】本発明の積層型複合デバイスは、複数の回
路素子層を積層して構成される積層型複合デバイスであ
って、各回路素子層は、ベース層の表面に、１或いは複
数の回路素子パターンを形成してなり、複数の回路素子
層に形成された複数の回路素子パターンが互いに接続さ
れて、所定の機能を発揮すべき電子回路を構成してい
る。少なくとも１つの回路素子層の表面にはアース電極
が形成され、アース電極が形成された回路素子層を除く
複数の回路素子層の表面には１或いは複数のＬパターン
が形成されており、任意の１層の回路素子層の表面に形
成された任意の１つのＬパターンのインダクタンスは、
該回路素子層よりもアース電極に近い他の回路素子層に
形成されているＬパターンのインダクタンスよりも大き
い。尚、ベース層としては、誘電体層を採用することが
出来る。

【００１２】上記本発明の積層型複合デバイスにおい
て、任意の１つの回路素子層の１つのＬパターンのイン
ダクタンスが、該１つの回路素子層よりもアース電極に
近い回路素子層に形成されているＬパターンのインダク
タンスより大きくなる様、各Ｌパターンが配置されてい
るので、インダクタンスの小さなＬパターンは、アース
電極に近い回路素子層に形成されるものの、該Ｌパター
ンのパターン長は短く、アース電極との対向面が小さ
く、該対向面のコンデンサ素子としての機能は極めて弱
いために、インダクタンスが大きく低下することはな
い。一方、インダクタンスの大きなＬパターンは、アー
ス電極と離れた回路素子層に形成され、該Ｌパターンと
アース電極が充分に離れて対向面を成すために、該対向
面のコンデンサ素子としての機能は殆ど消失して、イン
ダクタンスの低下が防止される。従って、Ｌパターンに
は所期の大きさのインダクタンスを得ることが出来、Ｌ
パターンとアース電極がコンデンサ素子として機能して
いた従来の積層型複合デバイスに比べて、Ｌパターンの
パターン長は短くて済む。

【００１３】

【発明の効果】本発明に係る積層型複合デバイスによれ
ば、従来よりもＬパターンのパターン長が短くなるの
で、回路素子基板上のＬパターンの占有面積が小さくな
って、積層型複合デバイスの小型化を図ることが可能と
なる。

【００１４】

【発明の実施の形態】以下、本発明をデュアルバンド携
帯電話機のフロントエンドモジュールに実施した例につ
き、図面に沿って具体的に説明する。本発明に係るデュ
アルバンド携帯電話機は、異なる２つの周波数帯域(例
えば９００ＭＨｚ帯域と１９００ＭＨｚ帯域)の切換え
受信が可能であって、図４に示す如き回路構成のフロン
トエンドモジュール(５)を具えている。即ち、アンテナ
(51)によって受信された信号は、ダイプレクサ(61)を経
て周波数帯域毎に振り分けられ、周波数帯域毎の送受切
換えスイッチ回路(62)(64)を経て受信端子(53)(56)から
後段回路へ出力される。又、送信時に、周波数帯域毎の
送信端子(52)(55)に供給された送信信号は、周波数帯域
毎にローパスフィルター(63)(65)を経て高調波成分を除
去された後、送受信切換えスイッチ回路(62)(64)及びダ
イプレクサ(61)を経て、アンテナ(51)から送信される。
尚、送受信切換えスイッチ回路(62)(64)の切換えは、コ
ントロール端子(54)(57)に供給される制御信号によって
制御される。

【００１５】図１に示す如く、本発明の積層型複合デバ
イス(９)は、複数枚(例えば１５枚)の回路素子基板(１)
を積層して構成されており、各回路素子基板(１)は、セ
ラミック製の誘電体シート(10)を具え、該誘電体シート
(10)の表面に、銀を用いた印刷により形成されたＬパタ
ーン(29)やＣパターン(図示省略)等の複数の回路素子パ
ターンが配置されている。又、最下層の誘電体シート(1
0)の表面には、アース電極(40)が形成されている。そし
て、これら複数の回路素子パターンは、同一回路素子基
板上に形成された帯状の導体パターン(図示省略)や、誘
電体シート(10)の貫通孔に銀を充填してなるヴィアホー
ル(30)を介して、互いに電気的に接続されている。

【００１６】上記積層型複合デバイスにおいて、複数の
回路素子基板(１)上に配置される複数のＬパターン(29)
は、任意の１層のＬパターン(29)のインダクタンスがそ
れよりもアース電極(40)に近いＬパターン(29)のインダ
クタンスよりも大きくなる様、配置が決定されている。

【００１７】例えば、図２に示す如く第Ｌ６層のアース
電極(40)の上に、第Ｌ１層〜第Ｌ５層の回路素子基板
(１)が配置され、これら５層の回路素子基板(１)に、下
記数１に示すインダクタンスの大小関係を有する７つの
Ｌパターン(29b)(29c)(29d)(29e)(29f)(29g)(29h)を配
置する場合には、以下の様な配置が可能である。

【００１８】

【数１】Ｌパターン(29b)のインダクタンス＜Ｌパター
ン(29c)のインダクタンス＜Ｌパターン(29d)のインダク
タンス＝Ｌパターン(29e)のインダクタンス＜Ｌパター
ン(29f)のインダクタンス＜Ｌパターン(29g)のインダク
タンス＜Ｌパターン(29h)のインダクタンス

【００１９】図示の如く、アース電極(10)に最も近い第
Ｌ５層の回路素子基板(１)には、最もインダクタンスの
小さいＬパターン(29b)と次にインダクタンスの大きい
Ｌパターン(29c)とを配置する。第Ｌ４層の直上の第Ｌ
５層の回路素子基板(１)には、その次にインダクタンス
の大きい２つのＬパターン(29d)(29e)を配置する。第Ｌ
４層の直上の第Ｌ３層の回路素子基板(１)には、更にそ
の次にインダクタンスの大きいＬパターン(29f)を配置
し、その直上の第Ｌ２層の回路素子基板(１)には、更に
その次にインダクタンスの大きいＬパターン(29g)を配
置する。そして、最も上層の第Ｌ１層の回路素子基板
(１)には、最もインダクタンスの大きいＬパターン(29
h)を配置する。

【００２０】上述の如く、回路素子基板(１)がアース電
極(40)から離れるに従って、その回路素子基板(１)に
は、インダクタンスのより大きなＬパターンを配置する
のである。ここで、インダクタンスが同一のＬパターン
(29d)(29e)は、同一基板上に配置することが可能であ
る。又、同一の回路素子基板上に異なるインダクタンス
を有する複数のＬパターン(29b)(29c)を配置することも
可能であるが、この場合は、これら複数のＬパターンの
何れもが、該基板よりもアース電極に近い基板上の何れ
のＬパターンよりもインダクタンスが大きく、且つ、該
基板よりもアース電極から遠い基板上の何れのＬパター
ンよりもインダクタンスが小さくなる様、Ｌパターンの
配置を決定する。

【００２１】更に、図１に示す積層型複合デバイス(９)
においては、最上層の回路素子基板(１)の表面に、ダイ
オードや抵抗等の回路素子パターンとすることが困難な
電子部品(70)(71)(72)が搭載される。そして、図示省略
する実装基板上に図１に示す姿勢で該積層型複合デバイ
ス(９)が実装される。

【００２２】上述の如く、本発明の積層型複合デバイス
(９)において、アース電極(40)の近傍には、インダクタ
ンスが小さくパターン長の短いＬパターンが配置される
ので、該Ｌパターンとアース電極(40)の対向面の面積は
充分に小さなものとなる。従って、該対向面のコンデン
サ素子としての機能は極めて弱く、該Ｌパターンには所
期のインダクタンスを得ることが出来る。一方、インダ
クタンスが大きくパターン長の長いＬパターンは、アー
ス電極(40)から離れて配置されるので、該Ｌパターンが
アース電極(40)と形成する対向面の間隔は充分に大きな
ものとなる。従って、該対向面のコンデンサ素子として
の機能が消失し、該Ｌパターンには所期のインダクタン
スを得ることが出来る。

【００２３】次に、本発明の積層型複合デバイスの設計
方法について、図３に示す工程図に沿って説明する。先
ず、設計スペック・コンセプトＰ１においては、デュア
ルバンド携帯電話機のフロントエンドモジュールとして
要求される仕様に応じて、必要な機能を決定し、続い
て、回路シミュレータによる回路設計工程Ｐ２において
は、前記必要な機能を実現するための回路を設計する。
次に、回路パラメータの最適化工程Ｐ３において、各回
路素子の仮特性を決定し、回路全体の特性を予測した
後、各回路素子の仮特性に基づく回路全体の特性と前記
必要な機能とが一致するまで、前記回路設計工程Ｐ２を
繰り返す。

【００２４】必要な機能が達成されると、次に電磁界シ
ミュレータによる回路エレメントの設計工程Ｐ４におい
て、各回路素子の形状(寸法、パターン長、面積等)を決
定し、これによって得られた各回路素子の形状に基づい
て、誘電体シートの必要な面積を算出する。続いて、Ｌ
パターンのレイアウト設計工程Ｐ５において、Ｌパター
ンの配置を決定する。この際、任意の１つの層の１つの
Ｌパターンのインダクタンスが、該１つの層よりもアー
ス電極に近い層に形成されているＬパターンのインダク
タンスより大きくなる様、配置を決定する。

【００２５】尚、従来は、上記Ｌパターンのレイアウト
設計工程Ｐ５を採用していなかったために、インダクタ
ンスの大きさと無関係に各Ｌパターンの配置が決定され
ていた。

【００２６】その後、積層数及び基板サイズの決定工程
Ｐ６において、前記Ｌパターンの配置を考慮に入れた積
層数と基板サイズを決定する。更に、各層へのレイアウ
ト設計工程Ｐ７においては、既に配置の決まっているＬ
パターン以外の回路素子について、各層に対する配置を
決定する。次に、電磁界シミュレータによる全体シミュ
レーション工程Ｐ８において、各回路素子間の相互干渉
等による影響を考慮に入れた回路全体の特性を予測す
る。そして、回路全体の特性と前記機能とが一致するま
で、各層へのレイアウト設計工程Ｐ７を繰り返す。この
結果、必要な機能が達成されて、本発明に係る積層型複
合デバイスの設計が完了すると、その設計結果に基づい
て、従来と同様の製造工程により積層型複合デバイスを
作製する。

【００２７】尚、上述の本発明に係る積層型複合デバイ
スの設計方法において、全てのＬパターンを上述のレイ
アウト設計工程Ｐ５に従って配置することが困難な場合
には、出来るだけ多くのＬパターンを上述のレイアウト
設計工程Ｐ５に従って配置することによって、本実施例
と同様の効果を得ることが出来る。

【図面の簡単な説明】

【図１】本発明に係る積層型複合デバイスの断面図であ
る。

【図２】本発明に係る積層型複合デバイスの積層構造を
表わす分解斜視図である。

【図３】本発明に係る積層型複合デバイスの設計方法を
表わす工程図である。

【図４】デュアルバンド携帯電話機のフロントエンドモ
ジュールの回路図である。

【図５】従来の積層型複合デバイスの断面図である。

【図６】積層型複合デバイスを構成する回路素子基板の
一部破断斜視図である。

【図７】従来の積層型複合デバイスの積層構造を表わす
分解斜視図である。

【符号の説明】

(１) 回路素子基板 (10) 誘電体シート (22) 導体パターン (29) インダクタパターン (30) ヴィアホール (40) アース電極 (５) フロントエンドモジュール (70) 電子部品 (９) 積層型複合デバイス (90) 積層型複合デバイス

フロントページの続き (72)発明者森孝幸大阪府大東市三洋町１番１号三洋電子部品株式会社内Ｆターム(参考） 5E062 DD04 5E070 AA05 BA01 CB03 CB13 CB17

Claims

【特許請求の範囲】

【請求項１】複数の回路素子層を積層して構成される
積層型複合デバイスであって、各回路素子層は、ベース
層の表面に、１或いは複数の回路素子パターンを形成し
てなり、複数の回路素子層に形成された複数の回路素子
パターンが互いに接続されて、所定の機能を発揮すべき
電子回路を構成している積層型複合デバイスにおいて、
少なくとも１つの回路素子層の表面にはアース電極が形
成され、アース電極が形成された回路素子層を除く複数
の回路素子層の表面には１或いは複数のインダクタパタ
ーンが形成されており、任意の１層の回路素子層の表面
に形成された任意の１つのインダクタパターンのインダ
クタンスは、該回路素子層よりもアース電極に近い他の
回路素子層に形成されているインダクタパターンのイン
ダクタンスよりも大きいことを特徴とする積層型複合デ
バイス。
【請求項２】複数の回路素子層を積層して構成される
積層型複合デバイスであって、各回路素子層は、ベース
層の表面に、１或いは複数の回路素子パターンを形成し
てなり、複数の回路素子層に形成された複数の回路素子
パターンが互いに接続されて、所定の機能を発揮すべき
電子回路を構成している積層型複合デバイスの製造方法
において、少なくとも１つの回路素子層の表面にはアース電極を配
置し、アース電極が配置された回路素子層を除く複数の
回路素子層の表面には１或いは複数のインダクタパター
ンを配置する設計工程と、設計工程によって決定された回路素子パターンの配置に
基づいて、各ベース層の表面に必要な回路素子パターン
を形成し、これらのベース層を積層して一体化する製造
工程とを有し、前記設計工程では、任意の１層の回路素
子層の表面に配置される任意の１つのインダクタパター
ンのインダクタンスが該回路素子層よりもアース電極に
近い他の回路素子層に配置されるインダクタパターンの
インダクタンスよりも大きくなる様、配置を決定するこ
とを特徴とする積層型複合デバイスの製造方法。