JP4183391B2

JP4183391B2 - 積層型複合デバイス

Info

Publication number: JP4183391B2
Application number: JP2001027828A
Authority: JP
Inventors: 一也二木; 孝幸森
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-02-05
Filing date: 2001-02-05
Publication date: 2008-11-19
Anticipated expiration: 2021-02-05
Also published as: JP2002231532A

Description

【０００１】
【発明の属する技術分野】
本発明は、携帯電話機等の電子機器に装備される各種電子回路を構成するための積層型複合デバイスに関するものである。
【０００２】
【従来の技術】
携帯電話機には、図４に示す如くインダクタやコンデンサ等の複数の回路素子から構成されるフロントエンドモジュール(５)が装備されているが、近年の携帯電話機における小型化の要求に応じて、フロントエンドモジュール(５)を構成する複数の回路素子を、図５に示す如き１チップの積層型複合デバイス(90)に集積化して、メイン基板上に配置することが行なわれている。
【０００３】
積層型複合デバイス(90)は、複数枚の回路素子基板(１)を積層して構成されており、各回路素子基板(１)には、セラミック製の誘電体シート(10)の表面に形成されたインダクタ素子を構成するインダクタパターン(29)(以下、Ｌパターンという)やコンデンサ素子を構成するコンデンサパターン(26)(以下、Ｃパターンという)等の複数の回路素子パターンが形成されている(特許第3048592号、特許第3067612号等)。
そして、これらの回路素子パターンは、図７の如く同一回路素子基板(１)に形成された導体パターン(22)や、誘電体シート(10)の貫通孔(35)に銀等の導電材を充填してなる導電路(以下、ヴィアホールという)(30)を介して、互いに電気的に接続されている。
【０００４】
誘電体シート(10)の表面に形成されたＬパターン(29)は、図６の如く渦巻状に形成されており、ある１つの誘電体シート(10)の表面に形成されたＬパターン(29)の一端(20a)を、例えば上層の回路素子基板(図示省略)と接続して、該Ｌパターン(29)に電流を供給する場合、上層の回路素子基板には、該Ｌパターン(29)の一端(20a)と接触するヴィアホール(図示省略)を形成する。又、該回路素子基板(１)のＬパターン(29)の渦巻き中心に対応させて、ヴィアホール(30)を形成し、該ヴィアホール(30)によってＬパターン(29)を下層の回路素子基板(図示省略)と接続する。これによって、インダクタ素子が構成される。
Ｃパターン(26)は、図７の如く平面電極(21)から形成されており、該平面電極(21)の端縁から導体パターン(22)が伸びている。そして、図８に示す様に、互いに重なる２層の誘電体シート(10)(10)の表面に形成されている一対のＣパターン(26)(26)によってコンデンサ素子が構成され、該コンデンサ素子のキャパシタンスの大きさは、一対の平面電極の対向面の面積によって決定される。
【０００５】
更に積層型複合デバイス(90)においては、図５の如く、最上層の回路素子基板(１)の表面に、ダイオードや抵抗等の回路素子パターンとすることが困難な電子部品(70)(71)(72)が実装される。又、適当な階層(例えば最下層)の回路素子基板(１)には、各回路素子パターンを接地するためのアース電極(40)が形成される。
【０００６】
フロントエンドモジュールを構成すべき積層型複合デバイスは、次の様にして設計される。
先ず、フロントエンドモジュールとして必要な機能を実現するための電子回路が設計され、その電子回路を構成しているインダクタやコンデンサ等の複数の回路素子について、それぞれの形状(寸法、パターン長、面積等)が決定される。そして、該形状に基づいて、積層型複合デバイスを構成すべき回路素子基板の積層数や、誘電体シートのサイズが決定され、その誘電体シートの表面に必要な回路素子が配置される。続いて、積層型複合デバイスとしての特性値が予測され、フロントエンドモジュールとして所定の機能が得られる様に、各回路素子の形状が修正される。
【０００７】
上述の設計が完了すると、その設計に基づき、次の工程を経て積層型複合デバイスが製造される。
先ず、バインダーを含有するセラミック製の誘電体シート(以下、グリーンシートという)を必要枚数作製し、各グリーンシートに対し、上述の設計によって決定された各回路素子パターンの配置に基づいて、貫通孔を開設する。次に、各グリーンシートの表面に、必要な回路素子パターンを銀等の導電材を用いて印刷すると共に、貫通孔には銀等の導電材を充填し、ヴィアホールを形成する。この様にして作製された複数枚のグリーンシートを積層し、プレス加工を施すことによって、これらのグリーンシートを互いに密着させる。次に、積層されたグリーンシートに焼結処理を施すことによって、グリーンシート中のバインダーを除去し、一体の基板ブロックを得る。その後、基板ブロックをチップ毎に分断し、各チップの最上層の回路素子基板に必要な電子部品を実装する。最後に、各チップをケーシング内に収容して、積層型複合デバイスを完成する。
【０００８】
【発明が解決しようとする課題】
ところで、近年の携帯電話機に対する更なる小型化の要求に伴って、積層型複合デバイスに対する集積度の向上及び小型化の要求が益々厳しくなっている。
そこで従来は、１枚の回路素子基板に出来るだけ数多くの回路素子パターンを配置する等の対策が講じられているが、隣接する回路素子パターンの間隔(リードピッチ)の狭小化には限度があるため、積層型複合デバイスの小型化が限界に達していた。
この様な状況において、本発明は、積層型複合デバイスを更に小型化することを目的とする。
【０００９】
【課題を解決する為の手段】
上記目的を達成するべく、本発明者らは鋭意研究を重ねた結果、例えば図８に示す従来の積層型複合デバイス(90)においては、図８中にそれぞれＬ１とＬ２、Ｌ４とＬ５、Ｌ８とＬ９で示す様に、互いに重なり合う一組の回路素子基板(１)(１)に形成されているＬパターン(29)とＣパターン(26)が同軸上に配置される場合があり、この場合、Ｌパターン(29)とＣパターン(26)が対向して、対向面がコンデンサ素子として機能し、相対的にＬパターン(29)のインダクタンスが小さくなることを明らかにした。これによって、Ｌパターン(29)が所期のインダクタンスを発揮することが出来ず、所期のインダクタンスを得るためにはＬパターン(29)の回路長を設計値よりも長く形成する必要が生じ、この結果、Ｌパターン(29)の占有面積が大きくなって、積層型複合デバイス(90)の小型化を阻んでいたのである。
【００１０】
そこで本発明は、複数枚の回路素子基板に形成されているＬパターンとＣパターンの相互干渉をなくすことによって、各Ｌパターンが所期のインダクタンスを発揮する積層型複合デバイスを提供し、これによって積層型複合デバイスの小型化を図るものである。
【００１１】
本発明の積層型複合デバイスは、複数の回路素子層を積層して構成される積層型複合デバイスであって、各回路素子層は、ベース層の表面に、１或いは複数の回路素子パターンを形成してなり、複数の回路素子層に形成された複数の回路素子パターンが互いに接続されて、所定の機能を発揮すべき電子回路を構成している。
両端の２つのベース層を除く中間の複数のベース層の内、１つのベース層の表面にはアース電極が形成されており、該アース電極が形成されたベース層の両側にはそれぞれ、複数の回路素子層からなる回路素子層群が形成され、一方の回路素子層群に前記複数の回路素子パターンに含まれる全てのＬパターンが配置され、他方の回路素子層群に前記複数の回路素子パターンに含まれる全てのＣパターンが配置されている。
尚、ベース層としては誘電体層を採用することが出来る。
【００１２】
上記本発明の積層型複合デバイスにおいては、前記一方の回路素子層群に配置されているＬパターンと、前記他方の回路素子層群に配置されているＣパターンとが互いに対向して配置されたとしても、両パターン間にはアース電極が介在しているので、両パターンがコンデンサ素子として機能することはない。従って、Ｌパターンには所期の大きさのインダクタンスを得ることが出来る。その結果、ＬパターンとＣパターンの相互干渉によってインダクタンスが低下していた従来の積層型複合デバイスに比べて、Ｌパターンのパターン長は短くて済む。
【００１３】
具体的構成において、前記一方の回路素子層群が実装基板から離間すると共に、前記他方の回路素子層群が実装基板に接近した姿勢で、実装基板上に実装されている。
該具体的構成によれば、前記一方の回路素子層群に配置されたＬパターンは、実装基板に形成されているアース電極と前記ベース層に形成されたアース電極の両方から最も離れた配置に出来る。従って、Ｌパターンがアース電極と対向面を形成することによるコンデンサ素子の機能を抑制することが出来、これによってＬパターンには所期のインダクタンスを得ることが出来る。
【００１４】
【発明の効果】
本発明に係る積層型複合デバイスによれば、従来よりもＬパターンのパターン長が短くなるので、回路素子基板上のＬパターンの占有面積が小さくなって、積層型複合デバイスの小型化を図ることが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明をデュアルバンド携帯電話機のフロントエンドモジュールに実施した例につき、図面に沿って具体的に説明する。
本発明に係るデュアルバンド携帯電話機は、異なる２つの周波数帯域(例えば９００ＭＨｚ帯域と１９００ＭＨｚ帯域)の切換え受信が可能であって、図４に示す如き回路構成のフロントエンドモジュール(５)を具えている。即ち、アンテナ(51)によって受信された信号は、ダイプレクサ(61)を経て周波数帯域毎に振り分けられ、周波数帯域毎の送受切換えスイッチ回路(62)(64)を経て受信端子(53)(56)から後段回路へ出力される。又、送信時に、周波数帯域毎の送信端子(52)(55)に供給された送信信号は、周波数帯域毎にローパスフィルター(63)(65)を経て高調波成分を除去された後、送受信切換えスイッチ回路(62)(64)及びダイプレクサ(61)を経て、アンテナ(51)から送信される。尚、送受信切換えスイッチ回路(62)(64)の切換えは、コントロール端子(54)(57)に供給される制御信号によって制御される。
【００１６】
図１に示す如く、本発明の積層型複合デバイス(９)は、複数枚(例えば１５枚)の回路素子基板(１)を積層して構成されており、各回路素子基板(１)は、セラミック製の誘電体シート(10)を具え、該誘電体シート(10)の表面に、銀を用いた印刷により形成されたＣパターン(26)やＬパターン(29)等の複数の回路素子パターンが配置されている。そして、アース電極(40)は、両端の２枚の誘電体シート(10a)(10b)を除く複数の誘電体シート(10)の内、中間の１枚の誘電体シート(10)の表面に形成されている。
そして、これら複数の回路素子パターンは、同一回路素子基板上に形成された帯状の導体パターン(図示省略)や、誘電体シート(10)の貫通孔に銀を充填してなるヴィアホール(30)を介して、互いに電気的に接続されている。
【００１７】
図２に示す様に、複数の回路素子パターンに含まれる全てのＬパターン(29)は、アース電極(40)が形成された第Ｌ６層の誘電体層(10)を境にして、上方の第Ｌ１層〜第Ｌ４層の回路素子基板(１)に配置されている。又、Ｃパターン(26)は、互いに対向する一対が対向面を形成してコンデンサ素子を構成しており、全てのＣパターン(26)は、アース電極(40)が形成された第Ｌ６層の誘電体層(10)を境にして、下方の第Ｌ７層〜第Ｌ１０層の回路素子基板(１)に配置されている。
尚、仮にＬパターン(29)が形成された誘電体層(10)がアース電極(40)の直上に配置された場合、該Ｌパターン(29)とアース電極(40)が一対の電極となってコンデンサ素子としての機能を発揮し、該Ｌパターン(29)には所期のインダクタンスを得ることが出来ない。そこで、本実施例においては、図２に示す様に、アース電極(40)に最も近い上層の誘電体層(10c)とアース電極(40)の間に、誘電体層(10)の表面に回路素子パターンを形成していないバッファ層(11)を配置して、アース電極(40)の影響を阻止している。
【００１８】
更に、積層型複合デバイス(９)においては、図１の如く、最上層の回路素子基板(１)の表面に、ダイオードや抵抗等の回路素子パターンとすることが困難な電子部品(70)(71)(72)が搭載される。そして、図示省略する実装基板上に図１に示す姿勢で積層型複合デバイス(９)が実装される。
【００１９】
上記本発明の積層型複合デバイスにおいては、全てのＬパターン(29)と全てのＣパターン(26)の間にアース電極(40)が配置されており、Ｌパターン(29)とＣパターン(26)は、アース電極(40)を介して互いに対向しているので、コンデンサ素子として機能することがなく、Ｌパターン(29)のインダクタンスが低下することはない。従って、インダクタ素子には、所期のインダクタンスを得ることが出来る。
更に、Ｌパターン(29)又はＣパターン(26)の設計を変更する場合においても、Ｌパターン(29)とＣパターン(26)が互いに影響を及ぼし合うことがないので、設計変更の対象となるＬパターン(29)及びＣパターン(26)以外のＬパターン(29)及びＣパターン(26)については、インダクタンスやキャパシタンスが変化することはない。従って、回路素子の設計変更が容易である。
又、アース電極(40)よりも上層の回路素子基板(１)にＬパターン(29)が配置されているので、実装基板上のアース電極と積層型複合デバイス(９)中のアース電極(40)の両方から充分に離れた位置に、多くのＬパターン(29)が配置されることとなって、Ｌパターン(29)がアース電極と対向面を形成することによって生じるコンデンサ素子としての機能を最小限に抑えることが出来る。
【００２０】
次に、本発明の積層型複合デバイスの設計方法について、図３に示す工程図に沿って説明する。
先ず、設計スペック・コンセプトＰ１においては、デュアルバンド携帯電話機のフロントエンドモジュールとして要求される仕様に応じて、必要な機能を決定し、続いて、回路シミュレータによる回路設計工程Ｐ２においては、前記必要な機能を実現するための回路を設計する。
次に、回路パラメータの最適化工程Ｐ３において、各回路素子の仮特性を決定し、回路全体の特性を予測した後、各回路素子の仮特性に基づく回路全体の特性と前記必要な機能とが一致するまで、前記回路設計工程Ｐ２を繰り返す。
【００２１】
必要な機能が達成されると、次に電磁界シミュレータによる回路エレメントの設計工程Ｐ４において、各回路素子の形状(寸法、パターン長、面積等)を決定し、これによって得られた各回路素子の形状に基づいて、誘電体シートの必要な面積を算出する。
続いて、Ｌパターン及びＣパターンのレイアウト設計工程Ｐ５において、Ｌパターン及びＣパターンの配置を決定する。この際、全てのＬパターンは、アース電極が形成されている誘電体シートを境にして一方の複数の誘電体シートに配置される。又、全てのＣパターンは、アース電極が形成されている誘電体シートを境にして他方の複数の誘電体シートに配置される。
【００２２】
尚、従来は、上記Ｌパターン及びＣパターンのレイアウト設計工程Ｐ５において、回路ブロック毎にＬパターン及びＣパターンを配置していたため、ＬパターンとＣパターンが同軸上に重なり合う様に配置されていた。
【００２３】
その後、積層数及び基板サイズの決定工程Ｐ６において、前記Ｌパターン及び前記Ｃパターンの配置を考慮に入れた積層数と基板サイズを決定する。更に、各層へのレイアウト設計工程Ｐ７においては、既に配置の決まっているＬパターン及びＣパターン以外の回路素子について、各層に対する配置を決定する。
次に、電磁界シミュレータによる全体シミュレーション工程Ｐ８において、各回路素子間の相互干渉等による影響を考慮に入れた回路全体の特性を予測する。そして、回路全体の特性と前記機能とが一致するまで、各層へのレイアウト設計工程Ｐ７を繰り返す。
この結果、必要な機能が達成されて、本発明に係る積層型複合デバイスの設計が完了すると、その設計結果に基づいて、従来と同様の製造工程により積層型複合デバイスを作製する。
【００２４】
尚、上述の本発明に係る積層型複合デバイスの設計方法において、アース電極が形成されている誘電体層を境にして、ＬパターンとＣパターンとを完全に分けて配置することが困難な場合には、出来るだけ多くのＬパターンとＣパターンを分けて配置することによって、同様の効果を得ることが出来る。
【００２５】
又、上述の実施例においては、コンデンサ素子を構成する一対の平面電極(21)(21)が導電パターン(22)によって他の回路素子と連結されている構成を示したが、ヴィアホール(30)によって他の回路素子と連結されている構成としても、本発明の効果を得ることが出来る。
【図面の簡単な説明】
【図１】本発明に係る積層型複合デバイスの断面図である。
【図２】本発明に係る積層型複合デバイスの積層構造を表わす分解斜視図である。
【図３】本発明に係る積層型複合デバイスの設計方法を表わす工程図である。
【図４】デュアルバンド携帯電話機のフロントエンドモジュールの回路図である。
【図５】従来の積層型複合デバイスの断面図である。
【図６】積層型複合デバイスを構成する回路素子基板の一部破断斜視図である。
【図７】積層型複合デバイスを構成する他の回路素子基板の一部破断斜視図である。
【図８】従来の積層型複合デバイスの積層構造を表わす分解斜視図である。
【符号の説明】
(１) 回路素子基板
(10) 誘電体シート
(21) 平面電極
(22) 導体パターン
(26) コンデンサパターン
(29) インダクタパターン
(30) ヴィアホール
(40) アース電極
(５) フロントエンドモジュール
(70) 電子部品
(９) 積層型複合デバイス
(90) 積層型複合デバイス

Claims

複数の回路素子層を積層して構成される積層型複合デバイスであって、各回路素子層は、ベース層の表面に、１或いは複数の回路素子パターンを形成してなり、複数の回路素子層に形成された複数の回路素子パターンが互いに接続されて、所定の機能を発揮すべき電子回路を構成している積層型複合デバイスにおいて、両端の２つのベース層を除く中間の複数のベース層の内、１つのベース層の表面にはアース電極が形成されており、該アース電極が形成されたベース層の両側にそれぞれ、複数の回路素子層からなる回路素子層群が形成され、一方の回路素子層群に、前記複数の回路素子パターンに含まれる全てのインダクタパターンが配置され、他方の回路素子層群に、前記複数の回路素子パターンに含まれる全てのコンデンサパターンが配置されると共に、
前記全てのインダクタパターンと前記全てのコンデンサパターンを同軸上にしない配置をされ、
前記一方の回路素子層群が実装基板から離間すると共に、前記他方の回路素子層群が実装基板に接近した姿勢で、実装基板上に実装されていることを特徴とする積層型複合デバイス。
複数の回路素子層を積層して構成される積層型複合デバイスであって、各回路素子層は、ベース層の表面に、１或いは複数の回路素子パターンを形成してなり、複数の回路素子層に形成された複数の回路素子パターンが互いに接続されて、所定の機能を発揮すべき電子回路を構成している積層型複合デバイスの製造方法において、
両端の２つのベース層を除く中間の複数のベース層の内、少なくとも１つのベース層の表面にアース電極を配置し、該アース電極が配置されたベース層の両側に位置する複数の回路素子層からなる回路素子層群の内、一方の回路素子層群に出来るだけ多くのインダクタパターンを配置し、他方の回路素子層群に出来るだけ多くのコンデンサパターンを配置すると共に、前記多くのインダクタパターンと前記多くのコンデンサパターンを同軸上にしない配置をし、
前記一方の回路素子層群が実装基板から離間すると共に、前記他方の回路素子層群が実装基板に接近した配置とする設計工程と、設計工程によって決定された回路素子パターンの配置に基づいて、各ベース層の表面に必要な回路素子パターンを形成し、これらのベース層を積層して一体化する製造工程とを有することを特徴とする積層型複合デバイスの製造方法。