JP2002222730A - 積層型複合デバイス - Google Patents

Abstract

(57)【要約】 【課題】 各回路素子層は、誘電体層の表面に、１或い
は複数の回路素子パターンを形成してなり、複数の回路
素子層に形成された複数の回路素子パターンが互いに接
続されて、所定の機能を発揮すべき電子回路を構成して
いる積層型複合デバイスにおいて、所期のキャパシタン
スを得ることが出来るコンデンサ素子を提供する。 【解決手段】 本発明に係る積層型複合デバイスにおい
て、コンデンサ素子20を構成する大きさの異なる一対の
平面電極21、25の内、所期のキャパシタンスを得ること
が出来る大きさに形成された平面電極25は、該平面電極
25から垂直に伸びるヴィアホール30によってアース電極
以外の他の回路素子と接続され、他方の平面電極21の範
囲内に包含されている。従って、一対の平面電極21、25
の対向部分が前記平面電極25の大きさと一致するので、
該コンデンサ素子20は所期のキャパシタンスを発揮す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯電話機等の電
子機器に装備される各種電子回路を構成するための積層
型複合デバイスに関するものである。

【０００２】

【従来の技術】携帯電話機には、図４に示す如くインダ
クタやコンデンサ等の複数の回路素子から構成されるフ
ロントエンドモジュール(５)が装備されているが、近年
の携帯電話機における小型化の要求に応じて、フロント
エンドモジュール(５)を構成する複数の回路素子を、図
５に示す如き１チップの積層型複合デバイス(90)に集積
化して、メイン基板上に配置することが行なわれてい
る。

【０００３】積層型複合デバイス(90)は、複数枚の回路
素子基板(１)を積層して構成されており、各回路素子基
板(１)には、セラミック製の誘電体シート(10)の表面に
形成されたコンデンサパターン(80)(以下、Ｃパターン
という)やインダクタパターン(以下、Ｌパターンとい
う)等の複数の回路素子パターン(２)が形成されている
(特許第3048592号、特許第3067612号等)。そして、これ
らの回路素子パターン(２)は、図６の如く同一回路素子
基板(１)に形成された導体パターン(22)や、誘電体シー
ト(10)の貫通孔(35)に銀等の導電材を充填してなる導電
路(以下、ヴィアホールという)(30)を介して、互いに電
気的に接続されている。

【０００４】誘電体シート(10)の表面に形成されたＣパ
ターン(80)は平面電極(81)によって形成され、該平面電
極(81)の端縁から導体パターン(22)が伸びている。そし
て、図７に示す様に、互いに重なる２層の誘電体シート
(10)(10)の表面に形成されている一対の平面電極(81)(8
1)によってコンデンサ素子(８)が構成され、該コンデン
サ素子(８)のキャパシタンスの大きさは、前記一対の平
面電極(81)(81)の対向面の面積で決定される。

【０００５】更に積層型複合デバイス(90)においては、
図５の如く、最上層の回路素子基板(１)の表面に、ダイ
オードや抵抗等の回路素子パターンとすることが困難な
電子部品(70)(71)(72)が実装される。又、適当な階層
(例えば最下層)の回路素子基板(１)には、各回路素子パ
ターンを接地するためのアース電極(40)が形成される。

【０００６】フロントエンドモジュールを構成すべき積
層型複合デバイスは、次の様にして設計される。先ず、
フロントエンドモジュールとして必要な機能を実現する
ための電子回路が設計され、その電子回路を構成してい
るインダクタやコンデンサ等の複数の回路素子につい
て、それぞれの形状(寸法、パターン長、面積等)が決定
される。そして、該形状に基づいて、積層型複合デバイ
スを構成すべき回路素子基板の積層数や、誘電体シート
のサイズが決定され、その誘電体シートの表面に必要な
回路素子が配置される。続いて、積層型複合デバイスと
しての特性値が予測され、フロントエンドモジュールと
して所定の機能が得られる様に、各回路素子の形状が修
正される。

【０００７】上述の設計が完了すると、その設計に基づ
き、次の工程を経て積層型複合デバイスが製造される。
先ず、バインダーを含有するセラミック製の誘電体シー
ト(以下、グリーンシートという)を必要枚数作製し、各
グリーンシートに対し、上述の設計によって決定された
各回路素子パターンの配置に基づいて、貫通孔を開設す
る。次に、各グリーンシートの表面に、必要な回路素子
パターンを銀等の導電材を用いて印刷すると共に、貫通
孔には銀等の導電材を充填し、ヴィアホールを形成す
る。この様にして作製された複数枚のグリーンシートを
積層し、プレス加工を施すことによって、これらのグリ
ーンシートを互いに密着させる。次に、積層されたグリ
ーンシートに焼結処理を施すことによって、グリーンシ
ート中のバインダーを除去し、一体の基板ブロックを得
る。その後、基板ブロックをチップ毎に分断し、各チッ
プの最上層の回路素子基板に必要な電子部品を実装す
る。最後に、各チップをケーシング内に収容して、積層
型複合デバイスを完成する。

【０００８】従来の積層型複合デバイスにおいて、コン
デンサ素子(８)を構成する一対の平面電極(81)(81)はそ
れぞれ、所期のキャパシタンスを得るために必要な大き
さに形成されるが、図８に示す様に、平面電極(81)(81)
が形成されている２つの回路素子基板の積層位置にずれ
が生じると、図中にハッチングを施して示す様に、一対
の平面電極(81)(81)の対向面(23)の面積が、平面電極(8
1)全体の面積よりも小さくなる。従って、該コンデンサ
素子(８)によって得られるキャパシタンスの大きさは、
所期のキャパシタンスよりも小さくなることがあった。

【０００９】そこで、図９に示す様にコンデンサ素子(8
2)を構成する一対の平面電極(83)(84)の内、一方の平面
電極(84)を所期のキャパシタンスを得るために必要な大
きさに形成すると共に、他方の平面電極(83)を前記一方
の平面電極(84)よりも大きく形成したコンデンサ素子(8
2)が知られている。該コンデンサ素子(82)においては、
各平面電極(83)(84)が形成されている２つの回路素子基
板の積層位置に多少のずれが生じても、前記他方の平面
電極(83)の範囲内に一方の平面電極(84)が包含されるこ
とになるので、一対の平面電極(83)(84)の対向面(23)の
面積は、前記一方の平面電極(84)の大きさと一致して、
所期のキャパシタンスを得ることが出来るのである。

【００１０】

【発明が解決しようとする課題】ところが、図９に示す
従来のコンデンサ素子(82)においては、一方の平面電極
(84)の端縁から伸びている導体パターン(22)が他方の平
面電極(83)と対向して、図中に網目のハッチングで示す
様に、重なり部分(24)を形成するので、一対の平面電極
(83)(84)の対向面(23)に加えて、該重なり部分(24)もコ
ンデンサとして機能することとなる。そのため、前記コ
ンデンサ素子(82)のキャパシタンスは、所期のキャパシ
タンスよりも大きくなるという問題があった。又、回路
素子基板の積層位置にずれが生じて、平面電極(83)(84)
の何れか一方が図中の矢印の方向にずれた場合、該重な
り部分(24)の面積が変化するため、キャパシタンスの大
きさにばらつきが発生する問題があった。本発明の目的
は、コンデンサ素子に所期のキャパシタンスを得ること
が出来る積層型複合デバイスを提供することである。

【００１１】

【課題を解決する為の手段】本発明に係る積層型複合デ
バイスは、複数の回路素子層を積層して構成される積層
型複合デバイスであって、各回路素子層は、誘電体層の
表面に、１或いは複数の回路素子パターンを形成してな
り、複数の回路素子層に形成された複数の回路素子パタ
ーンが互いに接続されて、所定の機能を発揮すべき電子
回路を構成している。少なくとも１つの誘電体層の両面
には、大きさの異なる一対の平面電極が形成されて、両
平面電極によってコンデンサ素子を構成しており、該コ
ンデンサ素子の両平面電極はそれぞれ、アース電極以外
の回路素子パターンと連結されており、両平面電極の
内、一方の平面電極は所期のキャパシタンスを得ること
が出来る大きさに形成され、他方の平面電極は前記一方
の平面電極よりも大きく形成され、前記一方の平面電極
は前記他方の平面電極の範囲内に全体が包含される様に
配置されると共に、前記一方の平面電極には、その平面
電極範囲内に連結点を有して回路素子層を貫通する導電
路が連結されている。

【００１２】上記本発明の積層型複合デバイスにおいて
は、前記一対の平面電極によって形成される対向部分が
コンデンサ素子としての機能を発揮する。そして、前記
一方の平面電極が所期のキャパシタンスを得ることが出
来る大きさに形成されているので、該対向部分も所期の
キャパシタンスを得ることが出来る大きさとなる。従っ
て、該コンデンサ素子のキャパシタンスは所期の大きさ
となる。又、前記一対の平面電極の対向位置が多少ずれ
た場合であっても、前記一方の平面電極全体が前記他方
の平面電極の範囲内に包含されている状態が保たれるの
で、前記対向部分も所期のキャパシタンスを得ることが
出来る大きさとなり、該コンデンサ素子のキャパシタン
スは所期の大きさとなる。

【００１３】

【発明の効果】本発明に係る積層型複合デバイスによれ
ば、コンデンサ素子のキャパシタンスは所期の大きさと
なり、該積層型複合デバイスによって形成される電子回
路は所定の機能を発揮する。

【００１４】

【発明の実施の形態】以下、本発明をデュアルバンド携
帯電話機のフロントエンドモジュールに実施した例につ
き、図面に沿って具体的に説明する。本発明に係るデュ
アルバンド携帯電話機は、異なる２つの周波数帯域(例
えば９００ＭＨｚ帯域と１９００ＭＨｚ帯域)の切換え
受信が可能であって、図４に示す如き回路構成のフロン
トエンドモジュール(５)を具えている。即ち、アンテナ
(51)によって受信された信号は、ダイプレクサ(61)を経
て周波数帯域毎に振り分けられ、周波数帯域毎の送受切
換えスイッチ回路(62)(64)を経て受信端子(53)(56)から
後段回路へ出力される。又、送信時に、周波数帯域毎の
送信端子(52)(55)に供給された送信信号は、周波数帯域
毎にローパスフィルター(63)(65)を経て高調波成分を除
去された後、送受信切換えスイッチ回路(62)(64)及びダ
イプレクサ(61)を経て、アンテナ(51)から送信される。
尚、送受信切換えスイッチ回路(62)(64)の切換えは、コ
ントロール端子(54)(57)に供給される制御信号によって
制御される。

【００１５】図１に示す如く、本発明の積層型複合デバ
イス(９)は、複数枚(例えば１５枚)の回路素子基板(１)
を積層して構成されており、各回路素子基板(１)は、セ
ラミック製の誘電体シート(10)を具え、該誘電体シート
(10)の表面に、銀を用いた印刷により形成されたＣパタ
ーン(26)(27)やＬパターン等の複数の回路素子パターン
(２)が形成されている。そして、これら複数の回路素子
パターン(２)は、同一回路素子基板上に形成された帯状
の導体パターン(図示省略)や、誘電体シート(10)の貫通
孔に銀を充填してなるヴィアホール(30)を介して、互い
に電気的に接続されている。

【００１６】コンデンサ素子(20)を構成すべき一対のＣ
パターン(26)(27)は、図２に示す様に、互いに重なり合
う２層(Ｌ３及びＬ４)の回路素子基板(１)(１)の表面に
形成されている一対の平面電極(21)(25)から構成されて
いる。コンデンサ素子(20)を構成する一対の平面電極(2
1)(25)の内、一方の平面電極(25)は、所期のキャパシタ
ンスを得ることが出来る大きさに形成され、他方の平面
電極(21)は、前記一方の平面電極(25)を包含することが
出来る大きさに形成されている。そして、図３に示す様
に、前記平面電極(25)が前記他方の平面電極(21)の範囲
内に包含される様に配置されて、コンデンサ素子(20)と
しての機能を発揮する対向面(23)を形成している。前記
平面電極(25)とアース電極以外の他の回路素子は、該平
面電極(25)の範囲内から垂直に回路素子基板(１)を貫通
するヴィアホール(30)を介して連結され、前記他方の平
面電極(21)とアース電極以外の他の回路素子は、導体パ
ターン(22)を介して連結されている。

【００１７】更に、積層型複合デバイス(９)において
は、図１の如く、最上層の回路素子基板(１)の表面に、
ダイオードや抵抗等の回路素子パターンとすることが困
難な電子部品(70)(71)(72)が搭載される。又、最下層の
回路素子基板(１)には、各回路素子パターンを接地する
ためのアース電極(40)が形成されている。

【００１８】本発明の積層型複合デバイスの製造方法
は、先に述べた従来の積層型複合デバイスの製造方法と
同じであるので、説明を省略する。

【００１９】上記本発明の積層型複合デバイスにおい
て、コンデンサ素子(20)を構成する一対の平面電極(21)
(25)の対向面(23)の面積は、所期のキャパシタンスを得
ることが出来る大きさに形成された一方の平面電極(25)
の大きさと一致する。この結果、前記コンデンサ素子(2
0)のキャパシタンスは、所期の大きさとなる。又、前記
他方の平面電極(21)の範囲内に前記一方の平面電極(25)
が包含されている。従って、各平面電極(21)(25)が形成
されている２層の回路素子基板の積層位置がずれて、一
対の平面電極(21)(25)の対向位置にずれが生じても、コ
ンデンサ素子(20)としての機能を発揮すべき対向面(23)
は常に同じ面積となるので、コンデンサ素子(20)のキャ
パシタンスは、所期の大きさとなる。

【００２０】尚、上述の実施例においては、コンデンサ
素子(20)を構成する一対の平面電極(21)(25)の内、一方
の平面電極(25)がヴィアホール(30)によってアース電極
以外の他の回路素子と連結されている構成を示したが、
両方の平面電極(21)(25)がヴィアホール(30)によってア
ース電極以外の他の回路素子と連結されている構成とし
ても本発明の効果を得ることが出来る。

【図面の簡単な説明】

【図１】本発明に係る積層型複合デバイスの断面図であ
る。

【図２】本発明に係る積層型複合デバイスの積層構造を
表わす分解斜視図である。

【図３】本発明に係るコンデンサ素子を構成する一対の
平面電極の配置を示す平面図である。

【図４】デュアルバンド携帯電話機のフロントエンドモ
ジュールの回路図である。

【図５】従来の積層型複合デバイスの断面図である。

【図６】積層型複合デバイスを構成する回路素子基板の
一部破断斜視図である。

【図７】従来の積層型複合デバイスの積層構造を表わす
分解斜視図である。

【図８】従来のコンデンサ素子を構成する一対の平面電
極の配置を示す平面図である。

【図９】他の従来のコンデンサ素子を構成する一対の平
面電極の配置を示す平面図である。

【符号の説明】

(１) 回路素子基板 (10) 誘電体シート (２) 回路素子パターン (20) コンデンサ素子 (21) 平面電極 (25) 平面電極 (30) ヴィアホール (40) アース電極 (５) フロントエンドモジュール (82) コンデンサ素子 (83) 平面電極 (84) 平面電極 (９) 積層型複合デバイス (90) 積層型複合デバイス

フロントページの続き (72)発明者 森 孝幸 大阪府大東市三洋町１番１号 三洋電子部 品株式会社内 (72)発明者 汲田 稔 大阪府大東市三洋町１番１号 三洋電子部 品株式会社内 Ｆターム(参考） 5E001 AB03 AD05 AH01 AH09 AJ01 5E070 AA05 AB04 CB01 5E082 AB03 DD07 EE04 EE23 FF05 FG04 FG26 FG46 FG54 LL15

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の回路素子層を積層して構成される
   積層型複合デバイスであって、各回路素子層は、誘電体
   層の表面に、１或いは複数の回路素子パターンを形成し
   てなり、複数の回路素子層に形成された複数の回路素子
   パターンが互いに接続されて、所定の機能を発揮すべき
   電子回路を構成している積層型複合デバイスにおいて、
   少なくとも１つの誘電体層の両面には、大きさの異なる
   一対の平面電極が形成されて、両平面電極によってコン
   デンサ素子を構成しており、両平面電極の内、一方の平
   面電極は所期のキャパシタンスを得ることが出来る大き
   さに形成され、他方の平面電極は前記一方の平面電極よ
   りも大きく形成され、前記一方の平面電極は前記他方の
   平面電極の範囲内に全体が包含される様に配置されると
   共に、前記一方の平面電極には、その平面電極範囲内に
   連結点を有して回路素子層を貫通する導電路が連結され
   ていることを特徴とする積層型複合デバイス。
2. 【請求項２】 前記コンデンサ素子の両平面電極はそれ
   ぞれアース電極以外の回路素子パターンと連結されてい
   ることを特徴とする請求項１に記載の積層型複合デバイ
   ス。