JP2002208846A

JP2002208846A - 立ち上がり逓倍回路

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Publication number: JP2002208846A
Application number: JP2001373356A
Authority: JP
Inventors: Jean-Marie Boudry; ジヤン−マリー・ブドリー
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 2000-12-07
Filing date: 2001-12-06
Publication date: 2002-07-26
Anticipated expiration: 2021-12-06
Also published as: FR2817981B1; US20020113630A1; FR2817981A1; DE60110194D1; DE60110194T2; JP3676730B2; EP1213839B1; US6636088B2; EP1213839A1; ATE293851T1

Abstract

(57)【要約】【課題】カスケード接続した遅延セルからなる立ち上
がり逓倍回路を構成し、従来技術の不都合を回避する。【解決手段】逓倍回路は、Ｎ個の遅延セル（１３０、
１３１、１３２、１３３、１３４）のチェーンを含む。
遅延セルの順序は次のように決定する。１からＮの値ｊ
が、全体遅延に対応し、Ｎ個の遅延セルのチェーンに与
えられ、ｊに対し、第一の動作ループ（１１
６、．．．、１２８）が、１からＮの値ｉを持つ第二の
動作ループ（１１８、．．．、１２７）を含み、値ｉは
前記チェーンのセルの一列に対応する。第二のループの
作動により、列ｉのセルの制御前出力遅延エラー（ａ
（ｊ、ｉ））の第一の値を計算し、遅延の制御後、第一
の値が所定閾値より大きい場合、前記エラーの第二の値
を計算し、決定すべき順序を列ｉが補完する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、立ち上がり逓倍回
路に関する。このような回路は、たとえば、同一の基準
クロック信号から、位相のずれた複数のクロック信号を
得る場合に有効である。また、基準クロック信号より周
波数が大きいクロック信号を得る場合にも有効である。

【０００２】

【従来の技術】ＦＲ２６５８０１５（ＵＳ５２６０６０
８、ＵＳ５５４８２３５、ＵＳ５８３８１７８）は、周
波数逓倍器を構成できる位相ロック回路を記載してい
る。電圧制御されるＶＣＯタイプの既知の回路と比べる
と、この回路は、応答時間が短く、耐雑音性に優れると
いう長所を有する。その遅延回路は、遅延回路の入力信
号と出力信号との間の位相コンパレータの出力信号によ
り制御される。その遅延回路は、各セルの基本遅延増分
Ｔ_ｅを制御信号が制御するようにカスケード接続された
Ｎ個のセルから構成される。制御信号は、Ｎ個のセルに
同時に入るので、遅延回路の最小遅延増分は、各セルの
基本遅延増分Ｔ_ｅのＮ倍になる。こうした従来技術の遅
延回路により、基本遅延増分Ｔ_ｅのＮ倍の精度で入出力
間の位相エラーを良く修正することができる。

【０００３】本発明の目的は、基本遅延増分Ｔ_ｅのＮ倍
の精度よりも高い精度で遅延回路の入出力間の位相エラ
ーを修正することにある。これは、基本遅延増分Ｔ_ｅの
最小値が回路の構成技術によって必然的に制御されるに
もかかわらず、高い周波数に到達できるという長所をも
つ。本発明の解決方法によれば、位相コンパレータの出
力信号は、Ｎ個のセルを同時に制御するのではなく、各
セルを別々に制御する。

【０００４】従来の解決方法は、全てのセルの同時制御
が信号の動作周期（ｄｕｔｙｃｙｃｌｅ）を維持する
ので、明白なものではない。実際、従来技術の遅延回路
では、一度に１個のセルの遅延を増分する場合でも問題
が提起される。基本遅延増分Ｔ_ｅの位相エラーが発生す
ると、その修正前に、各セルの出力信号が理想的な位相
に対してＴ_ｅ／Ｎのｎ倍の位相エラー状態になる。この
とき、ｎは、遅延回路の入力にある第一のセルのための
１から、遅延回路の出力にある最終セルのためのＮまで
変わる。

【０００５】カスケード接続順の各セルの連続増分制御
は、申し分のないものというわけではない。第一のセル
で基本遅延増分Ｔ_ｅを修正すると、理想的な位相に対し
て（Ｎ−１）Ｔ_ｅ／Ｎの位相エラーが発生し、その後、
各セルで（Ｎ−ｎ）Ｔ_ｅ／Ｎの位相エラーが発生して、
最終セルまで続く。最終セルでは、（Ｎ−Ｎ）Ｔ_ｅ／Ｎ
のエラーがゼロになる。この結果、セルの全部または一
部の出力信号を組み合わせる周波数逓倍器では、動作周
期（Ｎ−１）Ｔ_ｅ／Ｎが変わることがある。位相エラー
により、ｎ番目のセルからクロック信号がずれてくる。
この現象は、さらに増幅されて、基本遅延増分Ｔ_ｅより
大きい遅延回路全体の位相エラーとなる。

【０００６】カスケード接続の逆の順序で各セルを連続
増分制御しても、やはり満足のいくものではない。遅延
回路の中央セルから始めても、問題を先行セル群と後続
セル群とに振り向けるだけであり、さらに後で修正する
ときに考慮するセル群の選択の問題が加わる。

【０００７】

【発明が解決しようとする課題】本発明の目的は、カス
ケード接続セルからなり、入力に位相ループバックした
遅延回路を用いて立ち上がり逓倍回路を構成し、上記の
従来技術の不都合を回避することにある。

【０００８】本発明の目的は、位相ループバックされる
Ｎ個の遅延セルのチェーンで遅延セルの順序を決定する
方法にある。

【０００９】

【課題を解決するための手段】この方法は、１個のセル
の基本遅延のｊ倍に等しい全体遅延に各値が対応し、Ｎ
個の遅延セルのチェーンに与えられる１からＮの値ｊの
ための第一の作動ループを含み、この第一のループの作
動が、前記チェーンのセルの一列に各値が対応する１か
らＮの値ｉのための第二の作動ループを含み、第二のル
ープの作動により、各セルにチェーンの全体遅延を一様
に配分する理想的な遅延に対して列ｉのセルの出力遅延
エラーを計算することにより、列ｉのセルに追加する基
本遅延の制御前に前記エラーの第一の値を計算し、前記
列ｉのセルに追加する基本遅延の制御後、第一の値が所
定の閾値より大きい場合、前記エラーの第二の値を計算
し、決定すべき前記順序を前記列ｉが補完する。

【００１０】本発明の方法によって決定される順序によ
り、立ち上がり逓倍回路を構成することができる。追加
基本遅延は、所定の順序で新しいセルに徐々に与えられ
るので、全てのセルの間で公平に配分された理想的な遅
延に対して、各セルの出力におけるエラーが最小化され
る。３から２０、またそれ以上の値Ｎに対してこの方法
を実施すると、最大エラーは、基本遅延相当であること
が分かった。

【００１１】

【発明の実施の形態】本発明の特徴および長所は、例示
のために与えられ、添付図面に関してなされた以下の説
明から、明らかになるであろう。

【００１２】図１を参照すると、Ｎ個の遅延セル１３
０、１３１、１３２、１３３、１３４がカスケード接続
されており、セル１３０が発振信号ＣＬを入力で受信し
て、発振信号ＣＬ０を出力で発生し、セル１３１が発振
信号ＣＬ０を入力で受信して、発振信号ＣＬ１を出力で
発生し、セル１３２が発振信号ＣＬ１を入力で受信し
て、発振信号ＣＬ２を出力で発生し、セル１３３が発振
信号ＣＬ２を入力で受信して、発振信号ＣＬ３を出力で
発生し、セル１３４が発振信号ＣＬ３を入力で受信し
て、発振信号ＣＬ４を出力で発生する。各信号は、各セ
ルに固有の遅延を伴って、入力で受信した信号と同じ周
波数でセルの出力で発生する。セル１３０、．．．、１
３４の遅延がこのように累積されると、信号ＣＬに関し
て信号ＣＬ４の位相ずれが起きる。

【００１３】信号ＣＬ４と信号ＣＬの位相とを既知の位
相コンパレータ１１で比較し、位相の進みまたは遅れの
二者択一の結果を出す。信号ＣＬ４の位相が信号ＣＬの
位相より小さい場合、位相コンパレータ１１は、信号Ｉ
ＮＣを発生する。信号ＣＬ４の位相が信号ＣＬの位相よ
り大きい場合、位相コンパレータ１１は、信号ＤＥＣを
発生する。

【００１４】信号ＩＮＣは、周期的でない二進カウンタ
−デカウンタ１２を増分する。以下の説明では、このカ
ウンタ−デカウンタを単にカウンタ１２とする。信号Ｄ
ＥＣは、二進カウンタ１２をデクリメントする。カウン
タ１２の値は、２個の信号ＲＥＧとＣＴＬとに分解され
る。重み付けの小さいビットは、適切な符号化により、
第一の信号ＲＥＧを構成する。重み付けの大きいビット
は、適切な符号化により、第二の信号ＣＴＬを構成す
る。重み付けの小さいビット数は、セル１３
０、．．．、１３４の数を符号化するように選択され
る。図１の例では、セル数は５個、重み付けの小さいビ
ット数は３個であって、５個の二進値、たとえば自然順
序で０００、００１、０１０、０１１、１００に符号化
する。これらの二進値は、カウンタの内部状態である。
他の二進値は、重み付けの大きいビットを構成する。

【００１５】カウンタ１２は、数Ｎが重み付けの小さい
ビットに到達するたびに、これらのビットをゼロにし、
重み付けの大きいビットが示す値を増分する送りを発生
するように構成されている。セル数Ｎが２の累乗である
場合、カウンタ１２は従来のカウンタである。セル数Ｎ
が、たとえば図１の場合のように２の累乗ではない場
合、カウンタ１２は、当業者にとって自明の方法で変更
される。セル数が５である場合、カウンタ１２の組み合
わせ回路は、コード選択により、値１００の増分によっ
て、最も小さい重み付けのビットを１にするのではなく
最も大きい重み付けのビットをゼロにし、大きい重み付
けのビットの方に送りを伝える。反対に、カウンタがデ
クリメントすると、状態０００の次は状態１００にな
る。

【００１６】信号ＣＴＬは、各セル１３０から１３４を
直接制御する。これについては、図２に関して後で詳し
く説明する。信号ＣＴＬの各ビットは、異なる導線で伝
えられる。図１の例では、重み付けの大きい３個のビッ
トにより８個の値を符号化できる。図を簡略化するため
に、３本の斜線で消した１本の線により導線全体を示し
た。３本の斜線は、この線が、３本の並列導線を含むこ
とを示している。

【００１７】信号ＲＥＧは、各セル１３０から１３４を
間接的に制御する。これについては、図２に関して後で
詳しく説明する。信号ＲＥＧのビットは、組み合わせ回
路１４によりデコードされる。組み合わせ回路１４は、
存在する遅延セルと同数の１ビットの信号、すなわち、
セル１３０に送る二進信号３０、セル１３１に送る二進
信号３１、セル１３２に送る二進信号３２、セル１３３
に送る二進信号３３、セル１３４に送る二進信号３４を
発生する。

【００１８】Ｎ＝５の場合、重み付けの小さい３個のビ
ットの内部状態に応じて、下の真理表に従って符号化さ
れる５個の信号ＲＥＧ１、ＲＥＧ２、ＲＥＧ３、ＲＥＧ
４、ＲＥＧ５を生成する。

【表１】

【００１９】実際には、Ｎ−１個の信号だけが重要であ
り、増分のたびに信号ＲＥＧをリセットすることによっ
て、送りの伝播により信号ＣＴＬが増分され、信号ＣＴ
Ｌを増分せずに信号ＲＥＧ１からＲＥＧ５の全てを１に
する同じ作用が働く。これについては後述する。従っ
て、信号ＲＥＧ５は、必ずしも生成されるとは限らな
い。

【００２０】後で説明するが、本発明による方法によ
り、組み合わせ回路１４のトラックをエッチングするこ
とができ、信号３０、３１、３２、３３、３４の一つに
各信号ＲＥＧ１、ＲＥＧ２、ＲＥＧ３、ＲＥＧ４、場合
によってはＲＥＧ５を割り当てる。

【００２１】図１に示した回路の始動時、カウンタ１２
の値はゼロである。図２に関して後述するように、信号
ＣＴＬおよび信号ＲＥＧは、そのとき、カスケード接続
されたＮ個のセル１３０から１３４のそれぞれに対して
遅延の最小値を制御する。各セルの最小の遅延は、基準
信号ＣＬに対して最終信号ＣＬ４の位相を遅延させるよ
うに選択され、期間２πよりずっと短い。その結果、位
相コンパレータ１１の入力で負のずれが生じるので、位
相コンパレータ１１の入力でゼロ以上の位相ずれを生じ
る遅延がセル１３０から１３４でカウンタ値により制御
されるまで、カウンタ１２を増分する。位相コンパレー
タ１１の入力の正のずれはカウンタ１２で減算する。

【００２２】最終信号ＣＬ４が基準信号ＣＬと同位相に
あるとき、各信号ＣＬ１からＣＬ４は、先行する各信号
ＣＬ０からＣＬ３とほぼ同じ期間の部分だけ、規則正し
く位相をずらす。端子１１０で信号ＣＬ０を回復し、端
子２１０で信号ＣＬ１を、端子３１０で信号ＣＬ２を、
端子４１０で信号ＣＬ３を、端子５１０で信号ＣＬ４を
回復することによって、信号ＣＬの立ち上がり周波数を
正確に倍にした立ち上がり周波数逓倍器が得られる。

【００２３】次に、セル１３０について、図２に関して
詳しく説明する。

【００２４】セル１３０は、一定数Ｍ個の遅延素子１１
３、２１３、３１３、４１３、５１３、６１３、７１
３、８１３を含む。遅延素子１１３は、入力で信号ＣＬ
を受信する。遅延素子２１３は、入力で、遅延素子１１
３の出力を受信する。遅延素子３１３は、入力で、遅延
素子２１３の出力を受信する。遅延素子４１３は、入力
で、遅延素子３１３の出力を受信する。遅延素子５１３
は、入力で、遅延素子４１３の出力を受信する。遅延素
子６１３は、入力で、遅延素子５１３の出力を受信す
る。遅延素子７１３は、入力で、遅延素子６１３の出力
を受信する。遅延素子８１３は、入力で、遅延素子７１
３の出力を受信する。信号ＣＬ０は、セル１３０のノー
ド３で得られる。スイッチ１５が、遅延素子１１３の出
力とノード３との間に接続されている。スイッチ２５
が、遅延素子２１３の出力とノード３との間に接続され
ている。スイッチ３５が、遅延素子３１３の出力とノー
ド３との間に接続されている。スイッチ４５が、遅延素
子４１３の出力とノード３との間に接続されている。ス
イッチ５５が、遅延素子５１３の出力とノード３との間
に接続されている。スイッチ６５が、遅延素子６１３の
出力とノード３との間に接続されている。スイッチ７５
が、遅延素子７１３の出力とノード３との間に接続され
ている。スイッチ８５が、遅延素子８１３の出力とノー
ド３との間に接続されている。

【００２５】切り換えスイッチ２は、スイッチ１５、２
５、３５、４５、５５、６５、７５、８５の中から一個
のみを導通にする。かくして、スイッチ１５、２５、３
５、４５、５５、６５、７５、８５のうちの導通スイッ
チによって、ノード３で得られる信号ＣＬ０は、それぞ
れ、遅延素子１１３の出力信号、遅延素子２１３の出力
信号、遅延素子３１３の出力信号、遅延素子４１３の出
力信号、遅延素子５１３の出力信号、遅延素子６１３の
出力信号、遅延素子７１３の出力信号、遅延素子８１３
の出力信号のいずれかに等しい。

【００２６】切り換えスイッチ２は、図３に関して詳し
く説明するように、信号３０によって制御される。切り
換えスイッチ２の出力で、導線１９は、スイッチ１５を
制御するように構成され、導線２９は、スイッチ２５を
制御するように構成され、導線３９は、スイッチ３５を
制御するように構成され、導線４９は、スイッチ４５を
制御するように構成され、導線５９は、スイッチ５５を
制御するように構成され、導線６９は、スイッチ６５を
制御するように構成され、導線７９は、スイッチ７５を
制御するように構成され、導線８９は、スイッチ８５を
制御するように構成される。導線１９は、２個のスイッ
チ１６、１７の後段に接続される。導線２９は、２個の
スイッチ２６、２７の後段に接続される。導線３９は、
２個のスイッチ３６、３７の後段に接続される。導線４
９は、２個のスイッチ４６、４７の後段に接続される。
導線５９は、２個のスイッチ５６、５７の後段に接続さ
れる。導線６９は、２個のスイッチ６６、６７の後段に
接続される。導線７９は、２個のスイッチ７６、７７の
後段に接続される。導線８９は、２個のスイッチ８６、
８７の後段に接続される。信号３０は、スイッチ１７、
２７、３７、４７、５７、６７、７７、８７の導通状態
を直接制御する。インバータ４により得られる信号３０
の逆転状態により、スイッチ１６、２６、３６、４６、
５６、６６、７６、８６の導通状態が制御される。一方
がアースに接続される導線８は、他方でスイッチ１７の
前段に接続される。導線１８は、スイッチ１６とスイッ
チ２７との前段に接続される。導線２８は、スイッチ３
７とスイッチ２６との前段に接続される。導線３８は、
スイッチ３６とスイッチ４７との前段に接続される。導
線４８は、スイッチ５７とスイッチ４６との前段に接続
される。導線５８は、スイッチ５６とスイッチ６７との
前段に接続される。導線６８は、スイッチ７７とスイッ
チ６６との前段に接続される。導線７８は、スイッチ７
６とスイッチ８７との前段に接続される。導線８８は、
スイッチ８６の前段に接続される。かくして、信号３０
がゼロであるとき、各導線１９、２９、３９、４９、５
９、６９、７９、８９の電気的状態は、それぞれ各導線
１８、２８、３８、４８、５８、６８、７８、８８の電
気的状態と同じになる。信号３０が１であるとき、各導
線１９、２９、３９、４９、５９、６９、７９、８９の
電気的状態は、それぞれ各導線８、１８、２８、３８、
４８、５８、６８、７８の電気的状態と同じになる。

【００２７】図２を参照すると、デコーダ１が、入力で
信号ＣＴＬを受信する。各導線１８、２８、３８、４
８、５８、６８、７８、８８は、デコーダ１の出力に接
続される。周知のように、デコーダ１は、信号ＣＴＬの
各値に導線１８、２８、３８、４８、５８、６８、７
８、８８のうちのただ一つの高い値を対応させるように
構成されている。そのため、信号ＣＴＬのゼロ値は、導
線１８の高い値と、別の導線の低い値とに対応する。制
御信号ＣＴＬの最大値は、導線８８の高い状態と、他の
全ての導線の低い状態とに対応する。信号３０がゼロで
あるとき、スイッチ１５、２５、３５、４５、５５、６
５、７５、８５のうちの導通スイッチは、信号ＣＴＬの
値に対応する列のスイッチである。信号３０が１である
とき、スイッチ１５、２５、３５、４５、５５、６５、
７５．８５のうちの導通スイッチは、信号ＣＴＬの値の
すぐ上にある列のスイッチである。このように、信号Ｃ
ＴＬの各値に対して、ノード３で得られる信号ＣＬ０
は、信号３０がゼロである時は信号ＣＴＬの値と同じ列
の、信号３０が１である時はすぐ上の列の、遅延素子１
１３、２１３、３１３、４１３、５１３、６１３、７１
３、８１３の出力信号に等しい。

【００２８】各遅延セル１３１、１３２、１３３、１３
４は、遅延セル１３０と同じである。図２に関する前述
の説明は、信号３０を信号３１に、信号ＣＬ０を信号Ｃ
Ｌ１に、信号ＣＬを信号ＣＬ０に代えることによってセ
ル１３１に適用され、信号３０を信号３２に、信号ＣＬ
０を信号ＣＬ２に、信号ＣＬを信号ＣＬ１に代えること
によってセル１３２に適用され、信号３０を信号３３
に、信号ＣＬ０を信号ＣＬ３に、信号ＣＬを信号ＣＬ２
に代えることによってセル１３３に適用され、信号３０
を信号３４に、信号ＣＬ０を信号ＣＬ４に、信号ＣＬを
信号ＣＬ３に代えることによってセル１３４に適用され
る。

【００２９】全ての信号３０、３１、３２、３３、３４
がゼロである場合、遅延は、全てのセル１３０、１３
１、１３２、１３３、１３４に対して同じである。この
遅延は、各セル１３０、．．．１３４の同じスイッチ１
５、２５、・・・８５に対して導通状態を制御する信号
ＣＴＬから直接発生する。従って、各信号ＣＬ０、ＣＬ
１、．．．ＣＬ４は、各セルにおける同番号の遅延素子
１１３、２１３、．．．８１３の後段で得られる。その
結果、第一のセル１３０の入力に対して最終セル１３４
の出力の遅延全体が、各セルの出力に等分に配分され
る。

【００３０】本発明により、遅延素子１１３、．．．、
８１３から得られる基本遅延にそれぞれ等しい増分によ
って、セル１３０、．．．１３４のチェーンの全体遅延
を変化させることができる。

【００３１】遅延の増加は、図４に関して説明する方法
による決定順序で信号３０、３１、．．．３４を順に１
にすることによって得られる。遅延の減少は、信号３
０、．．．３４を逆の順序で順にゼロにすることによっ
て得られる。

【００３２】図４を参照すると、この方法は、値ｊが１
からＮに変わるステップ１１６から１２８による第一の
動作ループを含む。値ｊは、基本遅延のｊ倍に等しい遅
延セル１３０、．．．１３４のチェーンの出力の追加遅
延に対応する。値ｊは、第一のループに含まれないステ
ップ１１５で１に初期化される。第一のループの動作
は、ステップ１１８から１２７による第二の作ループを
含む。１からＮの値ｉに対し、第二のループを順に通過
する。値ｉは、遅延セルのチェーンでセル１３
０、．．．１３４の列に対応する。値ｉは、第二のルー
プに含まれないステップ１１７で１に初期化される。図
１の構成では、値ｉ＝１が、セル１３０の列を示す。列
ｉの各セルに対して、第一のエラーａ（ｊ、ｉ）をステ
ップ１１８で計算する。

【００３３】値ａ（ｊ、ｉ）は、ｉ＝１の値に対してス
テップ１１７でｊに初期化される。列ｉ＝１のセルは、
図１のセル１３０である。チェーンの最終セル１３４の
出力で基本遅延のｊ倍に等しい遅延を得て、この遅延を
チェーンのＮ個のセルに同様に配分するには、第一のセ
ル１３０の出力における理想的な遅延が、基本遅延Ｔ _ｅ
のｊ／Ｎ倍に等しい。セル１３０の追加基本遅延を制御
する前では、値ａ（ｊ、１）は、理想的な遅延に対する
エラーの値であり、その単位は、セル１３０、．．．、
１３４の総数Ｎで割った基本遅延である。ここでは、正
のエラー値が、適切な信号に対する進みに相当するもの
とする。

【００３４】列ｉの次の各セルの追加基本遅延を制御す
る前に、理想的な遅延の（ｉ−１）倍に等しい遅延を伴
う先行セルの信号を入力で受信すると、エラー値ａ
（ｊ、ｉ）がセル１３０と同じ単位、すなわち、数Ｎで
割った基本遅延のｊ倍になる。従って、先行セルの出力
信号の遅延をａ（ｊ、ｉ−１）の値と共に受信する場
合、エラー値ａ（ｊ、ｉ）は、ａ（ｊ、ｉ−１）＋ｊに
等しくなる。

【００３５】第二のループでは、ステップ１１８が列ｉ
＝ｉ＋１の次の各セルに対して、前述のように第一のエ
ラー値を計算する。

【００３６】ステップ１１７の作動後、第二のループ
は、値Ｌ（ｉ）がゼロであるかどうかテストするステッ
プ１１９から始まる。セルチェーン１３０、．．．、１
３４のセルの列ｉ全体に対して、値Ｌ（ｉ）は、第一の
ループの初期化ステップ１１５でゼロに初期化される。
列ｉの各セルに対して、ゼロ値Ｌ（ｉ）は、このセルで
追加基本遅延が制御されないことを示す。

【００３７】ステップ１１９のテスト結果が正である場
合、ステップ１２０は、ステップ１１９の前に計算され
た第一のエラー値が、所定の閾値より大きいかどうかテ
ストする。以下、閾値を決定する可能性について説明す
る。

【００３８】ステップ１２０のテスト結果が正である場
合、ステップ１２１では、変数ｒ（ｊ）に値ｉをあては
める。変数ｒ（ｊ）は、遅延セルのチェーン１３
０、．．．、１３４の出力で基本遅延のｊ倍を得られる
ように、追加基本遅延の割り当てを制御するセルの列を
示す。かくして、変数ｒ（ｊ）の値ｉから、遅延セル１
３０、．．．１３４のチェーンのセルへの基本遅延の割
り当てを制御する順序が完全なものになる。列ｉのセル
が、追加基本遅延の割り当てのために保留されたことを
示すために、値Ｌ（ｉ）は１になる。

【００３９】ステップ１２２では、第一のエラー値ａ
（ｊ、ｉ）からＮを引くことにより第二のエラー値ａ
（ｉ、ｊｉ）を計算する。実際、前述のように、各セル
の理想的な遅延単位は基本遅延をＮで割ったものに等し
い。従って、列ｉのセルに基本遅延を与えることが、エ
ラーａ（ｊ、ｉ）から理想的な遅延のＮ倍を引くことに
なる。

【００４０】ステップ１１９のテスト結果が負である場
合、これは、列ｉのセルに基本遅延を与えることが、ｊ
より前の値に対して既に制御されていたことを意味す
る。その場合、ステップ１２２が直接作動されて、この
セルに前に与えられた基本遅延を考慮する。

【００４１】ステップ１２０のテスト結果が負である場
合、エラーａ（ｊ、ｉ）は、ステップ１１８で前に計算
された第一の値に留まる。ステップ１２１、１２２は、
ステップ１２３を直接、作動するように短絡されてい
る。

【００４２】ステップ群１２３から１２６は、ここで
は、最大と称される最も大きいエラー値と、同じく最小
と称される最も小さいエラー値とを示すことを目的とす
る。ループの出力にあるステップ１２９でエラーの最小
値および最大値と共に使用される閾値を編集することに
より、エラー範囲［最小、最大］に対する閾値の影響を
見積もることができる。最小および最大値は、ステップ
１１５で初期化される。

【００４３】ステップ１２３は、現行のエラー値ａ
（ｊ、ｉ）が現行の最小値未満であるかどうかテストす
る。テスト結果が正である場合、最小値がステップ１２
４で現行のエラー値とされる。テスト結果が負である場
合、ステップ１２５は、現行のエラー値ａ（ｊ、ｉ）が
現行の最大値より大きいかどうかテストする。ステップ
１２５のテスト結果が正である場合、最大値は、ステッ
プ１２６の現行のエラー値にされる。テスト結果が負で
ある場合、ステップ１２６をとばして、ステップ１２４
の後段に直接接続する。

【００４４】ステップ１２７では、列ｉがＮ未満である
かどうか、すなわち列ｉが最終セルの列でないかどうか
テストする。テスト結果が正である場合、第二のループ
は、ステップ１１８で閉じられて、次の値ｉ＝ｉ＋１に
対してステップ１１８から１２７を実行する。ステップ
が負である場合、列ｉは、Ｎ個のセルのチェーンの最終
セル１３４の列である。基本遅延が列ｒ（ｊ）のセルに
与えられたので、エラーａ（ｊ、Ｎ）は、ゼロになる。
ステップ１２７のテスト結果が負である場合、第二のル
ープから出て第一のループのステップ１２８を実行す
る。

【００４５】ステップ１２８は、値ｊがＮより小さいか
どうかテストする。テスト結果が正である場合、ステッ
プ１１６で第一のループを閉じて、次の値ｊ＝ｊ＋１に
対してステップ１１６から１２８を実行する。テスト結
果が負である場合、ｊ＝Ｎである。チェーンの出力の追
加遅延は、基本遅延Ｔ_ｅのＮ倍であり、各セルが、基本
遅延Ｔ_ｅに等しい追加遅延を発生するように制御され
る。ステップ１２８のテスト結果が負である場合、第一
のループから出て、ステップ１２９を実行する。

【００４６】ステップ１２９は、各値ｊに対して、セル
チェーン１３０、．．．、１３４の列ｒ（ｊ）を編集す
る。１からＮの値ｊに対する値ｒ（ｊ）の連続は、チェ
ーンの出力の追加遅延が、基本遅延Ｔ_ｅのＮ倍に基本遅
延Ｔ_ｅを変えていくとき、基本遅延Ｔ_ｅを伴う遅延セル
の順序を決定する。ステップ１２８の前にステップ１２
９を順に実行することによって同じ結果が得られる。後
述するように、遅延セルの順序を用いて、組み合わせ回
路１４を構成する。

【００４７】ステップ１２０において所定の方法で使用
される閾値は、有利には、第一のループの外の第三のル
ープにより自動的に決定される。第三のループは、ステ
ップ１１４でゼロに初期化された閾値をステップ１３５
で制御値Ｎ−１に変化させる。ステップ１３５は、閾値
がＮ−１の値に達したときにステップ１３７で終了す
る。実際、第一のループにおける遅延単位は、Ｔ_ｅ／Ｎ
である。閾値の最大値は、第一のループの遅延単位とし
てのＮ−１に等しいので、エラーがＴ_ｅ＊（Ｎ−１）／
Ｎより大きくなると、すなわちエラーが基本遅延値Ｔ_ｅ
に達すると、列ｉのセルで修正を実施することができ
る。

【００４８】第三のループでは、ステップ１２９が、現
行の閾値に対して、ｊが１からＮと変化するとき、列ｒ
（ｊ）からなる順序を編集する。ステップ１２９の後
に、ステップ１３５は、閾値がＮ−１未満であるかどう
かテストする。正の場合には、ステップ１３６を開始し
て閾値を増分し、その後、ステップ１１５をスタートす
る。ステップ１１５は、新しい閾値で第一のループを作
動する。ステップ１１４の後、第一回目のステップ１１
５がスタートする。負の場合には、終了ステップ１３７
に進む。

【００４９】ステップ１２９により各経路で閾値、最小
エラー値、最大エラー値、および順序ｒ（ｊ）_１ ^Ｎが編
集され、組み合わせ回路１４を構成するための順序ｒ
（ｊ） _１ ^Ｎを選択することができる。順序ｒ（ｊ）_１ ^Ｎ
は、許容できる最小エラー、最大エラー、を与える。第
一のループによって生じるエラーａ（ｊ、ｉ）をステッ
プ１２９がテーブルとして編集するとき、追加情報が得
られる。追加情報は、場合によっては、第三のループに
よって複数の同等の選択が提示されるとき、選択を誘導
する役割をする。

【００５０】図５は、追加ステップ１３８から１４３を
示す。追加ステップは、ステップ１２０と１２１との間
に挿入されて、列ｉのセルにおける修正後、エラーが、
あまりに低い負のレベルより下がらないようにすること
ができる。

【００５１】実際、本方法により決定される順序は、第
一のセルから最終セルへの連続順序ではない。従って、
列ｉのセルに基本遅延を与える場合、ｉよりも大きい列
ｋの一つまたは複数のセルに対して、これよりも前に基
本遅延を与えてあったということもあり得る。

【００５２】ステップ１３９から１４３は、第四のルー
プを構成し、第二のループで考慮したセルの列ｉに続く
セルの列ｋに対する第三のエラー値ｂ（ｋ）を推定す
る。

【００５３】ステップ１３８は、現行の値ｉに等しい値
ｋで第四のループを初期化し、ステップ１２２が実行さ
れた場合は列ｉのセルに対して生じる第二のエラー値で
第三のエラー値ｂ（ｋ）を初期化する。

【００５４】その後、ステップ１３９は、値ｋを増分
し、セルの各列ｋに対して、ステップ１１８と同様に、
結果として生ずるエラーｂ（ｋ）を計算する。

【００５５】ステップ１４０は、基本遅延が列ｋのセル
に既に与えられたかどうかチェックする。Ｌ（ｋ）＝０
の場合、現行の値ｊより小さいｊ値に対して列ｋのセル
には全く基本遅延が与えられていない。ステップ１４０
のテストの結果が負である場合、ステップ１４１を開始
して、列ｋのセルに以前に与えられた基本遅延Ｔ_ｅを考
慮する。ステップ１２２と同様に、ステップ１４１は、
エラーｂ（ｋ）から値Ｎを引く。すなわち、Ｎ個のセル
に対して均質に配分されたＮ番目の基本遅延Ｔ _ｅのＮ倍
を引く。

【００５６】テスト１４０の結果が正である場合、ステ
ップ１３９で計算された第一の値ｂ（ｋ）にエラーを残
すようにステップ１４１をとばす。

【００５７】次に、ステップ１４２は、エラー値ｂ
（ｋ）が後述するような所定値よりも小さいかどうか試
験する。

【００５８】ステップ１４２の試験結果が正である場
合、本方法は、ステップ１２２の後段で、第四のループ
から直接出る。これはステップ１２０の試験結果が負で
ある場合と同じ結果になる。すなわち、基本遅延は列ｉ
のセルに与えられない。列ｉのセルの出力エラーは、ス
テップ１１８で計算された第一の値に留まる。

【００５９】低い値は、たとえば所定値１−Ｎとするこ
とができる。その場合、第四のループは、列ｉよりも大
きい列ｋのセルの出力エラーが負の値１−Ｎより小さく
ならないようにする。次のｉの値に対して第二のループ
が続く場合、別のセルに追加遅延を与える。Ｎの値が大
きい場合、低い値の中でもさらに低い値を選択すること
が可能である。

【００６０】ステップ１４２のテスト結果が負である場
合、ｋがＮより小さい限りにおいて、ステップ１３９を
作動する。ｋが値Ｎに達すると、本方法は第四のループ
から出て、図４に関して説明したのと同様にステップ１
２１を作動させる。

【００６１】第四のループは、必要不可欠というわけで
はないが、列ｉのセルに基本遅延Ｔ _ｅを与える場合、チ
ェーンの任意のセルの出力エラーが、所定の負の値より
小さくならないようにしている。

【００６２】前述のように、本方法により、それぞれ所
定の閾値に対して、ｊが１からＮであるとき、複数の順
序ｒ（ｊ）を編集することができる。各閾値に対する最
小および最大エラーの編集により、エラーを最小化する
順序を選択できる。

【００６３】本方法は、図６に関して後述するようなス
テップ１４４、１４５の挿入により、さらに改善され
る。

【００６４】ステップ１４４は、ステップ１２６とステ
ップ１２７との間に入る。ステップ１４４は、ステップ
１２６の所定の最大値が値Ｇより小さいかどうかテスト
する。テスト結果が正である場合、図４に関して説明し
た基本的方法と同様にステップ１２７を作動させる。

【００６５】ステップ１４４のテスト結果が負である場
合、ステップ１３５を作動することにより本方法が第一
のループから直接出るようにする。かくして、最大エラ
ー値がＧより大きい場合、順序ｒ（ｊ）と対応する閾値
とは、ステップ１２９で編集されない。

【００６６】値Ｇは、たとえばＮ−１とする。これによ
り、セルの出力エラーが、基本遅延Ｔ_ｅ／Ｎの（Ｎ−
１）倍を越えないこと、すなわち、エラーが基本遅延Ｔ
_ｅより小さくなる。

【００６７】ステップ１４５は、ステップ１２４とステ
ップ１２７との間に挿入される。ステップ１４５は、ス
テップ１２４の所定の最小値が、値Ｅより大きいかどう
かテストする。結果が正である場合は、図４に関して説
明した基本的方法と同様にステップ１２７を作動する。

【００６８】ステップ１４５のテスト結果が負である場
合、ステップ１３５を作動させることにより本方法が第
一のループから直接出るようにする。かくして、最小エ
ラー値がＥより小さい場合、ステップ１２９では、順序
ｒ（ｊ）とそれに対応する閾値が編集されない。

【００６９】値Ｅは、たとえば１−Ｎとされる。これに
より、セルの出力エラーが基本遅延Ｔ_ｅ／Ｎの（Ｎ−
１）倍に等しい負の値より小さくならないようにするこ
とができる。すなわち、負の値は、基本遅延Ｔ_ｅの絶対
値未満となる。

【００７０】これは、Ｎの値が大きい場合、特に有利で
ある。何故なら、先験的にかけ離れたエラーを与える順
序を編集しないために、結果の検討が用意になるからで
ある。

【００７１】Ｎの一定値に対して−Ｔ_ｅから＋Ｔ_ｅの値
にエラーを限定することが、結果を全く編集できないと
いう観点から、あまりに制約的である場合、たとえば、
＋Ｎまたは−Ｎにそれぞれ値Ｇを増加するか、値Ｅを減
少するか、あるいはその両方を実施してもよい。値Ｇを
１だけ増加しても、値Ｅを１だけ減少しても、絶対値と
しては、基本遅延Ｔ_ｅをＮで割った分しかエラーは増加
しない。

【００７２】付表１は、Ｎ＝５のときステップ１２９で
編集される結果の一例を挙げたものである。閾値がゼロ
である場合、正の最大エラーｍａｘｉは１であり、負の
最大エラーｍｉｎｉは、−４である。最も狭い範囲のエ
ラーは、閾値＝０と閾値＝４とに対して得られる。

【００７３】得られた結果の中で順序を選択することに
より、回路１４を構成できる。選択された順序が閾値＝
０に対応する順序であると仮定する。図７は、選択した
順序：１、３、４、２、５で基本遅延Ｔ_ｅを適用するよ
うに構成された回路を示す。

【００７４】組み合わせ回路１４は、入力で信号ＲＥＧ
を受信する。信号ＲＥＧの最も小さい重み付けビット
は、ここでは左側に示した。組み合わせ回路１４は、Ｎ
＝５の場合に先に説明した真理表に従って信号ＲＥＧ
１、ＲＥＧ２、ＲＥＧ３、ＲＥＧ４、ＲＥＧ５を論理ゲ
ートにより既知の方法で生成する組み合わせコンポーネ
ント２４を含む。

【００７５】閾値ゼロに対して本方法から生ずる順序で
セル１３０、１３１、１３２、１３３、１３４に基本遅
延Ｔ_ｅを与えるように、信号ＲＥＧ１は、信号３０に対
応する回路１４の出力に送られ、信号ＲＥＧ２は、信号
３２に対応する回路１４の出力に送られ、信号ＲＥＧ３
は、信号３３に対応する回路１４の出力に送られ、信号
ＲＥＧ４は、信号３１に対応する回路１４の出力に送ら
れる。信号ＲＥＧ５は、信号３４に対応する回路１４の
出力に送られる。信号ＲＥＧ５は、常にゼロであるが、
必ずしもこの最終出力に接続されるとは限らない。

【００７６】かくして、信号ＲＥＧがゼロであるとき、
セル１３０から１３４は全て、信号ＣＴＬにより制御さ
れる最初の遅延と同じ遅延を有する。信号ＲＥＧが１で
あるとき、追加基本遅延はセル１３０に与えられる。信
号ＲＥＧが２であるとき、追加基本遅延はセル１３０、
１３２に与えられる。信号ＲＥＧが３であるとき、追加
基本遅延は、セル１３０、１３２、１３３に与えられ
る。信号ＲＥＧが４であるとき、追加基本遅延は、セル
１３０、１３２、１３３、１３１に与えられる。信号Ｒ
ＥＧの値が４以上になると、０にリセットされ、信号Ｃ
ＴＬが１だけ増分されるので、各セル１３０、１３２、
１３３、１３１、１３４に与えられる基本遅延を最初の
遅延に加えることができる。このサイクルは、信号ＣＬ
４が信号ＣＬと同位相になるまで続けられる。

【００７７】全てのセルに等分に配分される理想的な遅
延に対して各セルの出力に委ねられるエラーは、常に基
本遅延値Ｔ_ｅより小さい。

【００７８】

【表２】

【図面の簡単な説明】

【図１】本発明による位相ロック回路を概略的に示す図
である。

【図２】本発明による遅延セルを概略的に示す図であ
る。

【図３】本発明による遅延セルをさらに詳しく示す図で
ある。

【図４】本発明による方法の実施例を示す図である。

【図５】本発明による方法を詳しく示す。

【図６】本発明による方法を詳しく示す。

【図７】セル数の特定値に対する組み合わせ回路を示す
図である。

【符号の説明】

１デコーダ２切り換えスイッチ３ノード１１位相コンパレータ１２カウンタ１４組み合わせ回路２４組み合わせコンポーネント１５、２５、３５、４５、５５、６５、７５、８５ス
イッチ１６、２６、３６、４６、５６、６６、７６、８６ス
イッチ１７、２７、３７、４７、５７、６７、７７、８７ス
イッチ１８、２８、３８、４８、５８、６８、７８、８８導
線１９、２９、３９、４９、５９、６９、７９、８９導
線３０、３１、３２、３３、３４二進信号１１０、２１０、３１０、４１０、５１０端子１１３、２１３、３１３、４１３、５１３遅延素子６１３、７１３、８１３遅延素子１３０、１３１、１３２、１３４遅延セルＣＬ０、ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４発振信号ＣＴＬ、ＤＥＣ、ＩＮＣ信号ＲＥＧ１、ＲＥＧ２、ＲＥＧ３、ＲＥＧ４、ＲＥＧ５
信号

Claims

【特許請求の範囲】

【請求項１】Ｎ個の位相ループ遅延セル（１３０、１
３１、１３２、１３３、１３４）のチェーンで遅延セル
の順序を決定する方法であって、１個のセルの基本遅延（Ｔ_ｅ）のｊ倍に等しい全体遅延
に各値が対応し、Ｎ個の遅延セルのチェーンに与えられ
る１からＮの値ｊのための、第一の動作ループ（１１
６、．．．、１２８）を含み、この第一のループの動作
が、前記チェーンのセルの一列に各値が対応する１からＮの
値ｉのための第二の動作ループ（１１８、．．．、１２
７）を含み、第二のループの動作により、各セルにチェ
ーンの全体遅延を一様に配分する理想的な遅延に対して
列ｉのセルの出力遅延エラー（ａ（ｊ、ｉ））を計算
し、列ｉのセルに追加する基本遅延（Ｔ_ｅ）の制御前に前記
エラーの第一の値を計算し、前記列ｉのセルに追加する基本遅延の制御後、第一の値
が所定の閾値より大きい場合、前記エラーの第二の値を
計算し、決定すべき前記順序を前記列ｉが補完すること
を特徴とする方法。
【請求項２】ゼロからＮ−１の値を持つ所定の各閾値
に対して第一の動作ループを作動する第三の動作ループ
を含むことを特徴とする請求項１に記載の遅延セルの順
序決定方法。
【請求項３】第二の動作ループは、前記列ｉによって
前記決定順序を補完する前に、列ｉより大きいセルの列
ｋのための第一のエラー値が、ある（低い）値より下が
らないことをチェックする第四の動作ループを含むこと
を特徴とする請求項２に記載の遅延セルの順序決定方
法。
【請求項４】所定の閾値に対してエラーの最小値（ｍ
ｉｎｉ）および最大値（ｍａｘｉ）を計算するステップ
（１２３から１２６）を含むことを特徴とする請求項１
から３のいずれか一項に記載の遅延セルの順序決定方
法。
【請求項５】前記閾値、最小エラー値、最大エラー
値、および第一のループの出力における決定順序を編集
するステップ（１２９）を含むことを特徴とする請求項
４に記載の遅延セルの順序決定方法。
【請求項６】ステップ（１２９）がまた、エラー値ａ
（ｊ、ｉ）を編集することを特徴とする請求項５に記載
の遅延セルの順序決定方法。