JPH029487B2 - - Google Patents
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- JPH029487B2 JPH029487B2 JP60240667A JP24066785A JPH029487B2 JP H029487 B2 JPH029487 B2 JP H029487B2 JP 60240667 A JP60240667 A JP 60240667A JP 24066785 A JP24066785 A JP 24066785A JP H029487 B2 JPH029487 B2 JP H029487B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/01—Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
〔概要〕
集積回路化されたビタビ復号器の分配器、
ACS回路及びパスメモリにそれぞれ試験用入力
信号を選択して入力し、その試験用入力信号に対
応する出力信号により、各部の機能が正常に動作
するか否かを試験するものである。
ACS回路及びパスメモリにそれぞれ試験用入力
信号を選択して入力し、その試験用入力信号に対
応する出力信号により、各部の機能が正常に動作
するか否かを試験するものである。
〔産業上の利用分野〕
本発明は、集積回路化されたビタビ復号器の内
部動作を試験するビタビ復号器の試験方法に関す
るものである。
部動作を試験するビタビ復号器の試験方法に関す
るものである。
ビタビ復号器（Viterbi Decoder）は、畳み込
み符号の最尤復号法に使用されるもので、既知の
複数個の符号系列のうち、受信符号系列に最も符
号距離が近いパスを最尤パスとして選択し、その
パスに対応する復号データを得る復号器であつ
て、衛星通信等に於ける誤り訂正装置として用い
られる。
み符号の最尤復号法に使用されるもので、既知の
複数個の符号系列のうち、受信符号系列に最も符
号距離が近いパスを最尤パスとして選択し、その
パスに対応する復号データを得る復号器であつ
て、衛星通信等に於ける誤り訂正装置として用い
られる。
ビタビ復号器は、第１６図に示すように、分配
器１とACS回路２とパスメモリ３とから構成さ
れるもので、ACS回路２は、加算器（Ａdder）、
比較器（Ｃomparator）、セレクタ（Ｓelector）
を含むものである。分配器１は、受信装置の復調
器出力からブランチメトリツク（branch
metric）を計算するものであり、ACS回路２は、
パスメトリツク（path metric）計算及び最尤パ
スの選択を行うものである。又パスメモリ３は、
選択された最尤パスを記憶するメモリである。
器１とACS回路２とパスメモリ３とから構成さ
れるもので、ACS回路２は、加算器（Ａdder）、
比較器（Ｃomparator）、セレクタ（Ｓelector）
を含むものである。分配器１は、受信装置の復調
器出力からブランチメトリツク（branch
metric）を計算するものであり、ACS回路２は、
パスメトリツク（path metric）計算及び最尤パ
スの選択を行うものである。又パスメモリ３は、
選択された最尤パスを記憶するメモリである。
畳み込み符号の拘束長を大きくすると、誤り訂
正能力が向上するが、復号器の回路規模が指数関
数的に増大することになる。従つて、拘束長は３
〜４程度に選定されているものである。このよう
に拘束長を選定したとしても、ビタビ復号器の回
路規模は非常に大きいものである。しかし、半導
体技術の進歩により、LSI（大規模集積回路）化
することが可能となつた。
正能力が向上するが、復号器の回路規模が指数関
数的に増大することになる。従つて、拘束長は３
〜４程度に選定されているものである。このよう
に拘束長を選定したとしても、ビタビ復号器の回
路規模は非常に大きいものである。しかし、半導
体技術の進歩により、LSI（大規模集積回路）化
することが可能となつた。
又符号化率１／２、拘束長４の符号を８値の軟
判定復号信号とすると、直交変調信号の復調出力
信号Ｉ，Ｑはそれぞれ３ビツトで、合計６ビツト
が分配器１に入力され、分配器１で計算されたブ
ランチメトリツクは、４ビツトの４種類となり、
合計16ビツトとなる。又ACS回路２は、８個の
ACS部から構成されることになり、８個の出力
がパスメモリ３に加えられることになる。
判定復号信号とすると、直交変調信号の復調出力
信号Ｉ，Ｑはそれぞれ３ビツトで、合計６ビツト
が分配器１に入力され、分配器１で計算されたブ
ランチメトリツクは、４ビツトの４種類となり、
合計16ビツトとなる。又ACS回路２は、８個の
ACS部から構成されることになり、８個の出力
がパスメモリ３に加えられることになる。
又集積回路化されたビタビ復号器に対しても試
験を行うことが必要であり、従来は、例えば、雑
音発生器とモデムを用意して、雑音が挿入された
信号を入力し、ビタビ復号器で誤り訂正を行つ
て、減少した誤りの数から符号化利得を逆算し、
理論値と比較するものであつた。
験を行うことが必要であり、従来は、例えば、雑
音発生器とモデムを用意して、雑音が挿入された
信号を入力し、ビタビ復号器で誤り訂正を行つ
て、減少した誤りの数から符号化利得を逆算し、
理論値と比較するものであつた。
ビタビ復号器は、畳み込み符号の復号を行うも
のであるから、過去の入力信号系列の遷移に依存
して内部状態が変化することになる。その為に、
動作試験が用意でないものであつた。従つて、前
述のように雑音が挿入された信号を入力して試験
することになり、内部のゲートの欠陥等による誤
動作を発見することは困難であつた。
のであるから、過去の入力信号系列の遷移に依存
して内部状態が変化することになる。その為に、
動作試験が用意でないものであつた。従つて、前
述のように雑音が挿入された信号を入力して試験
することになり、内部のゲートの欠陥等による誤
動作を発見することは困難であつた。
本発明は、ビタビ復号器の各機能毎に試験を行
つて、内部の正常、異常を容易に試験できるよう
にすることを目的とするものである。
つて、内部の正常、異常を容易に試験できるよう
にすることを目的とするものである。
本発明のビタビ復号器の試験方法は、選択的に
試験用入力信号を各部に直接的に入力できるよう
にして、各部を個別に試験するものである。
試験用入力信号を各部に直接的に入力できるよう
にして、各部を個別に試験するものである。
第１図を参照して説明すると、ビタビ復号器
は、復調信号等の入力信号からブランチメトリツ
クを計算する分配器１と、ブランチメトリツクと
パスメトリツクとを加算して、その加算出力のパ
スメトリツクを比較し、比較結果によつて最尤パ
スを選択するACS回路２と、最尤パスの経歴を
記憶するパスメモリ３と、それらの機能を分離で
きるセレクタ４〜６と、入力信号、試験用入力信
号、出力信号、試験用制御信号の端子ａ〜ｇ等と
を備えて、集積回路化されている。
は、復調信号等の入力信号からブランチメトリツ
クを計算する分配器１と、ブランチメトリツクと
パスメトリツクとを加算して、その加算出力のパ
スメトリツクを比較し、比較結果によつて最尤パ
スを選択するACS回路２と、最尤パスの経歴を
記憶するパスメモリ３と、それらの機能を分離で
きるセレクタ４〜６と、入力信号、試験用入力信
号、出力信号、試験用制御信号の端子ａ〜ｇ等と
を備えて、集積回路化されている。
分配器１に対しては、端子ａから試験用入力信
号を加え、端子ｄから制御信号を加えてセレクタ
６を制御し、分配器１の出力信号を端子ｇに選択
出力させ、試験用入力信号と選択出力された出力
信号のブランチメトリツクとにより、分配器の試
験が行われる。又ACS回路２に対しては、端子
ｃからのリセツト信号によつてリセツトして初期
化し、端子ｅからの制御信号によつてセレクタ４
を制御して端子ａ，ｂからの試験用入力信号を加
え、端子ｄから制御信号を加えてセレクタ６を制
御し、ACS回路２の出力信号を端子ｇに選択出
力させ、試験用入力信号に対応する出力信号が得
られるか否かによつて、ACS回路２内の加算器、
比較器及びセレクタの試験を行う。又加算器に於
けるオーバフローを防止する為の正規化が行われ
るものであるが、その為の正規化信号が端子ｆか
ら出力されるから、試験時にモニタするものであ
る。
号を加え、端子ｄから制御信号を加えてセレクタ
６を制御し、分配器１の出力信号を端子ｇに選択
出力させ、試験用入力信号と選択出力された出力
信号のブランチメトリツクとにより、分配器の試
験が行われる。又ACS回路２に対しては、端子
ｃからのリセツト信号によつてリセツトして初期
化し、端子ｅからの制御信号によつてセレクタ４
を制御して端子ａ，ｂからの試験用入力信号を加
え、端子ｄから制御信号を加えてセレクタ６を制
御し、ACS回路２の出力信号を端子ｇに選択出
力させ、試験用入力信号に対応する出力信号が得
られるか否かによつて、ACS回路２内の加算器、
比較器及びセレクタの試験を行う。又加算器に於
けるオーバフローを防止する為の正規化が行われ
るものであるが、その為の正規化信号が端子ｆか
ら出力されるから、試験時にモニタするものであ
る。
又パスメモリ３に対しては、端子ｃからのリセ
ツト信号によつてリセツトとして初期化し、端子
ｅからの制御信号によつてセレクタ５を制御し、
端子ａ，ｂからの試験用入力信号を加え、端子ｄ
に制御信号を加えてセレクタ６を制御し、パスメ
モリ３の出力信号を端子ｇに選択出力させ、試験
用入力信号と出力信号とによつてパスメモリ３の
セルの状態の試験を行うものである。
ツト信号によつてリセツトとして初期化し、端子
ｅからの制御信号によつてセレクタ５を制御し、
端子ａ，ｂからの試験用入力信号を加え、端子ｄ
に制御信号を加えてセレクタ６を制御し、パスメ
モリ３の出力信号を端子ｇに選択出力させ、試験
用入力信号と出力信号とによつてパスメモリ３の
セルの状態の試験を行うものである。
ビタビ復号器を構成する分配器１、ACS回路
２及びパスメモリ３に対応した試験用入力信号を
直接的に加えて、その出力信号を導出して照合す
るものであり、各部の動作をそれぞれ別個に試験
することがてきる。セレクタ４，５は、各部へ直
接的に試験用入力信号を加える。なお、セレクタ
６は、出力信号を選択導出する為のものであり、
集積回路化された時の端子数に制約がなければ、
省略することも可能のものである。
２及びパスメモリ３に対応した試験用入力信号を
直接的に加えて、その出力信号を導出して照合す
るものであり、各部の動作をそれぞれ別個に試験
することがてきる。セレクタ４，５は、各部へ直
接的に試験用入力信号を加える。なお、セレクタ
６は、出力信号を選択導出する為のものであり、
集積回路化された時の端子数に制約がなければ、
省略することも可能のものである。
以下図面を参照して本発明の実施例について詳
細に説明する。
細に説明する。
第１図は本発明の実施例の説明用ブロツク図で
あり、集積回路化されたビタビ復号器を示すもの
である。分配器１は、端子ａに加えられた復調信
号等の入力信号からブランチメトリツクを計算す
るものであり、その出力信号はセレクタ４，６に
加えられ、セレクタ４の選択出力信号はACS回
路２に加えられる。ACS回路２は、前述のよう
に、加算器、比較器、セレクタを含み、ブランチ
メトリツクとパスメトリツクとを加算器で加算
し、その加算出力のパスメトリツクを比較器で比
較し、その比較結果の最尤パスをセレクタで選択
して出力するものである。又ACS回路２は、端
子ｃからのリセツト信号によりリセツトされ、又
正規化信号が端子ｆに出力される。このACS回
路２の出力信号はセレクタ５，６に加えられる。
あり、集積回路化されたビタビ復号器を示すもの
である。分配器１は、端子ａに加えられた復調信
号等の入力信号からブランチメトリツクを計算す
るものであり、その出力信号はセレクタ４，６に
加えられ、セレクタ４の選択出力信号はACS回
路２に加えられる。ACS回路２は、前述のよう
に、加算器、比較器、セレクタを含み、ブランチ
メトリツクとパスメトリツクとを加算器で加算
し、その加算出力のパスメトリツクを比較器で比
較し、その比較結果の最尤パスをセレクタで選択
して出力するものである。又ACS回路２は、端
子ｃからのリセツト信号によりリセツトされ、又
正規化信号が端子ｆに出力される。このACS回
路２の出力信号はセレクタ５，６に加えられる。
セレクタ５の選択出力信号はパスメモリ３に加
えられる。パスメモリ３は、最尤パスの経歴を記
憶する多数のセルによつて構成されており、端子
ｃからのリセツト信号によつてリセツトされ、初
期状態となる。又出力信号はセレクタ６に加えら
れる。
えられる。パスメモリ３は、最尤パスの経歴を記
憶する多数のセルによつて構成されており、端子
ｃからのリセツト信号によつてリセツトされ、初
期状態となる。又出力信号はセレクタ６に加えら
れる。
セレクタ４，５は端子ｅからの制御信号によつ
て制御され、又セレクタ６は端子ｄからの制御信
号によつて制御されて、通常の復号動作時は、パ
スメモリ３の出力信号を選択して、端子ｇに出力
し、試験時は、分配器１の出力信号、ACS回路
２の出力信号及びパスメモリ３の出力信号を、そ
れぞれ試験内容に対応して選択し、端子ｇに出力
するものである。又端子ａは通常の入力信号を加
える端子であると共に、端子ｂと共に試験用入力
信号を加える端子であつて、共用化によつて端子
数を少なくしている。なお、試験用入力信号の端
子や試験用の出力信号の端子を、復号動作時の入
力信号の端子や出力信号の端子と共用化しない
で、別個に設けることも可能である。
て制御され、又セレクタ６は端子ｄからの制御信
号によつて制御されて、通常の復号動作時は、パ
スメモリ３の出力信号を選択して、端子ｇに出力
し、試験時は、分配器１の出力信号、ACS回路
２の出力信号及びパスメモリ３の出力信号を、そ
れぞれ試験内容に対応して選択し、端子ｇに出力
するものである。又端子ａは通常の入力信号を加
える端子であると共に、端子ｂと共に試験用入力
信号を加える端子であつて、共用化によつて端子
数を少なくしている。なお、試験用入力信号の端
子や試験用の出力信号の端子を、復号動作時の入
力信号の端子や出力信号の端子と共用化しない
で、別個に設けることも可能である。
送信側の符号器に入力されるビツト数IBと符
号化出力（シンボル）ビツト数OBとの比IB／
OBを符号化率と称し、又一つの入力信号に従属
するシンボル数を拘束長と称するものであり、以
下、符号化率１／２、拘束長４の場合の８値軟判
定ビタビ復号器について説明する。
号化出力（シンボル）ビツト数OBとの比IB／
OBを符号化率と称し、又一つの入力信号に従属
するシンボル数を拘束長と称するものであり、以
下、符号化率１／２、拘束長４の場合の８値軟判
定ビタビ復号器について説明する。
分配器１は、復調器で直交変調信号が復調され
て、８レベル（３ビツト）に量子化されたＩ、Ｑ
信号から、４通りのブランチメトリツクを計算す
る回路であり、量子化されたＩ、Ｑ信号をそれぞ
れVI、VQとすると、４通りのブランチメトリツ
クは次のようになる。
て、８レベル（３ビツト）に量子化されたＩ、Ｑ
信号から、４通りのブランチメトリツクを計算す
る回路であり、量子化されたＩ、Ｑ信号をそれぞ
れVI、VQとすると、４通りのブランチメトリツ
クは次のようになる。
(i) VI＋VQ
(ii) VI＋（７−VQ）
(iii) （７−VI）＋VQ
(iv) （７−VI）＋（７−VQ）
ブランチメトリツクとしては(iv)に於いて最大14
となるから、４ビツト必要となる。従つて、入力
のＩ、Ｑ信号の合計６ビツトに対して、出力信号
の４×４（ビツト）の論理チエツクを行うことに
なる。即ち、端子ａから試験用入力信号を分配器
１に加え、端子ｆから制御信号をセレクタ６に加
えて、分配器１の出力信号を選択出力するように
制御し、試験用入力信号に対する出力信号につい
て論理チエツクを行うことになる。
となるから、４ビツト必要となる。従つて、入力
のＩ、Ｑ信号の合計６ビツトに対して、出力信号
の４×４（ビツト）の論理チエツクを行うことに
なる。即ち、端子ａから試験用入力信号を分配器
１に加え、端子ｆから制御信号をセレクタ６に加
えて、分配器１の出力信号を選択出力するように
制御し、試験用入力信号に対する出力信号につい
て論理チエツクを行うことになる。
ACS回路２は、分配器１で計算されたブラン
チメトリツクを１シンボル前のパスメトリツクに
加算する加算器と、加算結果の新たなパスメトリ
ツクを比較する比較器と、最尤なパスのパスメト
リツクを選択するセレクタと、１シンボル期間だ
けパスメトリツクを保持するフリツプフロツプと
から構成されるものであり、一般に拘束長Ｋのビ
タビ復号器ではACS部の数は2K-1となる。前述の
ように、拘束長Ｋを４とした場合は、ACS部は
８個設けられることになる。
チメトリツクを１シンボル前のパスメトリツクに
加算する加算器と、加算結果の新たなパスメトリ
ツクを比較する比較器と、最尤なパスのパスメト
リツクを選択するセレクタと、１シンボル期間だ
けパスメトリツクを保持するフリツプフロツプと
から構成されるものであり、一般に拘束長Ｋのビ
タビ復号器ではACS部の数は2K-1となる。前述の
ように、拘束長Ｋを４とした場合は、ACS部は
８個設けられることになる。
第２図は前述のACS部のブロツク図であり、
端子ｈ，ｉにブランチメトリツク、端子ｊ，ｋに
他のACS部のパスメトリツクがそれぞれ加えら
れて、加算器１１，１２により加算される。又図
示を省略した経路によつて正規化パルスが加えら
れた時に、一定値を減算してオーバフローを防止
する正規化処理が行われる。そして、加算結果の
新たなパスメトリツクは、セレクタ１４に加えら
れると共に、比較器１３に於いて比較される。
端子ｈ，ｉにブランチメトリツク、端子ｊ，ｋに
他のACS部のパスメトリツクがそれぞれ加えら
れて、加算器１１，１２により加算される。又図
示を省略した経路によつて正規化パルスが加えら
れた時に、一定値を減算してオーバフローを防止
する正規化処理が行われる。そして、加算結果の
新たなパスメトリツクは、セレクタ１４に加えら
れると共に、比較器１３に於いて比較される。
比較器１３は、例えば、加算器１１，１２の出
力をＡ、Ｂとした時、Ａ≧Ｂの時に“１”のパス
セレクト信号を出力し、Ａ＜Ｂの時に“０”のパ
スセレクト信号を出力して、セレクタ１４を制御
するものであり、その場合のパスセレクト信号は
端子ｎから出力される。
力をＡ、Ｂとした時、Ａ≧Ｂの時に“１”のパス
セレクト信号を出力し、Ａ＜Ｂの時に“０”のパ
スセレクト信号を出力して、セレクタ１４を制御
するものであり、その場合のパスセレクト信号は
端子ｎから出力される。
セレクタ１４から選択出力された最尤パスのパ
スメトリツクはフリツプフロツプ１５（FF）に
加えられて、１シンボル期間保持され、端子ｍか
ら出力される。又端子ｌからリセツト信号が加え
られると、フリツプフロツプ１５は初期状態にリ
セツトされる。又加算器１１，１２の出力を監視
して、オーバブローが生じる場合に、正規化パル
スを出力する正規化回路１６が設けられ、正規化
パルスは端子ｐから出力される。
スメトリツクはフリツプフロツプ１５（FF）に
加えられて、１シンボル期間保持され、端子ｍか
ら出力される。又端子ｌからリセツト信号が加え
られると、フリツプフロツプ１５は初期状態にリ
セツトされる。又加算器１１，１２の出力を監視
して、オーバブローが生じる場合に、正規化パル
スを出力する正規化回路１６が設けられ、正規化
パルスは端子ｐから出力される。
ACS回路の試験は、加算器１１，１２及び正
規化回路１６の試験と、比較器１３及びセレクタ
１４の試験に分けられる。
規化回路１６の試験と、比較器１３及びセレクタ
１４の試験に分けられる。
加算器１１，１２及び正規化回路１６の試験に
於いては、リセツト信号によりフリツプフロツプ
１５をリセツトして、パスメトリツクを総て初期
化する。又セレクタ４（第１図参照）を端子ｅか
らの制御信号によつて制御して、端子ａ，ｂから
の試験用入力信号をACS回路２に加えるように
切換える。試験用入力信号は、分配器１に於いて
計算出力される４種類のブランチメトリツクに対
応したブランチメトリツクを総て「１」とする。
そして、１シンボル進めると、パスメトリツクは
総て「１」増加する。正規化回路１６に於ける閾
値を「64」とすると、64シンボル目でパスメトリ
ツクは正規化の閾値を越えるので、正規化パルス
が正規化回路１６から出力される。
於いては、リセツト信号によりフリツプフロツプ
１５をリセツトして、パスメトリツクを総て初期
化する。又セレクタ４（第１図参照）を端子ｅか
らの制御信号によつて制御して、端子ａ，ｂから
の試験用入力信号をACS回路２に加えるように
切換える。試験用入力信号は、分配器１に於いて
計算出力される４種類のブランチメトリツクに対
応したブランチメトリツクを総て「１」とする。
そして、１シンボル進めると、パスメトリツクは
総て「１」増加する。正規化回路１６に於ける閾
値を「64」とすると、64シンボル目でパスメトリ
ツクは正規化の閾値を越えるので、正規化パルス
が正規化回路１６から出力される。
正常な状態では、ACS部内で比較される二つ
のパスメトリツクは等しい値をとるので、ACS
部の出力であるパスメトリツクは固定的なものと
なる。従つて、ACS部の加算器１１，１２の中
の一つでも異常があると、パスメトリツクに相違
が生じ、比較器１３の出力であるパスセレクト信
号は変化する。又正規化回路１６に異常がある
と、64シンボル目に正規化パルスが発生しなくな
る。
のパスメトリツクは等しい値をとるので、ACS
部の出力であるパスメトリツクは固定的なものと
なる。従つて、ACS部の加算器１１，１２の中
の一つでも異常があると、パスメトリツクに相違
が生じ、比較器１３の出力であるパスセレクト信
号は変化する。又正規化回路１６に異常がある
と、64シンボル目に正規化パルスが発生しなくな
る。
第３図は加算器及び正規化回路の試験パターン
説明図であり、入力パターンの４種のブランチメ
トリツク（Ｉ＋Ｑ）、（Ｉ＋）、（＋Ｑ）、（＋
Ｑ）を総て「１」とするもので、それによつて、
出力パターンの０〜７の８個のACS部からのパ
スセレクト信号は総て「１」となる。そして、63
シンボル目までは、加算器１１，１２の加算出力
のパスメトリツクは閾値「64」を越えないので、
正規化回路１６の出力は“０”であるが、64シン
ボル目で”１”の正規化パルスが出力される。こ
の場合、加算器１１，１２及び正規化回路１６は
正常と判断される。
説明図であり、入力パターンの４種のブランチメ
トリツク（Ｉ＋Ｑ）、（Ｉ＋）、（＋Ｑ）、（＋
Ｑ）を総て「１」とするもので、それによつて、
出力パターンの０〜７の８個のACS部からのパ
スセレクト信号は総て「１」となる。そして、63
シンボル目までは、加算器１１，１２の加算出力
のパスメトリツクは閾値「64」を越えないので、
正規化回路１６の出力は“０”であるが、64シン
ボル目で”１”の正規化パルスが出力される。こ
の場合、加算器１１，１２及び正規化回路１６は
正常と判断される。
前述の試験では、比較器１３及びセレクタ１４
の試験ができないので、次に比較器１３及びセレ
クタ１４の試験用入力信号を加える。例えば、誤
りのない符号列に対応したブランチメトリツク列
をACS回路２に加えると、或るACS部の比較器
１３では、０対42のパスメトリツクの比較が行わ
れることになる。これは比較器１３に於ける最大
の比較値である。そこで、各ACS部の比較器１
３で０対42の最大の比較が済むまで、ブランチメ
トリツクを与えるものである。
の試験ができないので、次に比較器１３及びセレ
クタ１４の試験用入力信号を加える。例えば、誤
りのない符号列に対応したブランチメトリツク列
をACS回路２に加えると、或るACS部の比較器
１３では、０対42のパスメトリツクの比較が行わ
れることになる。これは比較器１３に於ける最大
の比較値である。そこで、各ACS部の比較器１
３で０対42の最大の比較が済むまで、ブランチメ
トリツクを与えるものである。
第４図は比較器及びセレクタの試験パターン説
明図であり、第３図と同様に、入力パターンの４
種類のブランチメトリツクと、出力パターンの０
〜７の８個のACS部からのパスセレクト信号と、
正規化パルスとを示すものである。最初に、入力
パターンの４種類のブランチメトリツクとして
「０」、「７」、「７」、「14」を、端子ａ，ｂからセ
レクタ４を介してACS回路２（第１図参照）に
加える。この試験用入力信号により、０〜７の８
個のACS部の比較器１３の出力のパスセレクト
信号は、総て“１”となる。以後、図示の入力パ
ターンとし、それに対応したパスセレクト信号の
出力パターンが得られる。
明図であり、第３図と同様に、入力パターンの４
種類のブランチメトリツクと、出力パターンの０
〜７の８個のACS部からのパスセレクト信号と、
正規化パルスとを示すものである。最初に、入力
パターンの４種類のブランチメトリツクとして
「０」、「７」、「７」、「14」を、端子ａ，ｂからセ
レクタ４を介してACS回路２（第１図参照）に
加える。この試験用入力信号により、０〜７の８
個のACS部の比較器１３の出力のパスセレクト
信号は、総て“１”となる。以後、図示の入力パ
ターンとし、それに対応したパスセレクト信号の
出力パターンが得られる。
パスメモリ３は、パスの経歴を記憶する多数の
セルで構成されており、このセルは第５図に示す
ように、セレクタ２１とフリツプフロツプ（FF）
２２とからなり、セレクタ２１はパスセレクト信
号に従つて選択動作し、選択出力をフリツプフロ
ツプ２２に加えて、クロツク信号によつてラツチ
する。
セルで構成されており、このセルは第５図に示す
ように、セレクタ２１とフリツプフロツプ（FF）
２２とからなり、セレクタ２１はパスセレクト信
号に従つて選択動作し、選択出力をフリツプフロ
ツプ２２に加えて、クロツク信号によつてラツチ
する。
第６図はセルの状態説明図であり、パスセレク
ト信号と入力信号とフリツプフロツプ２２の出力
信号との関係を示し、バスセレクト信号が“０”
であると、入力Ａが選択されるので、それに対応
した出力となり、又パスセレクト信号が“１”で
あると、入力Ｂが選択されるので、それに対応し
た出力となる。従つて、それらの組合せは８通り
存在することになる。
ト信号と入力信号とフリツプフロツプ２２の出力
信号との関係を示し、バスセレクト信号が“０”
であると、入力Ａが選択されるので、それに対応
した出力となり、又パスセレクト信号が“１”で
あると、入力Ｂが選択されるので、それに対応し
た出力となる。従つて、それらの組合せは８通り
存在することになる。
このようなパスメモリのセルは、第７図に示す
ように、格子状に配列されており、段数は拘束長
の４〜５倍に選定されるものであつて、同図に於
いては、初段を含む５段のみを示ししている。な
お、集積回路化する場合は、最初の３段は、通る
パスが決まつているので、それを省略することが
可能となり、例えば、20段構成のパスメモリを17
段で構成することになる。
ように、格子状に配列されており、段数は拘束長
の４〜５倍に選定されるものであつて、同図に於
いては、初段を含む５段のみを示ししている。な
お、集積回路化する場合は、最初の３段は、通る
パスが決まつているので、それを省略することが
可能となり、例えば、20段構成のパスメモリを17
段で構成することになる。
パスセレクト信号として、例えば、
“01010101”又は“10101010”を入力すると、セ
ルは第８図又は第９図に示す結合状態となる。従
つて、初段の入力が終段まで伝わることになる。
又各セルは、第６図に示すように、８通りの状態
となることがあるから、試験する場合にも、その
８通りの状態とすることが必要であり、初段のセ
ルの入力と、特殊なパスセレクト信号とを与える
ことにより、総てのセルを８通りの状態とするこ
とが可能である。
“01010101”又は“10101010”を入力すると、セ
ルは第８図又は第９図に示す結合状態となる。従
つて、初段の入力が終段まで伝わることになる。
又各セルは、第６図に示すように、８通りの状態
となることがあるから、試験する場合にも、その
８通りの状態とすることが必要であり、初段のセ
ルの入力と、特殊なパスセレクト信号とを与える
ことにより、総てのセルを８通りの状態とするこ
とが可能である。
第１０図及び第１１図は、パスメモリの試験パ
ターン説明図であり、入力パターンは、パスセレ
クト信号と初段への入力とからなり、出力パター
ンは、17段構成の終段のパターンを示すものであ
る。
ターン説明図であり、入力パターンは、パスセレ
クト信号と初段への入力とからなり、出力パター
ンは、17段構成の終段のパターンを示すものであ
る。
試験用入力信号を加える前に、リセツト信号に
よりパスメモリ３は初期化される。そして、端子
ａからセレクタ５を介して、又端子ｂからそれぞ
れ試験用入力信号が加えられ、出力信号はセレク
タ６を介して端子ｇに導出される。この試験用入
力信号として、例えば、第１０図及び第１１図の
入力パターンが加えられるものであり、第１０図
に於いては、パスセレクト信号を、“01010101”
とした場合、第１１図はパスセレクト信号を、
“10101010”とした場合を示す。又初段への入力
は、第１０図と第１１図とに於いて同一であり、
又初段への入力に対応する出力パターンは、17段
構成に対応した段数だけ遅延されて出力されるこ
とになる。
よりパスメモリ３は初期化される。そして、端子
ａからセレクタ５を介して、又端子ｂからそれぞ
れ試験用入力信号が加えられ、出力信号はセレク
タ６を介して端子ｇに導出される。この試験用入
力信号として、例えば、第１０図及び第１１図の
入力パターンが加えられるものであり、第１０図
に於いては、パスセレクト信号を、“01010101”
とした場合、第１１図はパスセレクト信号を、
“10101010”とした場合を示す。又初段への入力
は、第１０図と第１１図とに於いて同一であり、
又初段への入力に対応する出力パターンは、17段
構成に対応した段数だけ遅延されて出力されるこ
とになる。
第１０図に於いては、最初に初段入力を
“10000000”とした時、18シンボル目で、この入
力に対応する終段の出力の“10000000”が現れ、
それまでは、パスメモリのリセツトが行われたこ
とにより、“00000000”が継続して出力される。
又17シンボル目の初段入力“00000000”は、17段
の遅延により34シンボル目で“00000000”の終段
の出力となる。第１１図に於いても同様である
が、パスセレクト信号が反転されているので、同
一の初段入力に対して、第１０図とは異なる出力
パターンとなる。
“10000000”とした時、18シンボル目で、この入
力に対応する終段の出力の“10000000”が現れ、
それまでは、パスメモリのリセツトが行われたこ
とにより、“00000000”が継続して出力される。
又17シンボル目の初段入力“00000000”は、17段
の遅延により34シンボル目で“00000000”の終段
の出力となる。第１１図に於いても同様である
が、パスセレクト信号が反転されているので、同
一の初段入力に対して、第１０図とは異なる出力
パターンとなる。
第１２図乃至第１５図は被試験セルの状態説明
図であり、パスセレクト信号を“01010101”と
し、第１２図に示すように、初段への入力を
“00000000”とすると、斜線を施した被試験セル
に対して、パスセレクト信号は“０”となり、又
入力Ａ，Ｂは“０”となるから、被試験セルの出
力が“１”となつた時に、この被試験セルのフリ
ツプフロツプ２２（第５図参照）が不良であると
判定される。
図であり、パスセレクト信号を“01010101”と
し、第１２図に示すように、初段への入力を
“00000000”とすると、斜線を施した被試験セル
に対して、パスセレクト信号は“０”となり、又
入力Ａ，Ｂは“０”となるから、被試験セルの出
力が“１”となつた時に、この被試験セルのフリ
ツプフロツプ２２（第５図参照）が不良であると
判定される。
又初段への入力を“11111111”とすると、第１
３図に示すように、被試験セルに対しては、パス
セレクト信号は“０”、入力Ａ，Ｂは共に“１”
となるから、被試験セルの出力が“０”となつた
時に、この被試験セルのフリツプフロツプ２２が
不良であると判定される。
３図に示すように、被試験セルに対しては、パス
セレクト信号は“０”、入力Ａ，Ｂは共に“１”
となるから、被試験セルの出力が“０”となつた
時に、この被試験セルのフリツプフロツプ２２が
不良であると判定される。
又初段への入力を“00100000”とすると、第１
４図に示すように、被試験セルに対しては、パス
セレクト信号は“０”で、入力Ａ，Ｂは“１”及
び“０”となる。従つて、この被試験セルの出力
が“１”ならば正常、“０”ならば、フリツプフ
ロツプ２２が正常の時、セレクタ２１（第５図参
照）の不良と判定される。
４図に示すように、被試験セルに対しては、パス
セレクト信号は“０”で、入力Ａ，Ｂは“１”及
び“０”となる。従つて、この被試験セルの出力
が“１”ならば正常、“０”ならば、フリツプフ
ロツプ２２が正常の時、セレクタ２１（第５図参
照）の不良と判定される。
又初段への入力を“11011111”とすると、第１
５図に示すように、被試験セルに対しては、パス
セレクト信号は“０”で、入力Ａ，Ｂは“０”及
び“１”となる。従つて、被試験セルの出力が
“０”ならば正常、“１”ならば、フリツプフロ
ツプ２２が正常の時、セレクタ２２の不良と判定
される。
５図に示すように、被試験セルに対しては、パス
セレクト信号は“０”で、入力Ａ，Ｂは“０”及
び“１”となる。従つて、被試験セルの出力が
“０”ならば正常、“１”ならば、フリツプフロ
ツプ２２が正常の時、セレクタ２２の不良と判定
される。
又パスセレクト信号を“10101010”として、初
段への入力を、“00000000”、“11111111”、
“00000100”、“11111011”とすることにより、
前述の場合を含めて８通りの状態を被試験セルに
与えることができる。
段への入力を、“00000000”、“11111111”、
“00000100”、“11111011”とすることにより、
前述の場合を含めて８通りの状態を被試験セルに
与えることができる。
このように、パスセレクト信号と入力信号とを
選定することにより、パスメモリを構成するセル
の状態を試験することができる。
選定することにより、パスメモリを構成するセル
の状態を試験することができる。
以上説明したように、本発明は、ビタビ復号器
の分配器１、ACS回路２及びパスメモリ３に対
してそれぞれの試験用入力信号を加えて、それぞ
れの出力信号と照合することにより、動作の正常
性及び異常個所を判定することができるものであ
り、集積回路化されたビタビ復号器の内部状態の
試験を行うことができる。又マイクロプロセツサ
等を用いて試験用入力信号のパターンを発生させ
ると共に、出力信号パターンを認識させて、自動
的な試験を行わせることも可能である。
の分配器１、ACS回路２及びパスメモリ３に対
してそれぞれの試験用入力信号を加えて、それぞ
れの出力信号と照合することにより、動作の正常
性及び異常個所を判定することができるものであ
り、集積回路化されたビタビ復号器の内部状態の
試験を行うことができる。又マイクロプロセツサ
等を用いて試験用入力信号のパターンを発生させ
ると共に、出力信号パターンを認識させて、自動
的な試験を行わせることも可能である。
第１図は本発明の実施例の説明用ブロツク図、
第２図はACS部のブロツク図、第３図は加算器
及び正規化回路の試験パターン説明図、第４図は
比較器及びセレクタの試験パターン説明図、第５
図はパスメモリのセルのブロツク図、第６図はセ
ルの状態説明図、第７図はパスメモリのセルの配
列説明図、第８図及び第９図はセルの結合状態説
明図、第１０図及び第１１図はパスメモリの試験
パターン説明図、第１２図乃至第１５図は被試験
セルの状態説明図、第１６図はビタビ復号器のブ
ロツク図である。 １は分配器、２はACS回路、３はパスメモリ、
４〜６はセレクタ、１１，１２は加算器、１３は
比較器、１４はセレクタ、１５はフリツプフロツ
プ（FF）、１６は正規化回路である。
第２図はACS部のブロツク図、第３図は加算器
及び正規化回路の試験パターン説明図、第４図は
比較器及びセレクタの試験パターン説明図、第５
図はパスメモリのセルのブロツク図、第６図はセ
ルの状態説明図、第７図はパスメモリのセルの配
列説明図、第８図及び第９図はセルの結合状態説
明図、第１０図及び第１１図はパスメモリの試験
パターン説明図、第１２図乃至第１５図は被試験
セルの状態説明図、第１６図はビタビ復号器のブ
ロツク図である。 １は分配器、２はACS回路、３はパスメモリ、
４〜６はセレクタ、１１，１２は加算器、１３は
比較器、１４はセレクタ、１５はフリツプフロツ
プ（FF）、１６は正規化回路である。
Claims (1)
- 【特許請求の範囲】 １ 入力信号からブランチメトリツクを計算する
分配器１と、ブランチメトリツクとパスメトリツ
クとを加算し、加算出力のパスメトリツクを比較
して最尤パスを選択するACS回路２と、最尤パ
スの経歴を記憶するパスメモリ３とを備えて集積
回路化されたビタビ復号器に於いて、 前記ACS回路２及びパスメモリ３をそれぞれ
リセツトして初期化し、且つ前記分配器１、
ACS回路２及びパスメモリ３に対応した試験用
入力信号をそれぞれ直接的に入力し、該試験用入
力信号に対応する出力信号を導出し、該出力信号
と前記試験用入力信号との照合により、各部の動
作を試験する ことを特徴とするビタビ復号器の試験方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60240667A JPS62101128A (ja) | 1985-10-29 | 1985-10-29 | ビタビ復号器の試験方法 |
| US06/919,698 US4763328A (en) | 1985-10-29 | 1986-10-16 | Viterbi decoder and method for testing the viterbi decoder |
| CA000521550A CA1272290A (en) | 1985-10-29 | 1986-10-28 | Viterbi decoder and method for testing the viterbi decoder |
| DE8686115031T DE3687401T2 (de) | 1985-10-29 | 1986-10-29 | Integrierter viterbi-dekoder und verfahren zur pruefung desselben. |
| EP86115031A EP0221507B1 (en) | 1985-10-29 | 1986-10-29 | Integrated viterbi decoder and method for testing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60240667A JPS62101128A (ja) | 1985-10-29 | 1985-10-29 | ビタビ復号器の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62101128A JPS62101128A (ja) | 1987-05-11 |
| JPH029487B2 true JPH029487B2 (ja) | 1990-03-02 |
Family
ID=17062909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60240667A Granted JPS62101128A (ja) | 1985-10-29 | 1985-10-29 | ビタビ復号器の試験方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4763328A (ja) |
| EP (1) | EP0221507B1 (ja) |
| JP (1) | JPS62101128A (ja) |
| CA (1) | CA1272290A (ja) |
| DE (1) | DE3687401T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043990A (en) * | 1987-12-04 | 1991-08-27 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH0212445A (ja) * | 1988-06-30 | 1990-01-17 | Mitsubishi Electric Corp | 記憶装置 |
| DE3911999A1 (de) * | 1989-04-12 | 1990-10-18 | Philips Patentverwaltung | Uebertragungssystem |
| US5448583A (en) * | 1989-08-28 | 1995-09-05 | Fujitsu Limited | Apparatus and method using analog viterbi decoding techniques |
| US5027374A (en) * | 1990-03-26 | 1991-06-25 | Motorola, Inc. | Bit serial Viterbi decoder add/compare/select array |
| JP2594683B2 (ja) * | 1990-05-18 | 1997-03-26 | 三菱電機株式会社 | ヴィタビ・デコーダ |
| JP2693256B2 (ja) * | 1990-05-25 | 1997-12-24 | 富士通株式会社 | 記録装置用ビタビ等化器及び記録装置 |
| US5263052A (en) * | 1991-09-30 | 1993-11-16 | Motorola, Inc. | Viterbi equalizer for radio receiver |
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| US5255343A (en) * | 1992-06-26 | 1993-10-19 | Northern Telecom Limited | Method for detecting and masking bad frames in coded speech signals |
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| JPH06338808A (ja) * | 1993-05-28 | 1994-12-06 | Matsushita Electric Ind Co Ltd | 加算比較選択装置 |
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| AU2035800A (en) * | 1999-12-02 | 2001-06-12 | Johns Hopkins University, The | Apparatus for and method of implementing viterbi decoding |
| DE10217043A1 (de) * | 2002-04-17 | 2003-11-06 | Infineon Technologies Ag | Verfahren und Einrichtung zum Testen eines Pfadgedächtnisspeichers des Registeraustausch-Typs sowie testfähiger Pfadgedächtnisspeicher |
| CN100454764C (zh) * | 2002-10-30 | 2009-01-21 | 联发科技股份有限公司 | 存活路径存储器电路及使用该电路的维特比解码器 |
| TWI245496B (en) * | 2004-07-14 | 2005-12-11 | Lite On It Corp | Method for determining output signals of a Viterbi decoder |
| CN100466480C (zh) * | 2004-07-23 | 2009-03-04 | 建兴电子科技股份有限公司 | 一种决定维特比解码器的输出信号的方法及其输出选择器 |
| US8059745B2 (en) * | 2008-08-06 | 2011-11-15 | Texas Instruments Incorporated | Sharing logic circuitry for a maximum likelihood MIMO decoder and a viterbi decoder |
| US8595576B2 (en) * | 2011-06-30 | 2013-11-26 | Lsi Corporation | Systems and methods for evaluating and debugging LDPC iterative decoders |
Family Cites Families (5)
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| US4240156A (en) * | 1979-03-29 | 1980-12-16 | Doland George D | Concatenated error correcting system |
| JPS6081925A (ja) * | 1983-10-12 | 1985-05-10 | Nec Corp | 誤り訂正装置 |
| JPS60173930A (ja) * | 1984-02-20 | 1985-09-07 | Fujitsu Ltd | パイプライン処理ビタビ復号器 |
| JPS60180222A (ja) * | 1984-02-27 | 1985-09-14 | Nec Corp | 符号誤り訂正装置 |
| US4680761A (en) * | 1986-01-30 | 1987-07-14 | Burkness Donald C | Self diagnostic Cyclic Analysis Testing System (CATS) for LSI/VLSI |
-
1985
- 1985-10-29 JP JP60240667A patent/JPS62101128A/ja active Granted
-
1986
- 1986-10-16 US US06/919,698 patent/US4763328A/en not_active Expired - Lifetime
- 1986-10-28 CA CA000521550A patent/CA1272290A/en not_active Expired - Fee Related
- 1986-10-29 DE DE8686115031T patent/DE3687401T2/de not_active Expired - Fee Related
- 1986-10-29 EP EP86115031A patent/EP0221507B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62101128A (ja) | 1987-05-11 |
| EP0221507B1 (en) | 1992-12-30 |
| EP0221507A2 (en) | 1987-05-13 |
| DE3687401T2 (de) | 1993-05-13 |
| EP0221507A3 (en) | 1989-01-18 |
| CA1272290A (en) | 1990-07-31 |
| DE3687401D1 (de) | 1993-02-11 |
| US4763328A (en) | 1988-08-09 |
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