JP2002197872A - 隠れリフレッシュを備えたｄｒａｍｃａｍセル - Google Patents
隠れリフレッシュを備えたｄｒａｍｃａｍセルInfo
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Abstract
(57)【要約】
【課題】 ダイナミック連想記憶装置（ＤＣＡＭ）セル
・トポロジを提供すること。 【解決手段】 このダイナミック連想記憶装置（ＤＣＡ
Ｍ）セル・トポロジは、ＣＡＭサーチ・サイクルの遅延
または干渉を発生しない記憶データの「隠れ」リフレッ
シュを実行でき、それにより、ＳＣＡＭのようなパフォ
ーマンスを提供する。リフレッシュ読取り動作のため
に、記憶データを書き戻さなくても済むような非破壊読
取り動作が実行される。読取り動作後ならびにリフレッ
シュデータを書き戻す前または書き戻している間に、信
頼できるＣＡＭサーチを実行することができる。リフレ
ッシュ・サイクルが未定の間に各ＣＡＭ項目ごとにソフ
トエラー検出プロセスを実行することができる。このＤ
ＣＡＭセルは、ディジタル・コンピュータおよびネット
ワーク・ルータなどのディジタル・システムで使用する
ことができる。
・トポロジを提供すること。 【解決手段】 このダイナミック連想記憶装置（ＤＣＡ
Ｍ）セル・トポロジは、ＣＡＭサーチ・サイクルの遅延
または干渉を発生しない記憶データの「隠れ」リフレッ
シュを実行でき、それにより、ＳＣＡＭのようなパフォ
ーマンスを提供する。リフレッシュ読取り動作のため
に、記憶データを書き戻さなくても済むような非破壊読
取り動作が実行される。読取り動作後ならびにリフレッ
シュデータを書き戻す前または書き戻している間に、信
頼できるＣＡＭサーチを実行することができる。リフレ
ッシュ・サイクルが未定の間に各ＣＡＭ項目ごとにソフ
トエラー検出プロセスを実行することができる。このＤ
ＣＡＭセルは、ディジタル・コンピュータおよびネット
ワーク・ルータなどのディジタル・システムで使用する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体メモ
リ・デバイスに関し、より詳細には、ダイナミック連想
記憶装置（ＤＣＡＭ）セルに関する。
リ・デバイスに関し、より詳細には、ダイナミック連想
記憶装置（ＤＣＡＭ）セルに関する。
【０００２】
【従来の技術】最新の通信ネットワークは、高速でネッ
トワークにより（たとえば、宛先アドレスに）データ・
パケットまたはブロックを動的に経路指定するためのア
ドレス・フィールドを含むデータをパケットまたはブロ
ック単位で送信するディジタル・データ・ネットワーク
を含む。記憶データの最高速のサーチは、連想記憶装置
（ＣＡＭ）を使用して実施することができる。
トワークにより（たとえば、宛先アドレスに）データ・
パケットまたはブロックを動的に経路指定するためのア
ドレス・フィールドを含むデータをパケットまたはブロ
ック単位で送信するディジタル・データ・ネットワーク
を含む。記憶データの最高速のサーチは、連想記憶装置
（ＣＡＭ）を使用して実施することができる。
【０００３】ネットワーク（たとえば、イントラネット
およびインターネット）のサイズが増すにつれて、より
大型のＣＡＭアレイの必要性も増し、したがって、１本
の共通ビット線により多くのＣＡＭセルを接続する必要
性が増す。関連技術の連想記憶装置（ＣＡＭ）アレイは
一般に、従来のスタティックＲＡＭ（ＳＲＡＭ）または
従来の破壊読取りダイナミックＲＡＭ（ＤＲＡＭ）のい
ずれかのハードウェア設計によって実現され、したがっ
て、このような一方または他方のハードウェア設計のす
べての欠点および限界を有する。
およびインターネット）のサイズが増すにつれて、より
大型のＣＡＭアレイの必要性も増し、したがって、１本
の共通ビット線により多くのＣＡＭセルを接続する必要
性が増す。関連技術の連想記憶装置（ＣＡＭ）アレイは
一般に、従来のスタティックＲＡＭ（ＳＲＡＭ）または
従来の破壊読取りダイナミックＲＡＭ（ＤＲＡＭ）のい
ずれかのハードウェア設計によって実現され、したがっ
て、このような一方または他方のハードウェア設計のす
べての欠点および限界を有する。
【０００４】関連技術の典型的な３進スタティックＣＡ
Ｍ（ＳＣＡＭ）は、２つの６トランジスタＳＲＡＭ記憶
セルに加え、４つの追加トランジスタを含むＸＮＯＲ機
能グループを含み、したがって、ＳＣＡＭセルあたり合
計１６個のトランジスタを含む。一般に、ＳＣＡＭはＤ
ＣＡＭよりソフトエラー（たとえば、周囲の放射線に対
して回路を曝したことによる記憶データ・エラー）によ
る記憶データの破損を受けやすい。
Ｍ（ＳＣＡＭ）は、２つの６トランジスタＳＲＡＭ記憶
セルに加え、４つの追加トランジスタを含むＸＮＯＲ機
能グループを含み、したがって、ＳＣＡＭセルあたり合
計１６個のトランジスタを含む。一般に、ＳＣＡＭはＤ
ＣＡＭよりソフトエラー（たとえば、周囲の放射線に対
して回路を曝したことによる記憶データ・エラー）によ
る記憶データの破損を受けやすい。
【０００５】関連技術の典型的な３進ダイナミックＣＡ
Ｍ（ＤＣＡＭ）セルは、ＳＣＡＭより少ないトランジス
タを含むことができるが、破壊読取りおよび低速パフォ
ーマンスを含む欠点を有する可能性がある。関連技術の
典型的な３進ＤＣＡＭは、４つのトランジスタを含むＸ
ＮＯＲ比較回路に加え、電荷転送によるデータの読取り
および書込みにも使用するパストランジスタによる電荷
転送によって定期的に読み取ってリフレッシュしなけれ
ばならない２つのデータ記憶キャパシタを含む。ＤＣＡ
Ｍセルのデータ記憶キャパシタに記憶された電荷は、セ
ル内の漏れによって徐々に放散される。このため、漏れ
ているキャパシタ内に記憶された情報は定期的に「リフ
レッシュ」しなければならず、すなわち、電荷が読み取
られ、記憶セル内に再書込みされる。関連技術は様々な
ＤＣＡＭセル構造を提供するが、そのセル構造は、リフ
レッシュ読取りが電荷転送によって進行し、その結果、
データ記憶キャパシタ内に記憶されたデータを破壊し、
そのデータがリフレッシュ書込みによってＤＣＡＭセル
に書き戻されるまでＤＣＡＭセルが一時的にＣＡＭサー
チに使用できなくなるという点で制限されている。一般
に、そのリフレッシュ読み書き期間全体により、ＣＡＭ
サーチを実行できない時間が費やされる。また、記憶キ
ャパシタからそれに結合された容量性ビット線への比較
的小規模な電荷転送を感知する能力の限界によって、こ
のようなビット線上の最大アレイ集団が制限されるかま
たはより大型の記憶キャパシタが必要になるかあるいは
その両方になる。
Ｍ（ＤＣＡＭ）セルは、ＳＣＡＭより少ないトランジス
タを含むことができるが、破壊読取りおよび低速パフォ
ーマンスを含む欠点を有する可能性がある。関連技術の
典型的な３進ＤＣＡＭは、４つのトランジスタを含むＸ
ＮＯＲ比較回路に加え、電荷転送によるデータの読取り
および書込みにも使用するパストランジスタによる電荷
転送によって定期的に読み取ってリフレッシュしなけれ
ばならない２つのデータ記憶キャパシタを含む。ＤＣＡ
Ｍセルのデータ記憶キャパシタに記憶された電荷は、セ
ル内の漏れによって徐々に放散される。このため、漏れ
ているキャパシタ内に記憶された情報は定期的に「リフ
レッシュ」しなければならず、すなわち、電荷が読み取
られ、記憶セル内に再書込みされる。関連技術は様々な
ＤＣＡＭセル構造を提供するが、そのセル構造は、リフ
レッシュ読取りが電荷転送によって進行し、その結果、
データ記憶キャパシタ内に記憶されたデータを破壊し、
そのデータがリフレッシュ書込みによってＤＣＡＭセル
に書き戻されるまでＤＣＡＭセルが一時的にＣＡＭサー
チに使用できなくなるという点で制限されている。一般
に、そのリフレッシュ読み書き期間全体により、ＣＡＭ
サーチを実行できない時間が費やされる。また、記憶キ
ャパシタからそれに結合された容量性ビット線への比較
的小規模な電荷転送を感知する能力の限界によって、こ
のようなビット線上の最大アレイ集団が制限されるかま
たはより大型の記憶キャパシタが必要になるかあるいは
その両方になる。
【０００６】このような破壊読取りＤＣＡＭの一例は、
Threewittに対して付与された米国特許第５９４９６９
６号に開示されている。Threewittによって開示され、
ＣＡＭ項目の各データ記憶キャパシタごとに個別のサー
チ線と個別のビット線を提供する３進ＣＡＭセルの変種
を図１に示すが、本質的な破壊読取りによって同様に制
限される。図１に示す関連技術のＤＣＡＭ回路のリフレ
ッシュのための読取り動作は、パストランジスタ（たと
えば、それぞれＴ０ＲまたはＴ１Ｒ）およびビット線
（たとえば、それぞれＮＢＩＴまたはＢＩＴ）によりデ
ータ記憶キャパシタ（たとえば、ＳＢ０またはＳＢ１）
内に記憶された電荷の電荷転送によって行われる。
Threewittに対して付与された米国特許第５９４９６９
６号に開示されている。Threewittによって開示され、
ＣＡＭ項目の各データ記憶キャパシタごとに個別のサー
チ線と個別のビット線を提供する３進ＣＡＭセルの変種
を図１に示すが、本質的な破壊読取りによって同様に制
限される。図１に示す関連技術のＤＣＡＭ回路のリフレ
ッシュのための読取り動作は、パストランジスタ（たと
えば、それぞれＴ０ＲまたはＴ１Ｒ）およびビット線
（たとえば、それぞれＮＢＩＴまたはＢＩＴ）によりデ
ータ記憶キャパシタ（たとえば、ＳＢ０またはＳＢ１）
内に記憶された電荷の電荷転送によって行われる。
【０００７】ＣＡＭを実現する際には、トランジスタ数
またはＣＡＭセル・サイズあるいはその両方を最小限に
し、アレイの使用率を増すことが望ましい。ＤＣＡＭを
実現する際には、ＣＡＭサーチ動作の遅延またはＣＡＭ
サーチ動作との干渉を最小にして記憶データのリフレッ
シュを実行することが望ましい。
またはＣＡＭセル・サイズあるいはその両方を最小限に
し、アレイの使用率を増すことが望ましい。ＤＣＡＭを
実現する際には、ＣＡＭサーチ動作の遅延またはＣＡＭ
サーチ動作との干渉を最小にして記憶データのリフレッ
シュを実行することが望ましい。
【０００８】
【発明が解決しようとする課題】したがって、本発明
は、とりわけ、関連技術の典型的なスタティック連想記
憶装置（ＳＣＡＭ）の１６個のトランジスタより少ない
トランジスタを含むが、ＣＡＭサーチ・サイクルの遅延
または干渉を発生しない記憶データの「隠れ」リフレッ
シュを実行でき、それにより、ＳＣＡＭのようなパフォ
ーマンスを提供する、改良されたダイナミック連想記憶
装置（ＤＣＡＭ）セル・トポロジを提供する。本発明の
ＤＣＡＭは、メモリ内に記憶されたすべての項目を外部
から与えられた「被比較数」と同時に比較することによ
り、そのサーチ・パフォーマンスを達成する。ＣＡＭ内
の項目に記憶されたワードのうち、被比較数と「一致」
するワードにより、それぞれの一致線とアースとの間の
電荷転送を妨げる非導電バリアを維持することになる。
逆に、対応する被比較数ビットと不一致の（すなわち、
一致しない）単一ビットを含む項目に記憶されたすべて
のワードにより、それぞれの一致線とアースとの間に導
電路ができる。本発明の実施形態は、リフレッシュ読取
り動作のために、記憶データを書き戻さなくても済むよ
うな非破壊読取り動作を可能にし、読取り動作後ならび
にリフレッシュデータを書き戻す前または書き戻してい
る間に、信頼できるＣＡＭサーチを実行することができ
る。リフレッシュ・サイクルが未定の間に（またはリフ
レッシュ・サイクルとは無関係に）ＣＡＭサーチ動作の
遅延または干渉を発生せずに、各ＣＡＭ項目ごとに、当
業者にとって周知のソフトエラー検出プロセスを実行す
ることができる。本発明の実施形態は、関連技術のＤＣ
ＡＭアレイの読取りビット線に結合可能なＣＡＭセルよ
り多くのＣＡＭセルをＣＡＭアレイの読取りビット線に
結合することができ、その結果、アレイ使用率が増加す
る、ＣＡＭセル回路トポロジを提供する。
は、とりわけ、関連技術の典型的なスタティック連想記
憶装置（ＳＣＡＭ）の１６個のトランジスタより少ない
トランジスタを含むが、ＣＡＭサーチ・サイクルの遅延
または干渉を発生しない記憶データの「隠れ」リフレッ
シュを実行でき、それにより、ＳＣＡＭのようなパフォ
ーマンスを提供する、改良されたダイナミック連想記憶
装置（ＤＣＡＭ）セル・トポロジを提供する。本発明の
ＤＣＡＭは、メモリ内に記憶されたすべての項目を外部
から与えられた「被比較数」と同時に比較することによ
り、そのサーチ・パフォーマンスを達成する。ＣＡＭ内
の項目に記憶されたワードのうち、被比較数と「一致」
するワードにより、それぞれの一致線とアースとの間の
電荷転送を妨げる非導電バリアを維持することになる。
逆に、対応する被比較数ビットと不一致の（すなわち、
一致しない）単一ビットを含む項目に記憶されたすべて
のワードにより、それぞれの一致線とアースとの間に導
電路ができる。本発明の実施形態は、リフレッシュ読取
り動作のために、記憶データを書き戻さなくても済むよ
うな非破壊読取り動作を可能にし、読取り動作後ならび
にリフレッシュデータを書き戻す前または書き戻してい
る間に、信頼できるＣＡＭサーチを実行することができ
る。リフレッシュ・サイクルが未定の間に（またはリフ
レッシュ・サイクルとは無関係に）ＣＡＭサーチ動作の
遅延または干渉を発生せずに、各ＣＡＭ項目ごとに、当
業者にとって周知のソフトエラー検出プロセスを実行す
ることができる。本発明の実施形態は、関連技術のＤＣ
ＡＭアレイの読取りビット線に結合可能なＣＡＭセルよ
り多くのＣＡＭセルをＣＡＭアレイの読取りビット線に
結合することができ、その結果、アレイ使用率が増加す
る、ＣＡＭセル回路トポロジを提供する。
【０００９】
【課題を解決するための手段】本発明の第１の態様は、
ネットワーク・ルータの機能を実行するディジタル・シ
ステムと、データ記憶装置と、第１および第２のパスス
イッチのスタックを含み、第１のパススイッチがノード
において第２のパススイッチに直列に結合されているパ
スゲートと、第２のパススイッチを動作可能に制御する
データ記憶装置と、データ記憶装置の論理状態を検出す
るためにノードに接続された第３のパススイッチとを含
むＣＡＭセルを有するＣＡＭアレイを提供する。
ネットワーク・ルータの機能を実行するディジタル・シ
ステムと、データ記憶装置と、第１および第２のパスス
イッチのスタックを含み、第１のパススイッチがノード
において第２のパススイッチに直列に結合されているパ
スゲートと、第２のパススイッチを動作可能に制御する
データ記憶装置と、データ記憶装置の論理状態を検出す
るためにノードに接続された第３のパススイッチとを含
むＣＡＭセルを有するＣＡＭアレイを提供する。
【００１０】本発明の第２の態様は、複数の記憶キャパ
シタに記憶されたサーチ可能なデータのワードを有する
ＣＡＭ項目を有するＣＡＭアレイ内で複数のＣＡＭサー
チを実行するための方法であって、そのワードの非破壊
判定を実行するステップと、その後、ＣＡＭサーチを実
行するステップとを含む方法を提供する。
シタに記憶されたサーチ可能なデータのワードを有する
ＣＡＭ項目を有するＣＡＭアレイ内で複数のＣＡＭサー
チを実行するための方法であって、そのワードの非破壊
判定を実行するステップと、その後、ＣＡＭサーチを実
行するステップとを含む方法を提供する。
【００１１】本発明の上記その他の特徴は、添付図面に
例示するように、以下に示す本発明の実施形態のより詳
細な説明から明らかになるだろう。
例示するように、以下に示す本発明の実施形態のより詳
細な説明から明らかになるだろう。
【００１２】添付図面に関連して本発明の実施形態につ
いて以下に説明するが、添付図面では、同様の名称は同
様の要素を示す。
いて以下に説明するが、添付図面では、同様の名称は同
様の要素を示す。
【００１３】
【発明の実施の形態】図２は、本発明の一実施形態によ
る３進ダイナミック連想記憶装置（ＤＣＡＭ）セル２０
０ａの回路図を示している。本発明の３進ＤＣＡＭセル
２００ａは、データ記憶装置として機能する２つのキャ
パシタ（ＳＢ０およびＳＢ１）を含む。これらのキャパ
シタの各々は、独立して、高に充電されて論理１
（「１」）を記憶するか、または低に放電されて論理０
（「０」）を記憶する。３進ＤＣＡＭ２００ａは２つの
メモリ記憶セル（セル０＝２１０ａ、セル１＝２１１
ａ）をさらに含み、その各々は、一致線とアースとの間
に接続されたＸＮＯＲ比較回路２０２の２つのトランジ
スタ・スタック（それぞれＴ２−Ｔ４およびＴ３−Ｔ
５）の一方とマージされる。両方のメモリ記憶セル（た
とえば、２１０ａおよび２１１ａ）に「０」または
「１」（好ましくは「０」）を記憶することにより、３
進ＤＣＡＭセル２００ａは「マスク」状態を記憶し、そ
れにより所与のワード項目内にローカル・マスク論理値
を記憶することができる。ＤＣＡＭ項目内の各ＤＣＡＭ
セル（たとえば、２００ａ）に「マスク」論理状態を記
憶する能力により、ＤＣＡＭセルのＣＡＭアレイに記憶
されたデータのビットレベルのマスキングを可能にす
る。ビットレベルのマスキングは、本発明に使用するア
ドレス範囲の記憶および比較を容易にするかまたは可能
にするが、とりわけ、ネットワーク・アドレスのフィル
タリング・アプリケーションで有益である。
る３進ダイナミック連想記憶装置（ＤＣＡＭ）セル２０
０ａの回路図を示している。本発明の３進ＤＣＡＭセル
２００ａは、データ記憶装置として機能する２つのキャ
パシタ（ＳＢ０およびＳＢ１）を含む。これらのキャパ
シタの各々は、独立して、高に充電されて論理１
（「１」）を記憶するか、または低に放電されて論理０
（「０」）を記憶する。３進ＤＣＡＭ２００ａは２つの
メモリ記憶セル（セル０＝２１０ａ、セル１＝２１１
ａ）をさらに含み、その各々は、一致線とアースとの間
に接続されたＸＮＯＲ比較回路２０２の２つのトランジ
スタ・スタック（それぞれＴ２−Ｔ４およびＴ３−Ｔ
５）の一方とマージされる。両方のメモリ記憶セル（た
とえば、２１０ａおよび２１１ａ）に「０」または
「１」（好ましくは「０」）を記憶することにより、３
進ＤＣＡＭセル２００ａは「マスク」状態を記憶し、そ
れにより所与のワード項目内にローカル・マスク論理値
を記憶することができる。ＤＣＡＭ項目内の各ＤＣＡＭ
セル（たとえば、２００ａ）に「マスク」論理状態を記
憶する能力により、ＤＣＡＭセルのＣＡＭアレイに記憶
されたデータのビットレベルのマスキングを可能にす
る。ビットレベルのマスキングは、本発明に使用するア
ドレス範囲の記憶および比較を容易にするかまたは可能
にするが、とりわけ、ネットワーク・アドレスのフィル
タリング・アプリケーションで有益である。
【００１４】本発明のＤＣＡＭセルの実施形態は、２つ
のスタック・トランジスタからなる２つの並列スタック
状に配置された４つのトランジスタを含むＸＮＯＲゲー
ト２０２（図２、図３、図４に示す）で実現された排他
的論理和（ＸＮＯＲ）論理機能を含む。各トランジスタ
・スタックは、第１のパススイッチ（たとえば、ＮＦＥ
ＴトランジスタＴ２またはＴ３）と第２のパススイッチ
（たとえば、ＮＦＥＴトランジスタＴ４またはＴ５）と
を含み、第１のパススイッチがノード（たとえば、それ
ぞれＮ０またはＮ１）で第２のパススイッチに直列に結
合されている。ＸＮＯＲゲート２０２の各トランジスタ
・スタック（たとえば、Ｔ０−Ｔ２およびＴ１−Ｔ３）
は物理的にもう一方から独立して機能するので、集積回
路（ＩＣ）チップ上で１つの３進ＤＣＡＭセル２００ａ
の２つのトランジスタ・スタック（たとえば、Ｔ０−Ｔ
２およびＴ１−Ｔ３）が物理的に互いに隣接して位置す
ることはＤＣＡＭの適切な論理動作のために必要ではな
い。したがって、３進ＤＣＡＭセル２００ａは「半分」
ずつに「分割」することができるが（このような半分ず
つの間に他の二等分されたＤＣＡＭセルが配置されてい
る）、ただし、このような半分のＤＣＡＭセルのすべて
がＣＡＭ項目の同じ一致線に接続されていなければなら
ない。たとえば、１つの項目のＤＣＡＭセルの「真の半
分」のすべてをその項目の一致線の一方の端部に隔離す
ることができ、１つの項目のＤＣＡＭセルの「補の半
分」のすべてをその項目の一致線の反対側端部に隔離す
ることができる。ＤＣＡＭセルの各々の半分に従うよう
に、サーチ線とビット線は同様に隔離されるだろう。
のスタック・トランジスタからなる２つの並列スタック
状に配置された４つのトランジスタを含むＸＮＯＲゲー
ト２０２（図２、図３、図４に示す）で実現された排他
的論理和（ＸＮＯＲ）論理機能を含む。各トランジスタ
・スタックは、第１のパススイッチ（たとえば、ＮＦＥ
ＴトランジスタＴ２またはＴ３）と第２のパススイッチ
（たとえば、ＮＦＥＴトランジスタＴ４またはＴ５）と
を含み、第１のパススイッチがノード（たとえば、それ
ぞれＮ０またはＮ１）で第２のパススイッチに直列に結
合されている。ＸＮＯＲゲート２０２の各トランジスタ
・スタック（たとえば、Ｔ０−Ｔ２およびＴ１−Ｔ３）
は物理的にもう一方から独立して機能するので、集積回
路（ＩＣ）チップ上で１つの３進ＤＣＡＭセル２００ａ
の２つのトランジスタ・スタック（たとえば、Ｔ０−Ｔ
２およびＴ１−Ｔ３）が物理的に互いに隣接して位置す
ることはＤＣＡＭの適切な論理動作のために必要ではな
い。したがって、３進ＤＣＡＭセル２００ａは「半分」
ずつに「分割」することができるが（このような半分ず
つの間に他の二等分されたＤＣＡＭセルが配置されてい
る）、ただし、このような半分のＤＣＡＭセルのすべて
がＣＡＭ項目の同じ一致線に接続されていなければなら
ない。たとえば、１つの項目のＤＣＡＭセルの「真の半
分」のすべてをその項目の一致線の一方の端部に隔離す
ることができ、１つの項目のＤＣＡＭセルの「補の半
分」のすべてをその項目の一致線の反対側端部に隔離す
ることができる。ＤＣＡＭセルの各々の半分に従うよう
に、サーチ線とビット線は同様に隔離されるだろう。
【００１５】各ＣＡＭサーチの前に、一致線が高に事前
充電されている間、一致線に導電的に結合されたＸＮＯ
Ｒトランジスタ（すなわち、ＸＮＯＲ２０２内のＴ４、
Ｔ５）は理論的にはオフになるので、ＣＡＭサーチの前
にパストランジスタ（たとえば、Ｔ２−Ｔ７、Ｔ３−Ｔ
６）による非破壊読取りを実行することができ、一致線
に導電的に結合されたＸＮＯＲトランジスタ（Ｔ４、Ｔ
５）はオフになる。非破壊読取りは本質的にデータ記憶
装置（たとえば、キャパシタＳＢ０、ＳＢ１）の内容を
乱さずに残すので、その後、記憶キャパシタから読み取
ったデータをまず書き戻す必要なしにＣＡＭサーチ動作
を実行することができる。したがって、本発明の実施形
態では、実行されたリフレッシュ読取りによってその後
のＣＡＭサーチが遅延するかまたは実行できなくなると
いう点で、非破壊リフレッシュ読取り動作をＣＡＭサー
チ・サイクルから「隠す」ことができる。リフレッシュ
書込みは、ＣＡＭサーチの実行前、実行中、あるいは実
行後に、このような非破壊リフレッシュ読取りに続いて
実行することができる。
充電されている間、一致線に導電的に結合されたＸＮＯ
Ｒトランジスタ（すなわち、ＸＮＯＲ２０２内のＴ４、
Ｔ５）は理論的にはオフになるので、ＣＡＭサーチの前
にパストランジスタ（たとえば、Ｔ２−Ｔ７、Ｔ３−Ｔ
６）による非破壊読取りを実行することができ、一致線
に導電的に結合されたＸＮＯＲトランジスタ（Ｔ４、Ｔ
５）はオフになる。非破壊読取りは本質的にデータ記憶
装置（たとえば、キャパシタＳＢ０、ＳＢ１）の内容を
乱さずに残すので、その後、記憶キャパシタから読み取
ったデータをまず書き戻す必要なしにＣＡＭサーチ動作
を実行することができる。したがって、本発明の実施形
態では、実行されたリフレッシュ読取りによってその後
のＣＡＭサーチが遅延するかまたは実行できなくなると
いう点で、非破壊リフレッシュ読取り動作をＣＡＭサー
チ・サイクルから「隠す」ことができる。リフレッシュ
書込みは、ＣＡＭサーチの実行前、実行中、あるいは実
行後に、このような非破壊リフレッシュ読取りに続いて
実行することができる。
【００１６】当業者であれば、ＤＣＡＭセルのＸＮＯＲ
スタックとアースとの接続は図２に示すように直接接続
にすることができ、あるいはこの接続は「グローバル」
ビットマスク（図示せず）のパススイッチ（たとえば、
パストランジスタ）によって選択的に中断可能なものに
することができることが分かるだろう。ＸＮＯＲ回路に
結合された「グローバル」ビット・マスクは、グローバ
ル・ビットマスク信号がアサートされたときにＣＡＭア
レイ内に記憶されたすべてのワード内の対応するビット
位置が比較機能から除去される（すなわち、それは、Ｃ
ＡＭアレイ内のすべてのワードについてグローバル「無
指定」（強制一致）論理値になる）ように機能する。こ
のようなグローバル・マスキングは、ＣＡＭ項目内に記
憶されたデータ値の範囲について比較またはサーチする
際に有用である。
スタックとアースとの接続は図２に示すように直接接続
にすることができ、あるいはこの接続は「グローバル」
ビットマスク（図示せず）のパススイッチ（たとえば、
パストランジスタ）によって選択的に中断可能なものに
することができることが分かるだろう。ＸＮＯＲ回路に
結合された「グローバル」ビット・マスクは、グローバ
ル・ビットマスク信号がアサートされたときにＣＡＭア
レイ内に記憶されたすべてのワード内の対応するビット
位置が比較機能から除去される（すなわち、それは、Ｃ
ＡＭアレイ内のすべてのワードについてグローバル「無
指定」（強制一致）論理値になる）ように機能する。こ
のようなグローバル・マスキングは、ＣＡＭ項目内に記
憶されたデータ値の範囲について比較またはサーチする
際に有用である。
【００１７】１つのＣＡＭ項目内のすべてのＣＡＭセル
のすべてのＸＮＯＲ比較回路の複数の並列トランジスタ
・スタック（たとえば、Ｔ２−Ｔ４およびＴ３−Ｔ５）
は一致線パスゲートを形成する。この一致線パスゲート
は、事前充電した高の一致線が一致項目の場合に高のま
まになるが、ＣＡＭ項目内に記憶された１つまたは複数
の３進ビットが被比較数の対応するビットと不一致の場
合にアース電圧レベル（ミスを示す）までまたはその付
近まで放電されるように動作する。別法として、本発明
の一致線パスゲートおよびＤＣＡＭセルは、２０００年
月 日に出願されたTowler他の米国特許出願第
号に開示されているように、一致検出システム内の
事前充電した低の一致線もサポートすることになるが、
同出願の関連部分は参照により本明細書に組み込まれ、
その主題および請求された発明はその発明がなされた時
点で、本発明の譲受人である本出願人によって所有され
ていたかまたは本出願人への譲渡義務の対象となってい
たものである。
のすべてのＸＮＯＲ比較回路の複数の並列トランジスタ
・スタック（たとえば、Ｔ２−Ｔ４およびＴ３−Ｔ５）
は一致線パスゲートを形成する。この一致線パスゲート
は、事前充電した高の一致線が一致項目の場合に高のま
まになるが、ＣＡＭ項目内に記憶された１つまたは複数
の３進ビットが被比較数の対応するビットと不一致の場
合にアース電圧レベル（ミスを示す）までまたはその付
近まで放電されるように動作する。別法として、本発明
の一致線パスゲートおよびＤＣＡＭセルは、２０００年
月 日に出願されたTowler他の米国特許出願第
号に開示されているように、一致検出システム内の
事前充電した低の一致線もサポートすることになるが、
同出願の関連部分は参照により本明細書に組み込まれ、
その主題および請求された発明はその発明がなされた時
点で、本発明の譲受人である本出願人によって所有され
ていたかまたは本出願人への譲渡義務の対象となってい
たものである。
【００１８】メモリ記憶セル（２１０ａおよび２１１
ａ）へのデータの書込みまたはそこからのデータの読取
りは、関連技術のＤＣＡＭ内と同様に、ビット線（それ
ぞれＢＬ０およびＢＬ１）およびワード線ＷＬが高に保
持されているときにオン（すなわち、導電状態）に保持
されたパストランジスタ（それぞれＴ０およびＴ１）に
よる電荷転送によって実行することができる。本発明に
おいて電荷転送によりデータを書き込むまたは読み取る
方法は、関連技術のＤＣＡＭで使用する電荷転送による
書込みおよび読取りの方法と同じかまたは同様のもので
ある。しかし、本発明では、データ記憶キャパシタ（た
とえば、ＳＢ０およびＳＢ１）内に記憶された電荷の破
壊電荷転送を行わずに記憶データの読取りが可能になる
ので、本発明の実施形態では電荷転送による読取りは不
要である。
ａ）へのデータの書込みまたはそこからのデータの読取
りは、関連技術のＤＣＡＭ内と同様に、ビット線（それ
ぞれＢＬ０およびＢＬ１）およびワード線ＷＬが高に保
持されているときにオン（すなわち、導電状態）に保持
されたパストランジスタ（それぞれＴ０およびＴ１）に
よる電荷転送によって実行することができる。本発明に
おいて電荷転送によりデータを書き込むまたは読み取る
方法は、関連技術のＤＣＡＭで使用する電荷転送による
書込みおよび読取りの方法と同じかまたは同様のもので
ある。しかし、本発明では、データ記憶キャパシタ（た
とえば、ＳＢ０およびＳＢ１）内に記憶された電荷の破
壊電荷転送を行わずに記憶データの読取りが可能になる
ので、本発明の実施形態では電荷転送による読取りは不
要である。
【００１９】それぞれのビット線（たとえば、それぞ
れ、ＢＬ０、ＢＬ１）を高の論理電圧まで事前充電し、
次にそのゲート上で高の論理電圧をアサートすることに
よってパストランジスタ（たとえば、それぞれ、Ｔ７、
Ｔ６）をオン（すなわち、導電状態）にし、次にそれぞ
れのデータ記憶装置（たとえば、それぞれ、ＳＢ０およ
びＳＢ１）の状態を表すそれぞれのビット線（たとえ
ば、ＢＬ０、ＢＬ１）上の電流または電圧あるいはその
両方を感知することにより、それぞれのサーチ線（たと
えば、ＳＬＣまたはＳＬＴ）が低に保持されている間
に、ＤＣＡＭセル２００ａの各メモリ記憶セル（たとえ
ば、２１０ａ、２１１ａ）で非破壊読取りを実行するこ
とができる。ビット線は、供給電圧とそれぞれのビット
線との間に接続され、ビット線事前充電信号（ＢＬＰＣ
ＨＧ）によって動作可能に制御される複数のパススイッ
チ（たとえば、Ｐ型パストランジスタＰ０およびＰ１）
により高に事前充電することができる。キャパシタＳＢ
０が論理高電圧を記憶する場合、パストランジスタ（た
とえば、Ｔ２およびＴ７）に動作可能に結合された事前
充電した高のビット線（たとえば、ＢＬ０）は、オン
（すなわち、電流導電状態）のパストランジスタ（Ｔ２
およびＴ７）による事前充電ビット線（たとえば、ＢＬ
０）からアースへの電荷転送のために、非破壊読取り動
作中に低の電圧レベルまでまたは低の電圧レベルに向か
って降下することになる。キャパシタＳＢ０が論理低電
圧を記憶する場合、パストランジスタ（たとえば、Ｔ２
およびＴ７）に動作可能に結合された事前充電した高の
ビット線（たとえば、ＢＬ０）は、オフ（すなわち、非
導電状態）のパストランジスタ（Ｔ２およびＴ７）によ
る事前充電ビット線（たとえば、ＢＬ０）からアースへ
の電荷転送の欠如のために、非破壊読取り動作中に事前
充電した高の電圧レベルのままになる。
れ、ＢＬ０、ＢＬ１）を高の論理電圧まで事前充電し、
次にそのゲート上で高の論理電圧をアサートすることに
よってパストランジスタ（たとえば、それぞれ、Ｔ７、
Ｔ６）をオン（すなわち、導電状態）にし、次にそれぞ
れのデータ記憶装置（たとえば、それぞれ、ＳＢ０およ
びＳＢ１）の状態を表すそれぞれのビット線（たとえ
ば、ＢＬ０、ＢＬ１）上の電流または電圧あるいはその
両方を感知することにより、それぞれのサーチ線（たと
えば、ＳＬＣまたはＳＬＴ）が低に保持されている間
に、ＤＣＡＭセル２００ａの各メモリ記憶セル（たとえ
ば、２１０ａ、２１１ａ）で非破壊読取りを実行するこ
とができる。ビット線は、供給電圧とそれぞれのビット
線との間に接続され、ビット線事前充電信号（ＢＬＰＣ
ＨＧ）によって動作可能に制御される複数のパススイッ
チ（たとえば、Ｐ型パストランジスタＰ０およびＰ１）
により高に事前充電することができる。キャパシタＳＢ
０が論理高電圧を記憶する場合、パストランジスタ（た
とえば、Ｔ２およびＴ７）に動作可能に結合された事前
充電した高のビット線（たとえば、ＢＬ０）は、オン
（すなわち、電流導電状態）のパストランジスタ（Ｔ２
およびＴ７）による事前充電ビット線（たとえば、ＢＬ
０）からアースへの電荷転送のために、非破壊読取り動
作中に低の電圧レベルまでまたは低の電圧レベルに向か
って降下することになる。キャパシタＳＢ０が論理低電
圧を記憶する場合、パストランジスタ（たとえば、Ｔ２
およびＴ７）に動作可能に結合された事前充電した高の
ビット線（たとえば、ＢＬ０）は、オフ（すなわち、非
導電状態）のパストランジスタ（Ｔ２およびＴ７）によ
る事前充電ビット線（たとえば、ＢＬ０）からアースへ
の電荷転送の欠如のために、非破壊読取り動作中に事前
充電した高の電圧レベルのままになる。
【００２０】すべてのビット線（たとえば、ＢＬ０、Ｂ
Ｌ１）を高の論理電圧まで事前充電し、次に読取りワー
ド線（ＲＷＬ）上で高の論理電圧をアサートすることに
よってすべてのパストランジスタ（たとえば、Ｔ７、Ｔ
６）をオンにし、次にすべてのビット線（たとえば、Ｂ
Ｌ０、ＢＬ１）上の電流または電圧あるいはその両方を
感知することにより、すべてのサーチ線（たとえば、Ｓ
ＬＣまたはＳＬＴ）が低に保持されている間に、複数の
本発明のＤＣＡＭセル（たとえば、２００ａ）からなる
項目全体の非破壊読取りを実行することができる。ＣＡ
Ｍ項目全体の非破壊読取りは、一致線（たとえば、Ｔ
４、Ｔ５）に直接結合されたすべてのＸＮＯＲトランジ
スタがオフの間に実行され、データ記憶装置（たとえ
ば、キャパシタＳＢ０およびＳＢ１）の内容を最終的に
リフレッシュするために実行されたリフレッシュ読取り
にすることができる。この場合、記憶データ・ワード
は、読取り専用パストランジスタ（たとえば、Ｔ７およ
びＴ６）とビット線（たとえば、ＢＬ０、ＢＬ１）を介
してＤＣＡＭ項目から判定（たとえば、読取り反転）さ
れる。次に、このようにデータ記憶装置から読み取られ
たデータをアサートし（まず再反転が必要になる可能性
もある）、ビット線上でアサートされた記憶データのリ
フレッシュ書込みを行うためにワード線（ＷＬ）がアサ
ートされるまでビット線（たとえば、ＢＬ０およびＢＬ
１）自体に記憶することができる。あるいは、ＣＡＭア
レイの外部にある２進バッファまたはレジスタを使用し
て、１つの記憶データ・ワード（反転状態または非反転
状態）を一時的に記憶するかまたは同じ項目（複数も
可）に書き戻すまで複数のＤＣＡＭ項目から読み取られ
た複数のこのような記憶データ・ワードを記憶すること
ができる。
Ｌ１）を高の論理電圧まで事前充電し、次に読取りワー
ド線（ＲＷＬ）上で高の論理電圧をアサートすることに
よってすべてのパストランジスタ（たとえば、Ｔ７、Ｔ
６）をオンにし、次にすべてのビット線（たとえば、Ｂ
Ｌ０、ＢＬ１）上の電流または電圧あるいはその両方を
感知することにより、すべてのサーチ線（たとえば、Ｓ
ＬＣまたはＳＬＴ）が低に保持されている間に、複数の
本発明のＤＣＡＭセル（たとえば、２００ａ）からなる
項目全体の非破壊読取りを実行することができる。ＣＡ
Ｍ項目全体の非破壊読取りは、一致線（たとえば、Ｔ
４、Ｔ５）に直接結合されたすべてのＸＮＯＲトランジ
スタがオフの間に実行され、データ記憶装置（たとえ
ば、キャパシタＳＢ０およびＳＢ１）の内容を最終的に
リフレッシュするために実行されたリフレッシュ読取り
にすることができる。この場合、記憶データ・ワード
は、読取り専用パストランジスタ（たとえば、Ｔ７およ
びＴ６）とビット線（たとえば、ＢＬ０、ＢＬ１）を介
してＤＣＡＭ項目から判定（たとえば、読取り反転）さ
れる。次に、このようにデータ記憶装置から読み取られ
たデータをアサートし（まず再反転が必要になる可能性
もある）、ビット線上でアサートされた記憶データのリ
フレッシュ書込みを行うためにワード線（ＷＬ）がアサ
ートされるまでビット線（たとえば、ＢＬ０およびＢＬ
１）自体に記憶することができる。あるいは、ＣＡＭア
レイの外部にある２進バッファまたはレジスタを使用し
て、１つの記憶データ・ワード（反転状態または非反転
状態）を一時的に記憶するかまたは同じ項目（複数も
可）に書き戻すまで複数のＤＣＡＭ項目から読み取られ
た複数のこのような記憶データ・ワードを記憶すること
ができる。
【００２１】読取り中のＣＡＭ項目の一致線（たとえ
ば、それぞれ、Ｔ４、Ｔ５）に直接結合されたすべての
ＸＮＯＲトランジスタがオフである（すなわち、ＣＡＭ
アレイ内のすべてのサーチ線、たとえば、ＳＬＣ、ＳＬ
Ｔが低である）場合、ＣＡＭ項目全体の非破壊読取りは
ランダム・アクセス（すなわち、ＲＡＭメモリアクセ
ス）として実行することもできる。
ば、それぞれ、Ｔ４、Ｔ５）に直接結合されたすべての
ＸＮＯＲトランジスタがオフである（すなわち、ＣＡＭ
アレイ内のすべてのサーチ線、たとえば、ＳＬＣ、ＳＬ
Ｔが低である）場合、ＣＡＭ項目全体の非破壊読取りは
ランダム・アクセス（すなわち、ＲＡＭメモリアクセ
ス）として実行することもできる。
【００２２】ＣＡＭ項目内の記憶キャパシタの非破壊読
取り動作の詳細については、図２の記憶キャパシタＳＢ
０に記憶されたデータを読み取る場合の例を参照するこ
とによって説明することができる。記憶キャパシタ（た
とえば、ＳＢ０）が、そのキャパシタに記憶された論理
高の電圧レベルによって表される論理１を記憶している
場合、ＸＮＯＲ回路２０２のトランジスタＴ２はオンに
なり（そのゲートがキャパシタＳＢ０によって高に保持
されているので）、事前充電した高のビット線（たとえ
ば、ＢＬ０）からＴ２を通ってアースまで電流が流れる
ことができ、ビット線ＢＬ０の電圧レベルをアースに向
かって引き抜く効果を有する。この電流またはビット線
ＢＬ０上の電圧の付随降下あるいはその両方は、ビット
線（ＢＬ０）に結合され、当業者にとって既知の適切な
感知回路によって感知することができ、論理１がデータ
記憶装置（すなわち、キャパシタＳＢ０）に記憶されて
いることを示すものとして登録することができる。逆
に、このような電流の欠落またはＢＬ０上でのこのよう
な電圧降下の欠落を感知し、論理０がデータ記憶装置
（すなわち、キャパシタＳＢ０）に記憶されていること
を示すものとして登録することもできる。
取り動作の詳細については、図２の記憶キャパシタＳＢ
０に記憶されたデータを読み取る場合の例を参照するこ
とによって説明することができる。記憶キャパシタ（た
とえば、ＳＢ０）が、そのキャパシタに記憶された論理
高の電圧レベルによって表される論理１を記憶している
場合、ＸＮＯＲ回路２０２のトランジスタＴ２はオンに
なり（そのゲートがキャパシタＳＢ０によって高に保持
されているので）、事前充電した高のビット線（たとえ
ば、ＢＬ０）からＴ２を通ってアースまで電流が流れる
ことができ、ビット線ＢＬ０の電圧レベルをアースに向
かって引き抜く効果を有する。この電流またはビット線
ＢＬ０上の電圧の付随降下あるいはその両方は、ビット
線（ＢＬ０）に結合され、当業者にとって既知の適切な
感知回路によって感知することができ、論理１がデータ
記憶装置（すなわち、キャパシタＳＢ０）に記憶されて
いることを示すものとして登録することができる。逆
に、このような電流の欠落またはＢＬ０上でのこのよう
な電圧降下の欠落を感知し、論理０がデータ記憶装置
（すなわち、キャパシタＳＢ０）に記憶されていること
を示すものとして登録することもできる。
【００２３】ＤＣＡＭのサポート回路（図示せず）によ
り、システム・ハードウェアはＤＣＡＭのメモリ記憶セ
ル（２１０ａおよび２１１ａ）内に記憶されたデータを
読み取り、ＤＣＡＭのメモリ記憶セルに書き込むことが
できる。また、ＤＣＡＭのサポート回路は、ＤＣＡＭ項
目の漏れデータ記憶キャパシタを定期的にリフレッシュ
するためのリフレッシュ・タイミング回路も提供する。
ＤＣＡＭ項目のキャパシタのいずれかに電荷として記憶
された論理１は結局、リフレッシュ回路がそのキャパシ
タを定期的に再充電するまで、論理０に放電されること
になる。ＤＣＡＭのサポート回路は、ビット線（たとえ
ば、ＢＬ０）によりデータ記憶装置（たとえば、記憶キ
ャパシタＳＢ０）上の状態を検出するため（たとえば、
そこに記憶された信号または電荷を増幅するため）のセ
ンス増幅器と、行および列を選択するためのアドレス論
理回路と、行アドレスと列アドレスをラッチして解明
し、ランダム・アクセスの読取りおよび書込み動作を開
始して終了するための行アドレス選択（ＲＡＳ）および
列アドレス選択（ＣＡＳ）論理回路と、メモリの記憶セ
ル（たとえば、２１０ａおよび２１１ａ）に情報を書き
込む（すなわち、記憶する）かまたはそこに記憶されて
いるものを読み取るための読取りおよび書込み回路と、
リフレッシュ・シーケンスを追跡するかまたは必要に応
じてリフレッシュ・サイクルを開始するための内部カウ
ンタまたはレジスタと、ＣＡＭサーチによって見つかっ
たときに一致ＣＡＭ項目（たとえば、ヒット）のアドレ
スをアサートするための出力論理回路とを含むことがで
きる。
り、システム・ハードウェアはＤＣＡＭのメモリ記憶セ
ル（２１０ａおよび２１１ａ）内に記憶されたデータを
読み取り、ＤＣＡＭのメモリ記憶セルに書き込むことが
できる。また、ＤＣＡＭのサポート回路は、ＤＣＡＭ項
目の漏れデータ記憶キャパシタを定期的にリフレッシュ
するためのリフレッシュ・タイミング回路も提供する。
ＤＣＡＭ項目のキャパシタのいずれかに電荷として記憶
された論理１は結局、リフレッシュ回路がそのキャパシ
タを定期的に再充電するまで、論理０に放電されること
になる。ＤＣＡＭのサポート回路は、ビット線（たとえ
ば、ＢＬ０）によりデータ記憶装置（たとえば、記憶キ
ャパシタＳＢ０）上の状態を検出するため（たとえば、
そこに記憶された信号または電荷を増幅するため）のセ
ンス増幅器と、行および列を選択するためのアドレス論
理回路と、行アドレスと列アドレスをラッチして解明
し、ランダム・アクセスの読取りおよび書込み動作を開
始して終了するための行アドレス選択（ＲＡＳ）および
列アドレス選択（ＣＡＳ）論理回路と、メモリの記憶セ
ル（たとえば、２１０ａおよび２１１ａ）に情報を書き
込む（すなわち、記憶する）かまたはそこに記憶されて
いるものを読み取るための読取りおよび書込み回路と、
リフレッシュ・シーケンスを追跡するかまたは必要に応
じてリフレッシュ・サイクルを開始するための内部カウ
ンタまたはレジスタと、ＣＡＭサーチによって見つかっ
たときに一致ＣＡＭ項目（たとえば、ヒット）のアドレ
スをアサートするための出力論理回路とを含むことがで
きる。
【００２４】電圧センス増幅器（ＳＡ）は、ビット線
（ＢＬ０）がレールからレールへ（すなわち、事前充電
した高の電圧からアースへ）完全に降下できるようにな
る前でも、データ記憶装置（たとえば、キャパシタＳＢ
０）の論理状態を検出するために使用することができ
る。電圧感知回路を使用する場合、簡潔なストローブ信
号（たとえば、ＳＥＴＳＡパルス、図５を参照）を使用
して、比較的短時間の間隔の間、電圧感知回路（たとえ
ば、ＳＡ）を使用可能にすることができ、その間、記憶
キャパシタ（たとえば、ＳＢ０）の内容に応じて、ビッ
ト線上の電圧の感知可能な降下が発生しているかまたは
発生していないと予想されるものとする。感知ストロー
ブ信号（たとえば、ＳＥＴＳＡ）は、タイミング・モデ
ルとしてダミービット線を含み、同じ集積回路チップ上
に実現された回路によるか、または当業者にとって既知
のその他の方法によって、最適な時間にパルス化するこ
とができる。それにより、データ記憶装置（たとえば、
キャパシタＳＢ０）の状態の感知は、ＣＡＭサーチを実
施するためにＤＣＡＭ項目のサーチ線（たとえば、ＳＬ
ＴおよびＳＬＣ）のいずれか一方が完全高の電圧レベル
まで上昇する直前の短時間の間隔で実行することができ
る。本発明のＤＣＡＭセルの回路、信号、機能の例示的
なタイミングおよび関係の詳細については、図２のＤＣ
ＡＭセル２００ａの回路図に関連して図５を参照するこ
とによって説明することができる。
（ＢＬ０）がレールからレールへ（すなわち、事前充電
した高の電圧からアースへ）完全に降下できるようにな
る前でも、データ記憶装置（たとえば、キャパシタＳＢ
０）の論理状態を検出するために使用することができ
る。電圧感知回路を使用する場合、簡潔なストローブ信
号（たとえば、ＳＥＴＳＡパルス、図５を参照）を使用
して、比較的短時間の間隔の間、電圧感知回路（たとえ
ば、ＳＡ）を使用可能にすることができ、その間、記憶
キャパシタ（たとえば、ＳＢ０）の内容に応じて、ビッ
ト線上の電圧の感知可能な降下が発生しているかまたは
発生していないと予想されるものとする。感知ストロー
ブ信号（たとえば、ＳＥＴＳＡ）は、タイミング・モデ
ルとしてダミービット線を含み、同じ集積回路チップ上
に実現された回路によるか、または当業者にとって既知
のその他の方法によって、最適な時間にパルス化するこ
とができる。それにより、データ記憶装置（たとえば、
キャパシタＳＢ０）の状態の感知は、ＣＡＭサーチを実
施するためにＤＣＡＭ項目のサーチ線（たとえば、ＳＬ
ＴおよびＳＬＣ）のいずれか一方が完全高の電圧レベル
まで上昇する直前の短時間の間隔で実行することができ
る。本発明のＤＣＡＭセルの回路、信号、機能の例示的
なタイミングおよび関係の詳細については、図２のＤＣ
ＡＭセル２００ａの回路図に関連して図５を参照するこ
とによって説明することができる。
【００２５】図５は、３つの連続するＣＡＭサーチ・サ
イクル（３１０、３２０、３３０）を含む時間範囲にお
ける図２の本発明の３進ＤＣＡＭセル２００ａに結合さ
れた線上の信号および機能の例示的なタイミング関係を
示すタイミング図である。各ＣＡＭサーチ・サイクル
（たとえば、３１０、３２０、３３０）は、ＣＡＭサー
チ期間（すなわち、その間にＣＡＭアレイのすべての項
目内の記憶データが被比較数と比較される期間）（たと
えば、それぞれ、３１３、３２３、３３３）と、ＣＡＭ
サーチ（たとえば、それぞれ、３１３、３２３、３３
３）のためにＤＣＡＭ項目のすべてのＤＣＡＭセル（た
とえば、２００ａ）に結合された一致線を準備するため
の一致線事前充電期間（たとえば、それぞれ、３１８、
３２８、３３８）とを含む。
イクル（３１０、３２０、３３０）を含む時間範囲にお
ける図２の本発明の３進ＤＣＡＭセル２００ａに結合さ
れた線上の信号および機能の例示的なタイミング関係を
示すタイミング図である。各ＣＡＭサーチ・サイクル
（たとえば、３１０、３２０、３３０）は、ＣＡＭサー
チ期間（すなわち、その間にＣＡＭアレイのすべての項
目内の記憶データが被比較数と比較される期間）（たと
えば、それぞれ、３１３、３２３、３３３）と、ＣＡＭ
サーチ（たとえば、それぞれ、３１３、３２３、３３
３）のためにＤＣＡＭ項目のすべてのＤＣＡＭセル（た
とえば、２００ａ）に結合された一致線を準備するため
の一致線事前充電期間（たとえば、それぞれ、３１８、
３２８、３３８）とを含む。
【００２６】被比較数の１つのビットとその被比較数ビ
ットの論理補数がＣＡＭ項目の各ＤＣＡＭセル（たとえ
ば、２００ａ）の２つのサーチ線（たとえば、ＳＬＴお
よびＳＬＣ）上でそれぞれアサートされたときに、ＣＡ
Ｍサーチが実行される。したがって、各ＣＡＭサーチ期
間（たとえば、３１３）中は、所与のＤＣＡＭセル２０
０ａの一方のサーチ線（たとえば、ＳＬＣ）が高にな
り、もう一方のサーチ線（たとえば、ＳＬＴ）が低にな
る。
ットの論理補数がＣＡＭ項目の各ＤＣＡＭセル（たとえ
ば、２００ａ）の２つのサーチ線（たとえば、ＳＬＴお
よびＳＬＣ）上でそれぞれアサートされたときに、ＣＡ
Ｍサーチが実行される。したがって、各ＣＡＭサーチ期
間（たとえば、３１３）中は、所与のＤＣＡＭセル２０
０ａの一方のサーチ線（たとえば、ＳＬＣ）が高にな
り、もう一方のサーチ線（たとえば、ＳＬＴ）が低にな
る。
【００２７】図５に示す第１のＣＡＭサーチ・サイクル
３１０は、リフレッシュ読取り（期間３１８プラス３１
２の範囲内）とＣＡＭサーチ期間（３１３）の範囲内で
実行されるその後のリフレッシュ書込みの間の、本発明
の３進ＤＣＡＭセル２００ａ内の信号の例示的なタイミ
ングを示している。第１のサーチ・サイクル（３１３）
は、ＣＡＭセル２００ａがＣＡＭアレイのミス項目内に
ある場合をたまたま示しているが、ＣＡＭサーチ・サイ
クル（たとえば、３１０）の範囲内でリフレッシュ読取
りまたはリフレッシュ書込みあるいはその両方を実行す
る能力は、その項目内に記憶されたデータに依存せず、
ＣＡＭ項目がたまたまミス項目であるか一致項目である
かにも依存しない。
３１０は、リフレッシュ読取り（期間３１８プラス３１
２の範囲内）とＣＡＭサーチ期間（３１３）の範囲内で
実行されるその後のリフレッシュ書込みの間の、本発明
の３進ＤＣＡＭセル２００ａ内の信号の例示的なタイミ
ングを示している。第１のサーチ・サイクル（３１３）
は、ＣＡＭセル２００ａがＣＡＭアレイのミス項目内に
ある場合をたまたま示しているが、ＣＡＭサーチ・サイ
クル（たとえば、３１０）の範囲内でリフレッシュ読取
りまたはリフレッシュ書込みあるいはその両方を実行す
る能力は、その項目内に記憶されたデータに依存せず、
ＣＡＭ項目がたまたまミス項目であるか一致項目である
かにも依存しない。
【００２８】各ＣＡＭサーチ（たとえば、３１０、３２
０、３３０）の間、所与のＣＡＭ項目は、比較された項
目内に記憶されたデータ・ワードとその特定のＣＡＭサ
ーチ中にアサートされる被比較数の（マスクなし）ビッ
トとの比較に基づいて、ミス項目または一致項目のいず
れかになる。各ＣＡＭサーチ・サイクルごとにＣＡＭア
レイに対して異なる被比較数または異なる被比較数マス
ク（たとえば、グローバル・ビット・マスク）をアサー
トすることができるので、１つのＣＡＭサーチ・サイク
ル中に所与のＣＡＭ項目がミス項目になる可能性があ
り、次のＣＡＭサーチ・サイクルまたはその後のＣＡＭ
サーチ・サイクル中に同じＣＡＭ項目が一致項目になる
可能性があり、その逆になる可能性もある。ミス３進Ｃ
ＡＭ項目は、特定のＣＡＭサーチ中にアサートされる被
比較数のマスクなしビットと論理的に同じにはならない
３進データ・ワードをたまたま記憶するＣＡＭ項目であ
る。逆に、一致３進ＣＡＭ項目は、特定のＣＡＭサーチ
中にアサートされる被比較数のマスクなしビットと論理
的に同じになる３進データ・ワードをたまたま記憶する
ＣＡＭ項目である。
０、３３０）の間、所与のＣＡＭ項目は、比較された項
目内に記憶されたデータ・ワードとその特定のＣＡＭサ
ーチ中にアサートされる被比較数の（マスクなし）ビッ
トとの比較に基づいて、ミス項目または一致項目のいず
れかになる。各ＣＡＭサーチ・サイクルごとにＣＡＭア
レイに対して異なる被比較数または異なる被比較数マス
ク（たとえば、グローバル・ビット・マスク）をアサー
トすることができるので、１つのＣＡＭサーチ・サイク
ル中に所与のＣＡＭ項目がミス項目になる可能性があ
り、次のＣＡＭサーチ・サイクルまたはその後のＣＡＭ
サーチ・サイクル中に同じＣＡＭ項目が一致項目になる
可能性があり、その逆になる可能性もある。ミス３進Ｃ
ＡＭ項目は、特定のＣＡＭサーチ中にアサートされる被
比較数のマスクなしビットと論理的に同じにはならない
３進データ・ワードをたまたま記憶するＣＡＭ項目であ
る。逆に、一致３進ＣＡＭ項目は、特定のＣＡＭサーチ
中にアサートされる被比較数のマスクなしビットと論理
的に同じになる３進データ・ワードをたまたま記憶する
ＣＡＭ項目である。
【００２９】本発明のＤＣＡＭセルのデータ被比較数比
較機能は、ＸＮＯＲゲート２０２を形成する２つの並列
スタック（Ｔ２−Ｔ４およびＴ３−Ｔ５）状に配置され
た４つのパススイッチ（たとえば、Ｎチャネル・パスト
ランジスタＴ２、Ｔ３、Ｔ４、Ｔ５）によって実行され
る。下位パススイッチの各々（すなわち、トランジスタ
Ｔ２およびＴ３の各々）は、関連データ記憶装置（すな
わち、それぞれ、キャパシタＳＢ０およびＳＢ１）内に
記憶されたデータ値の非破壊読取りをサポートすること
と、本発明の３進ＤＣＡＭセル（たとえば、２００ａ、
２００ｂ、２００ｃ）の範囲内でＸＮＯＲ比較機能を使
用可能にするという２重機能を実行する。
較機能は、ＸＮＯＲゲート２０２を形成する２つの並列
スタック（Ｔ２−Ｔ４およびＴ３−Ｔ５）状に配置され
た４つのパススイッチ（たとえば、Ｎチャネル・パスト
ランジスタＴ２、Ｔ３、Ｔ４、Ｔ５）によって実行され
る。下位パススイッチの各々（すなわち、トランジスタ
Ｔ２およびＴ３の各々）は、関連データ記憶装置（すな
わち、それぞれ、キャパシタＳＢ０およびＳＢ１）内に
記憶されたデータ値の非破壊読取りをサポートすること
と、本発明の３進ＤＣＡＭセル（たとえば、２００ａ、
２００ｂ、２００ｃ）の範囲内でＸＮＯＲ比較機能を使
用可能にするという２重機能を実行する。
【００３０】ミスＣＡＭ項目の場合、その発生は一致線
電圧が低まで降下することによって示され、一致線とア
ースとの間の電流導電接続は、ＸＮＯＲ回路２０２の１
つまたは複数のパストランジスタ・スタック（たとえ
ば、Ｔ２−Ｔ４またはＴ３−Ｔ５あるいはその両方）に
よって確立される。したがって、本発明の実施形態で
は、ミス項目の事前充電した高の一致線電圧は低（たと
えば、ほぼアース）の電圧レベルまで降下し、その結
果、ミスを示すことになる。
電圧が低まで降下することによって示され、一致線とア
ースとの間の電流導電接続は、ＸＮＯＲ回路２０２の１
つまたは複数のパストランジスタ・スタック（たとえ
ば、Ｔ２−Ｔ４またはＴ３−Ｔ５あるいはその両方）に
よって確立される。したがって、本発明の実施形態で
は、ミス項目の事前充電した高の一致線電圧は低（たと
えば、ほぼアース）の電圧レベルまで降下し、その結
果、ミスを示すことになる。
【００３１】一致項目の場合、その発生は図５の第３の
ＣＡＭサーチ・サイクル（３３０）に示され、一致線と
アースとの間の電流導電接続は、ＣＡＭ項目のＤＣＡＭ
セル（たとえば、２００ａ）内のＸＮＯＲ回路（たとえ
ば２０２）のトランジスタ・スタックのいずれでも（た
とえば、Ｔ２−Ｔ４またはＴ３−Ｔ５のいずれでもな
い）確立されない。したがって、本発明の実施形態で
は、一致項目の一致線電圧は事前充電した高の電圧レベ
ルのままになり、この高のヒット事象電圧は検出するこ
とができ、したがって、一致またはヒットはこのような
一致ＣＡＭ項目の固有のアドレスに関連付けることがで
きる。
ＣＡＭサーチ・サイクル（３３０）に示され、一致線と
アースとの間の電流導電接続は、ＣＡＭ項目のＤＣＡＭ
セル（たとえば、２００ａ）内のＸＮＯＲ回路（たとえ
ば２０２）のトランジスタ・スタックのいずれでも（た
とえば、Ｔ２−Ｔ４またはＴ３−Ｔ５のいずれでもな
い）確立されない。したがって、本発明の実施形態で
は、一致項目の一致線電圧は事前充電した高の電圧レベ
ルのままになり、この高のヒット事象電圧は検出するこ
とができ、したがって、一致またはヒットはこのような
一致ＣＡＭ項目の固有のアドレスに関連付けることがで
きる。
【００３２】図５に示す第２のサーチ・サイクル３２０
は、ＤＣＡＭセル２００ａがたまたまＣＡＭアレイのミ
ス項目内にある場合に非破壊読取り（期間３２８および
３２２の範囲内に発生する）とその後のＣＡＭサーチ３
２３における本発明の３進ＤＣＡＭセル２００ａ内の信
号のタイミングを示している。第２のサーチ・サイクル
３２０は、そこから読み取られたＣＡＭ項目内のデータ
記憶装置（たとえば、ＳＢ０およびＳＢ１）に読取りデ
ータをリフレッシュ書戻しせずに、本発明のＣＡＭ項目
（たとえば、ＣＡＭセル２００ａ、２００ｂ、または２
００ｃあるいはこれらの組合せを含む）で非破壊読取り
が実行された直後にＣＡＭアレイ内で信頼できるＣＡＭ
サーチ（３２３）を実行できることを示している。
は、ＤＣＡＭセル２００ａがたまたまＣＡＭアレイのミ
ス項目内にある場合に非破壊読取り（期間３２８および
３２２の範囲内に発生する）とその後のＣＡＭサーチ３
２３における本発明の３進ＤＣＡＭセル２００ａ内の信
号のタイミングを示している。第２のサーチ・サイクル
３２０は、そこから読み取られたＣＡＭ項目内のデータ
記憶装置（たとえば、ＳＢ０およびＳＢ１）に読取りデ
ータをリフレッシュ書戻しせずに、本発明のＣＡＭ項目
（たとえば、ＣＡＭセル２００ａ、２００ｂ、または２
００ｃあるいはこれらの組合せを含む）で非破壊読取り
が実行された直後にＣＡＭアレイ内で信頼できるＣＡＭ
サーチ（３２３）を実行できることを示している。
【００３３】図５に示す第３のサーチ・サイクル３３０
は、ＤＣＡＭセル２００ａがたまたまＣＡＭアレイの一
致項目内にある場合にリフレッシュ書込み（ＣＡＭサー
チ期間３３３の範囲内に発生する）とその後のリフレッ
シュ読取り（たとえば、前のＣＡＭサーチ・サイクル３
２０で発生する）における本発明の３進ＤＣＡＭセル２
００ａ内の信号のタイミングを示している。第３のサー
チ・サイクル３３０は、そこで定期的なＣＡＭサーチ・
サイクルおよび信頼できるＣＡＭサーチの遅延または妨
げを発生せずに、リフレッシュ読取りに続いてリフレッ
シュ書込みを遅延させることができ、リフレッシュ書込
みの前にリフレッシュ読取りデータについてエラー（た
とえば、ソフトエラー）検出分析を実行するための処理
時間を与えることができることを示している。
は、ＤＣＡＭセル２００ａがたまたまＣＡＭアレイの一
致項目内にある場合にリフレッシュ書込み（ＣＡＭサー
チ期間３３３の範囲内に発生する）とその後のリフレッ
シュ読取り（たとえば、前のＣＡＭサーチ・サイクル３
２０で発生する）における本発明の３進ＤＣＡＭセル２
００ａ内の信号のタイミングを示している。第３のサー
チ・サイクル３３０は、そこで定期的なＣＡＭサーチ・
サイクルおよび信頼できるＣＡＭサーチの遅延または妨
げを発生せずに、リフレッシュ読取りに続いてリフレッ
シュ書込みを遅延させることができ、リフレッシュ書込
みの前にリフレッシュ読取りデータについてエラー（た
とえば、ソフトエラー）検出分析を実行するための処理
時間を与えることができることを示している。
【００３４】本発明のＤＣＡＭセル（たとえば、２００
ａ、２００ｂ、２００ｃ）の例示的な実施形態では、各
ＣＡＭサーチ（たとえば、３１３、３２３、３３３）の
前に、各一致線事前充電期間（たとえば、３１８、３２
８、３３８、３４８）中に、一致線事前充電制御信号Ｍ
ＬＰＣＨＧによって制御され一致線に接続されたパスス
イッチ（たとえば、パストランジスタＴＰＣＨＧ）によ
り、一致線が（前述の通り、一致線コントローラ設計に
より高または低のいずれかに）事前充電される。本発明
の例示的な実施形態（たとえば、２００ａ）では、一致
線が高に事前充電されるが、各ＤＣＡＭセル（たとえ
ば、２００ａ）の両方のサーチ線（すなわち、ＳＬＴお
よびＳＬＣ）が低に保持され（たとえば、定期的な一致
線事前充電期間３１８、３２８、３３８中）、それによ
り、ＸＮＯＲ機能２０２の両方のパストランジスタ（た
とえば、Ｔ４およびＴ５）がオフ（すなわち、非導電状
態）になり、その結果、一致線とアースとの間には導電
路がまったく存在しなくなり、そのＤＣＡＭ項目に関す
るＣＡＭサーチが「ミス」（すなわち、記憶データが被
比較数と一致しない）になるまで一致線は高の電荷を保
持することになる。
ａ、２００ｂ、２００ｃ）の例示的な実施形態では、各
ＣＡＭサーチ（たとえば、３１３、３２３、３３３）の
前に、各一致線事前充電期間（たとえば、３１８、３２
８、３３８、３４８）中に、一致線事前充電制御信号Ｍ
ＬＰＣＨＧによって制御され一致線に接続されたパスス
イッチ（たとえば、パストランジスタＴＰＣＨＧ）によ
り、一致線が（前述の通り、一致線コントローラ設計に
より高または低のいずれかに）事前充電される。本発明
の例示的な実施形態（たとえば、２００ａ）では、一致
線が高に事前充電されるが、各ＤＣＡＭセル（たとえ
ば、２００ａ）の両方のサーチ線（すなわち、ＳＬＴお
よびＳＬＣ）が低に保持され（たとえば、定期的な一致
線事前充電期間３１８、３２８、３３８中）、それによ
り、ＸＮＯＲ機能２０２の両方のパストランジスタ（た
とえば、Ｔ４およびＴ５）がオフ（すなわち、非導電状
態）になり、その結果、一致線とアースとの間には導電
路がまったく存在しなくなり、そのＤＣＡＭ項目に関す
るＣＡＭサーチが「ミス」（すなわち、記憶データが被
比較数と一致しない）になるまで一致線は高の電荷を保
持することになる。
【００３５】本発明のＤＣＡＭ項目内のメモリ記憶装置
の状態の検出（すなわち、キャパシタ内に記憶されたデ
ータの非破壊読取り）は、ビット線（たとえば、ＢＬ０
およびＢＬ１）ならびにパススイッチ（たとえば、パス
トランジスタＴ６およびＴ７）により、ＤＣＡＭ項目の
すべてのサーチ線が低に保持されている期間内（たとえ
ば、一致線事前充電期間３１８、３２８、３３８、３４
８の範囲内）に実行することができる。したがって、所
与のＤＣＡＭ項目内のすべてのＤＣＡＭセル（たとえ
ば、２００ａ）の各メモリ記憶装置（たとえば、キャパ
シタＳＢ０およびＳＢ１）の論理状態は、メモリ記憶装
置の状態を破壊（たとえば、そこに含まれる電荷を変
更）せずに、ＤＣＡＭセル（たとえば、２００ａ、２０
０ｂ、または２００ｃ）の各一致線事前充電期間（たと
えば、３１８、３２８、３３８、３４８）中に検出する
ことができる。このような通常かつ必要な一致線事前充
電期間（たとえば、３１８）の範囲内で完全に実行され
るかまたはほぼその範囲内で実行されるリフレッシュ読
取りは、ＣＡＭサーチ・サイクル（たとえば、３１０お
よび３２０）にかなりの時間を追加することがなく、
「隠れ」リフレッシュ読取りと言うことができる。
の状態の検出（すなわち、キャパシタ内に記憶されたデ
ータの非破壊読取り）は、ビット線（たとえば、ＢＬ０
およびＢＬ１）ならびにパススイッチ（たとえば、パス
トランジスタＴ６およびＴ７）により、ＤＣＡＭ項目の
すべてのサーチ線が低に保持されている期間内（たとえ
ば、一致線事前充電期間３１８、３２８、３３８、３４
８の範囲内）に実行することができる。したがって、所
与のＤＣＡＭ項目内のすべてのＤＣＡＭセル（たとえ
ば、２００ａ）の各メモリ記憶装置（たとえば、キャパ
シタＳＢ０およびＳＢ１）の論理状態は、メモリ記憶装
置の状態を破壊（たとえば、そこに含まれる電荷を変
更）せずに、ＤＣＡＭセル（たとえば、２００ａ、２０
０ｂ、または２００ｃ）の各一致線事前充電期間（たと
えば、３１８、３２８、３３８、３４８）中に検出する
ことができる。このような通常かつ必要な一致線事前充
電期間（たとえば、３１８）の範囲内で完全に実行され
るかまたはほぼその範囲内で実行されるリフレッシュ読
取りは、ＣＡＭサーチ・サイクル（たとえば、３１０お
よび３２０）にかなりの時間を追加することがなく、
「隠れ」リフレッシュ読取りと言うことができる。
【００３６】非破壊読取りは、第１に、一致線事前充電
期間（たとえば、３１８）の範囲内でまたは一致線事前
充電期間の前にＤＣＡＭアレイのすべてのＤＣＡＭセル
（たとえば、２００ａ）のビット線（たとえば、ＢＬ０
およびＢＬ１）を高に事前充電するステップと、第２
に、ＣＡＭサーチ期間（たとえば、３１３）の範囲外で
（たとえば、その前に）（ＤＣＡＭ２００ａ内のデータ
記憶装置ＳＢ０およびＳＢ１に結合されたパストランジ
スタＴ０およびＴ１がオフである間に）そのパストラン
ジスタ（たとえば、Ｔ６およびＴ７）をオン（すなわ
ち、導電状態）にするために、読み取るべきＣＡＭ項目
の読取りワード線ＲＷＬを（たとえば、高に）アサート
するステップと、第３に、前述のように、パストランジ
スタ（たとえば、Ｔ６およびＴ７）がオンである間に、
それぞれのビット線（たとえば、ＢＬ０およびＢＬ１）
によりメモリ記憶装置（たとえば、ＳＢ０およびＳＢ
１）の状態を検出するステップという一連のステップに
よって実行することができる。このように検出されたメ
モリ記憶装置（たとえば、ＳＢ０およびＳＢ１）の各々
の状態は、アサートするかまたは記憶するかあるいはそ
の両方を行って（たとえば、３１２の前または３１４中
あるいはその後のＣＡＭサーチ３１４後であって、次の
ビット線事前充電まで、ビット線ＢＬ０およびＢＬ１上
に記憶する）、次に（３１６で）同じデータ記憶装置
（たとえば、ＳＢ０およびＳＢ１）に書き戻すことがで
きる。
期間（たとえば、３１８）の範囲内でまたは一致線事前
充電期間の前にＤＣＡＭアレイのすべてのＤＣＡＭセル
（たとえば、２００ａ）のビット線（たとえば、ＢＬ０
およびＢＬ１）を高に事前充電するステップと、第２
に、ＣＡＭサーチ期間（たとえば、３１３）の範囲外で
（たとえば、その前に）（ＤＣＡＭ２００ａ内のデータ
記憶装置ＳＢ０およびＳＢ１に結合されたパストランジ
スタＴ０およびＴ１がオフである間に）そのパストラン
ジスタ（たとえば、Ｔ６およびＴ７）をオン（すなわ
ち、導電状態）にするために、読み取るべきＣＡＭ項目
の読取りワード線ＲＷＬを（たとえば、高に）アサート
するステップと、第３に、前述のように、パストランジ
スタ（たとえば、Ｔ６およびＴ７）がオンである間に、
それぞれのビット線（たとえば、ＢＬ０およびＢＬ１）
によりメモリ記憶装置（たとえば、ＳＢ０およびＳＢ
１）の状態を検出するステップという一連のステップに
よって実行することができる。このように検出されたメ
モリ記憶装置（たとえば、ＳＢ０およびＳＢ１）の各々
の状態は、アサートするかまたは記憶するかあるいはそ
の両方を行って（たとえば、３１２の前または３１４中
あるいはその後のＣＡＭサーチ３１４後であって、次の
ビット線事前充電まで、ビット線ＢＬ０およびＢＬ１上
に記憶する）、次に（３１６で）同じデータ記憶装置
（たとえば、ＳＢ０およびＳＢ１）に書き戻すことがで
きる。
【００３７】ビット線は、論理高の電圧レベル（たとえ
ば、電源電圧）に結合され、ビット線事前充電制御信号
ＢＬＰＣＨＧによって制御される複数のビット線事前充
電パススイッチ（たとえば、図２のｐチャネル・パスト
ランジスタＰ０およびＰ１）により、高に事前充電する
ことができる。この制御信号ＢＬＰＣＨＧは、パススイ
ッチ（たとえば、Ｐ０およびＰ１）を活動化して（すな
わち、オン＝導電状態にする）、一致線事前充電期間
（たとえば、３１８）中またはその前にビット線（たと
えば、それぞれ、ＢＬ０およびＢＬ１）を事前充電す
る。（図３および図４のＤＣＡＭセル２００ｂまたは２
００ｃではなく、図２のＤＣＡＭセル２００ａのよう
に）ビット線（たとえば、ＢＬ０またはＢＬ１）がデー
タの読取りと書込みの両方に使用するよう設計されてい
る場合、読取り動作と書込み動作が同時に行われず、互
いに干渉しないように、ビット線（たとえば、ＢＬ０ま
たはＢＬ１）の使用を時分割多重化しなければならな
い。したがって、図２のＤＣＡＭ２００ａでは、その間
に書込みが行われる書込み期間（たとえば、３１６およ
び３３６）の範囲外で、一致線事前充電期間（たとえ
ば、３１８、３２８、３３８、および３４８）中に非破
壊読取りのためにビット線を高に事前充電することがで
きる。しかし、書込みと読取りのために各メモリ記憶セ
ル（たとえば、それぞれ、図３および図４に示すＤＣＡ
Ｍセル２００ｂおよび２００ｃ内の２１０ｂおよび２１
０ｃ）への別々の線が設けられている場合、非破壊読取
りビット線（たとえば、図３および図４のＲＢＬ０）
は、ＣＡＭアレイ内の同じかまたは他のＤＣＡＭ項目で
書込み動作を実行する前または実行している間でも、高
に事前充電することができる。書込み（たとえば、ＷＢ
Ｌ０）と読取り（ＲＢＬ０）のために各メモリ記憶セル
（たとえば、図４に示すＤＣＡＭセル２００ｃ内の２１
０ｃ）への別々の線（たとえば、ＲＢＬ０、ＷＢＬ０）
が設けられている場合であって、このような線のいずれ
もＸＮＯＲゲート２０２に結合されたサーチ線（たとえ
ば、ＳＬＣ）ではない場合、リフレッシュ読取り動作と
リフレッシュ書込み動作は、同時に実行するか、または
ＣＡＭサーチ・サイクル内の一致線事前充電期間中のオ
ーバラップ期間中に実行することができる。
ば、電源電圧）に結合され、ビット線事前充電制御信号
ＢＬＰＣＨＧによって制御される複数のビット線事前充
電パススイッチ（たとえば、図２のｐチャネル・パスト
ランジスタＰ０およびＰ１）により、高に事前充電する
ことができる。この制御信号ＢＬＰＣＨＧは、パススイ
ッチ（たとえば、Ｐ０およびＰ１）を活動化して（すな
わち、オン＝導電状態にする）、一致線事前充電期間
（たとえば、３１８）中またはその前にビット線（たと
えば、それぞれ、ＢＬ０およびＢＬ１）を事前充電す
る。（図３および図４のＤＣＡＭセル２００ｂまたは２
００ｃではなく、図２のＤＣＡＭセル２００ａのよう
に）ビット線（たとえば、ＢＬ０またはＢＬ１）がデー
タの読取りと書込みの両方に使用するよう設計されてい
る場合、読取り動作と書込み動作が同時に行われず、互
いに干渉しないように、ビット線（たとえば、ＢＬ０ま
たはＢＬ１）の使用を時分割多重化しなければならな
い。したがって、図２のＤＣＡＭ２００ａでは、その間
に書込みが行われる書込み期間（たとえば、３１６およ
び３３６）の範囲外で、一致線事前充電期間（たとえ
ば、３１８、３２８、３３８、および３４８）中に非破
壊読取りのためにビット線を高に事前充電することがで
きる。しかし、書込みと読取りのために各メモリ記憶セ
ル（たとえば、それぞれ、図３および図４に示すＤＣＡ
Ｍセル２００ｂおよび２００ｃ内の２１０ｂおよび２１
０ｃ）への別々の線が設けられている場合、非破壊読取
りビット線（たとえば、図３および図４のＲＢＬ０）
は、ＣＡＭアレイ内の同じかまたは他のＤＣＡＭ項目で
書込み動作を実行する前または実行している間でも、高
に事前充電することができる。書込み（たとえば、ＷＢ
Ｌ０）と読取り（ＲＢＬ０）のために各メモリ記憶セル
（たとえば、図４に示すＤＣＡＭセル２００ｃ内の２１
０ｃ）への別々の線（たとえば、ＲＢＬ０、ＷＢＬ０）
が設けられている場合であって、このような線のいずれ
もＸＮＯＲゲート２０２に結合されたサーチ線（たとえ
ば、ＳＬＣ）ではない場合、リフレッシュ読取り動作と
リフレッシュ書込み動作は、同時に実行するか、または
ＣＡＭサーチ・サイクル内の一致線事前充電期間中のオ
ーバラップ期間中に実行することができる。
【００３８】したがって、ＣＡＭ項目全体の非破壊読取
りは、その間にＣＡＭセルに結合されたすべてのサーチ
線が低に保持されるＣＡＭサーチ・サイクル期間（たと
えば、３１６）内の時間間隔中、たとえば、一致線事前
充電期間３１８中に実行する場合、「隠す」（すなわ
ち、ＣＡＭ項目の定期的なサーチ・サイクルを中断せず
に実行する）ことができる。各ＣＡＭサーチの前に一致
線が通常通り高に事前充電される本発明の実施形態で
は、一致線を高に事前充電するために、すべてのサーチ
線は各ＣＡＭサーチの前に通常通り低に保持されること
になる。次の各ＣＡＭサーチ（たとえば、３２３）の前
のその時間間隔（たとえば、３１８）中に、ＣＡＭ項目
全体について「隠れ」読取りを実行することができる。
それにより、データ記憶装置の状態の感知は、ＣＡＭサ
ーチ（３２３）を実行するためにサーチ線（ＳＬＴおよ
びＳＬＣ）のいずれか一方を高に上昇させる前に、短時
間の間隔（たとえば、３０４または３１２あるいはその
両方）で実行することができる。
りは、その間にＣＡＭセルに結合されたすべてのサーチ
線が低に保持されるＣＡＭサーチ・サイクル期間（たと
えば、３１６）内の時間間隔中、たとえば、一致線事前
充電期間３１８中に実行する場合、「隠す」（すなわ
ち、ＣＡＭ項目の定期的なサーチ・サイクルを中断せず
に実行する）ことができる。各ＣＡＭサーチの前に一致
線が通常通り高に事前充電される本発明の実施形態で
は、一致線を高に事前充電するために、すべてのサーチ
線は各ＣＡＭサーチの前に通常通り低に保持されること
になる。次の各ＣＡＭサーチ（たとえば、３２３）の前
のその時間間隔（たとえば、３１８）中に、ＣＡＭ項目
全体について「隠れ」読取りを実行することができる。
それにより、データ記憶装置の状態の感知は、ＣＡＭサ
ーチ（３２３）を実行するためにサーチ線（ＳＬＴおよ
びＳＬＣ）のいずれか一方を高に上昇させる前に、短時
間の間隔（たとえば、３０４または３１２あるいはその
両方）で実行することができる。
【００３９】それにより実施される読取りはＣＡＭ項目
のＣＡＭセル（たとえば、２００ａ）のメモリ記憶装置
（たとえば、キャパシタＳＢ０およびＳＢ１）内に記憶
されたデータに対して破壊的ではないものだったので、
先にリフレッシュ書込み（たとえば、３１６）を完了せ
ずに、直後（３１３）にＣＡＭサーチを実行することが
できる。非破壊式に読み取ったデータ（期間３１８中に
取得したもの）は、読取り後のＣＡＭサーチ（３１３）
を実行する前、実行している間（３１６）、または実行
した後（３３６）にリフレッシュ書戻しすることができ
る。
のＣＡＭセル（たとえば、２００ａ）のメモリ記憶装置
（たとえば、キャパシタＳＢ０およびＳＢ１）内に記憶
されたデータに対して破壊的ではないものだったので、
先にリフレッシュ書込み（たとえば、３１６）を完了せ
ずに、直後（３１３）にＣＡＭサーチを実行することが
できる。非破壊式に読み取ったデータ（期間３１８中に
取得したもの）は、読取り後のＣＡＭサーチ（３１３）
を実行する前、実行している間（３１６）、または実行
した後（３３６）にリフレッシュ書戻しすることができ
る。
【００４０】図２、図３、図４のＤＣＡＭセル２００
ａ、２００ｂ、２００ｃのデータ記憶装置（たとえば、
キャパシタＳＢ０およびＳＢ１）へのデータの書込み
は、（たとえば、２００ａのＲＷＬが低になっている間
に）ワード線（ＷＬ）上の高の電圧をアサートし、それ
ぞれの書込み許可線（たとえば、ＤＣＡＭ２００ａ内の
ＢＬ０およびＢＬ１、ＤＣＡＭ２００ｂ内のＷＳＬ０お
よびＷＳＬ１、ＤＣＡＭ２００ｃ内のＷＢＬ０およびＷ
ＢＬ１）上のデータ・ワードのビットを表す論理電圧を
アサートすることによって実行される。次に、データビ
ット線上でこのようにアサートされた電圧によって表さ
れるデータがＤＣＡＭセル（たとえば、２００ａ、２０
０ｂ、２００ｃ）の各データ記憶キャパシタ（たとえ
ば、ＳＢ０およびＳＢ１）を充電する（またはそのデー
タに応じて放電する）。ワード線ＷＬが低に導かれる
と、書込み許可線は他の目的（図３の２００ｂのように
ＣＡＭサーチ中の被比較数のビットのアサートや、図２
のＤＣＡＭセル２００ａについて前述した非破壊読取り
の実行、関連技術のＤＣＡＭセルのように破壊読取りの
実行など）に使用することができる。あるいは、本発明
の実施形態により製造された特定のＤＣＡＭアレイのア
レイ使用率が大きすぎて、このような破壊電荷転送型読
取りをサポートできない場合を除き、書込み許可線（た
とえば、ＤＣＡＭ２００ａ内のＢＬ０およびＢＬ１、Ｄ
ＣＡＭ２００ｂ内のＷＳＬ０およびＷＳＬ１、ＤＣＡＭ
２００ｃ内のＷＢＬ０およびＷＢＬ１）は、関連技術の
従来の方法に応じて記憶メモリの破壊読取りを実行する
場合に使用することができる。
ａ、２００ｂ、２００ｃのデータ記憶装置（たとえば、
キャパシタＳＢ０およびＳＢ１）へのデータの書込み
は、（たとえば、２００ａのＲＷＬが低になっている間
に）ワード線（ＷＬ）上の高の電圧をアサートし、それ
ぞれの書込み許可線（たとえば、ＤＣＡＭ２００ａ内の
ＢＬ０およびＢＬ１、ＤＣＡＭ２００ｂ内のＷＳＬ０お
よびＷＳＬ１、ＤＣＡＭ２００ｃ内のＷＢＬ０およびＷ
ＢＬ１）上のデータ・ワードのビットを表す論理電圧を
アサートすることによって実行される。次に、データビ
ット線上でこのようにアサートされた電圧によって表さ
れるデータがＤＣＡＭセル（たとえば、２００ａ、２０
０ｂ、２００ｃ）の各データ記憶キャパシタ（たとえ
ば、ＳＢ０およびＳＢ１）を充電する（またはそのデー
タに応じて放電する）。ワード線ＷＬが低に導かれる
と、書込み許可線は他の目的（図３の２００ｂのように
ＣＡＭサーチ中の被比較数のビットのアサートや、図２
のＤＣＡＭセル２００ａについて前述した非破壊読取り
の実行、関連技術のＤＣＡＭセルのように破壊読取りの
実行など）に使用することができる。あるいは、本発明
の実施形態により製造された特定のＤＣＡＭアレイのア
レイ使用率が大きすぎて、このような破壊電荷転送型読
取りをサポートできない場合を除き、書込み許可線（た
とえば、ＤＣＡＭ２００ａ内のＢＬ０およびＢＬ１、Ｄ
ＣＡＭ２００ｂ内のＷＳＬ０およびＷＳＬ１、ＤＣＡＭ
２００ｃ内のＷＢＬ０およびＷＢＬ１）は、関連技術の
従来の方法に応じて記憶メモリの破壊読取りを実行する
場合に使用することができる。
【００４１】本発明のＤＣＡＭセルの特徴は、読取り後
のＣＡＭサーチ（３１３）を実行する前、実行している
間（３１６）、または実行した後（３３６）に、したが
って、読取り後のＣＡＭサーチ（３１３）を遅延させず
に、リフレッシュ書込みを開始できることである。した
がって、本発明の実施形態は、「隠れ」リフレッシュ読
取りに加え、「隠れ」リフレッシュ書込みも可能にす
る。したがって、本発明のＤＣＡＭセルは、「隠れリフ
レッシュ」を可能にすると言うことができる。
のＣＡＭサーチ（３１３）を実行する前、実行している
間（３１６）、または実行した後（３３６）に、したが
って、読取り後のＣＡＭサーチ（３１３）を遅延させず
に、リフレッシュ書込みを開始できることである。した
がって、本発明の実施形態は、「隠れ」リフレッシュ読
取りに加え、「隠れ」リフレッシュ書込みも可能にす
る。したがって、本発明のＤＣＡＭセルは、「隠れリフ
レッシュ」を可能にすると言うことができる。
【００４２】ＤＣＡＭのメモリ・リフレッシュサイクル
は、本発明のＣＡＭアレイの各ワード全体（たとえば、
項目）について適宜、通常通り実行されるが、リフレッ
シュ読取り動作（たとえば、一致線事前充電期間３１８
の範囲内で実行される）と、それに続くリフレッシュ書
込み動作（たとえば、ＣＡＭサーチ中に実行される）と
を含み、その両方を同じＣＡＭサーチ・サイクル（たと
えば、３１０）の範囲内で実行することができる。パス
トランジスタ（たとえば、Ｔ２−Ｔ７またはＴ３−Ｔ
６）により実行される読取り動作は非破壊的なものなの
で（すなわち、記憶キャパシタＳＢ０およびＳＢ１によ
ってそれぞれ記憶された電荷を変更しない）、読取り動
作自体は、記憶キャパシタから読み取られたデータの即
時書戻しを必要としない。したがって、１つのＣＡＭ項
目についてこのような非破壊読取り動作（たとえば、３
１８または３２８）が実行された時間と、同じＣＡＭ項
目についてリフレッシュ書込み動作（たとえば、３３
６）が行われるその後の時間との間に、１回のＣＡＭサ
ーチ動作（たとえば、３１３）または複数回（すなわ
ち、Ｎ回、ただし、Ｎは正の整数である）のＣＡＭサー
チ動作を実行することができる。他の言い方をすると、
本発明のＤＣＡＭリフレッシュ・サイクルは、１つの従
来のＤＣＡＭのリフレッシュ・サイクル内で完了する必
要はなく、むしろ、複数のＮ個のＣＡＭサーチ・サイク
ルの境界を超えて延びる期間中に開始して完了すること
ができる。
は、本発明のＣＡＭアレイの各ワード全体（たとえば、
項目）について適宜、通常通り実行されるが、リフレッ
シュ読取り動作（たとえば、一致線事前充電期間３１８
の範囲内で実行される）と、それに続くリフレッシュ書
込み動作（たとえば、ＣＡＭサーチ中に実行される）と
を含み、その両方を同じＣＡＭサーチ・サイクル（たと
えば、３１０）の範囲内で実行することができる。パス
トランジスタ（たとえば、Ｔ２−Ｔ７またはＴ３−Ｔ
６）により実行される読取り動作は非破壊的なものなの
で（すなわち、記憶キャパシタＳＢ０およびＳＢ１によ
ってそれぞれ記憶された電荷を変更しない）、読取り動
作自体は、記憶キャパシタから読み取られたデータの即
時書戻しを必要としない。したがって、１つのＣＡＭ項
目についてこのような非破壊読取り動作（たとえば、３
１８または３２８）が実行された時間と、同じＣＡＭ項
目についてリフレッシュ書込み動作（たとえば、３３
６）が行われるその後の時間との間に、１回のＣＡＭサ
ーチ動作（たとえば、３１３）または複数回（すなわ
ち、Ｎ回、ただし、Ｎは正の整数である）のＣＡＭサー
チ動作を実行することができる。他の言い方をすると、
本発明のＤＣＡＭリフレッシュ・サイクルは、１つの従
来のＤＣＡＭのリフレッシュ・サイクル内で完了する必
要はなく、むしろ、複数のＮ個のＣＡＭサーチ・サイク
ルの境界を超えて延びる期間中に開始して完了すること
ができる。
【００４３】このようなフレキシビリティにより、ＤＣ
ＡＭセルの他の活動に干渉しない期間中にリフレッシュ
・サイクルを開始して完了する機会を含む、様々な機会
が得られる。本発明のＤＣＡＭセルのフレキシビリティ
は、エラー（たとえば、ソフトエラー）検出分析（たと
えば、記憶したパリティ・ビットを使用する）とおそら
くエラー訂正アルゴリズムをデータの書戻し前に実行す
る能力をサポートすることができる。データ・リフレッ
シュ中にＣＡＭサーチに干渉せずに（たとえば、それを
遅延させずに）エラー検出を実行する能力により、この
ようなエラーを防止するために本来設けられる可能性の
あるハードウェアまたはデバイス（たとえば、大型トレ
ンチ・キャパシタ）あるいはその両方のサイズの低減を
可能にすることなどによって、ＣＡＭ回路密度の増大が
可能になる可能性がある。本発明のＤＣＡＭ項目で記憶
データ・エラー（たとえば、ソフトエラー）を検出した
場合、データを訂正し、直ちに書き戻すことができる
か、またはエラーを訂正することができ、正しいデータ
がその項目に書き戻されるまでＣＡＭサーチを中断する
ことができ、あるいは別法として、信頼できるＣＡＭサ
ーチ結果を保証するために他の措置（エラーのあるＣＡ
Ｍサーチ結果を発生しないようなデータまたは空データ
をその項目に書き込むことなど）を講じることができ
る。エラー検出によってソフトエラーのリスクを低減で
きるので、本発明のＤＣＡＭセルは、記憶デバイスのコ
ストを低減するために、明示的な（たとえば、トレン
チ）キャパシタではなく、寄生キャパシタンス（たとえ
ば、ソース基板からのもの）も使用することができる。
トランジスタ（たとえば、Ｔ０−Ｔ２およびＴ１−Ｔ
３）内の寄生キャパシタンスの使用により、記憶デバイ
ス（たとえば、ＳＢ０およびＳＢ１）の製造プロセスを
全体的に単純化することができ、したがって、比較的低
コストのＳＣＡＭのようなプロセスの使用が容易にな
る。比較的高いリフレッシュ速度または高いエラー検出
サンプリング速度あるいはその両方とともに、より低い
記憶キャパシタンスを使用することができる。最適な寄
生キャパシタンス（または全実効キャパシタンス）と、
必要なリフレッシュ間隔は、本発明のＤＣＡＭを作成す
るために使用する特定の製作プロセスによって決まる可
能性がある。回路密度とリフレッシュ速度という相関要
因のバランスを取る最適化技法は、当技術分野では周知
のものである。
ＡＭセルの他の活動に干渉しない期間中にリフレッシュ
・サイクルを開始して完了する機会を含む、様々な機会
が得られる。本発明のＤＣＡＭセルのフレキシビリティ
は、エラー（たとえば、ソフトエラー）検出分析（たと
えば、記憶したパリティ・ビットを使用する）とおそら
くエラー訂正アルゴリズムをデータの書戻し前に実行す
る能力をサポートすることができる。データ・リフレッ
シュ中にＣＡＭサーチに干渉せずに（たとえば、それを
遅延させずに）エラー検出を実行する能力により、この
ようなエラーを防止するために本来設けられる可能性の
あるハードウェアまたはデバイス（たとえば、大型トレ
ンチ・キャパシタ）あるいはその両方のサイズの低減を
可能にすることなどによって、ＣＡＭ回路密度の増大が
可能になる可能性がある。本発明のＤＣＡＭ項目で記憶
データ・エラー（たとえば、ソフトエラー）を検出した
場合、データを訂正し、直ちに書き戻すことができる
か、またはエラーを訂正することができ、正しいデータ
がその項目に書き戻されるまでＣＡＭサーチを中断する
ことができ、あるいは別法として、信頼できるＣＡＭサ
ーチ結果を保証するために他の措置（エラーのあるＣＡ
Ｍサーチ結果を発生しないようなデータまたは空データ
をその項目に書き込むことなど）を講じることができ
る。エラー検出によってソフトエラーのリスクを低減で
きるので、本発明のＤＣＡＭセルは、記憶デバイスのコ
ストを低減するために、明示的な（たとえば、トレン
チ）キャパシタではなく、寄生キャパシタンス（たとえ
ば、ソース基板からのもの）も使用することができる。
トランジスタ（たとえば、Ｔ０−Ｔ２およびＴ１−Ｔ
３）内の寄生キャパシタンスの使用により、記憶デバイ
ス（たとえば、ＳＢ０およびＳＢ１）の製造プロセスを
全体的に単純化することができ、したがって、比較的低
コストのＳＣＡＭのようなプロセスの使用が容易にな
る。比較的高いリフレッシュ速度または高いエラー検出
サンプリング速度あるいはその両方とともに、より低い
記憶キャパシタンスを使用することができる。最適な寄
生キャパシタンス（または全実効キャパシタンス）と、
必要なリフレッシュ間隔は、本発明のＤＣＡＭを作成す
るために使用する特定の製作プロセスによって決まる可
能性がある。回路密度とリフレッシュ速度という相関要
因のバランスを取る最適化技法は、当技術分野では周知
のものである。
【００４４】項目へのランダム・データ（すなわち、同
じ項目から読み取られないデータ）の書込みは、ＣＡＭ
サーチがまったく行われておらず、読取り動作がまった
く行われていない場合に実行することができる。各記憶
キャパシタ（たとえば、ＳＢ０）へのランダム・データ
の書込みは、ワード線（ＷＬ）によって動作可能に制御
されるパススイッチ（たとえば、パストランジスタＴ０
およびＴ１）によりそれぞれの書込み許可線（たとえ
ば、ＢＬ０およびＢＬ１）上でアサートされた電圧から
の電荷転送により、前述のように実行される。
じ項目から読み取られないデータ）の書込みは、ＣＡＭ
サーチがまったく行われておらず、読取り動作がまった
く行われていない場合に実行することができる。各記憶
キャパシタ（たとえば、ＳＢ０）へのランダム・データ
の書込みは、ワード線（ＷＬ）によって動作可能に制御
されるパススイッチ（たとえば、パストランジスタＴ０
およびＴ１）によりそれぞれの書込み許可線（たとえ
ば、ＢＬ０およびＢＬ１）上でアサートされた電圧から
の電荷転送により、前述のように実行される。
【００４５】本発明のＣＡＭセル（たとえば、２００
ａ、２００ｂ、２００ｃ）を含むＣＡＭ項目に結合され
た一致線は、その項目のすべてのサーチ線（たとえば、
ＳＬＣ、ＳＬＴ）を低に保持し、それによりそのすべて
のＸＮＯＲ回路（たとえば、２０２）のすべてのトラン
ジスタ・スタック（たとえば、Ｔ２−Ｔ４およびＴ３−
Ｔ５）をオフ（すなわち、非導電状態）にし、次に一致
線に結合された事前充電トランジスタＴＰＣＨＧ上で論
理高の電圧をアサートし、それにより一致線を電源電圧
（たとえば、論理高の電圧）レベルに導電的に接続する
ことにより、論理高の電圧レベルに事前充電することが
できる。
ａ、２００ｂ、２００ｃ）を含むＣＡＭ項目に結合され
た一致線は、その項目のすべてのサーチ線（たとえば、
ＳＬＣ、ＳＬＴ）を低に保持し、それによりそのすべて
のＸＮＯＲ回路（たとえば、２０２）のすべてのトラン
ジスタ・スタック（たとえば、Ｔ２−Ｔ４およびＴ３−
Ｔ５）をオフ（すなわち、非導電状態）にし、次に一致
線に結合された事前充電トランジスタＴＰＣＨＧ上で論
理高の電圧をアサートし、それにより一致線を電源電圧
（たとえば、論理高の電圧）レベルに導電的に接続する
ことにより、論理高の電圧レベルに事前充電することが
できる。
【００４６】図４は、読取りと書込み用に別々のビット
線が設けられ、個別のサーチ線が設けられている、図２
の本発明のＤＣＡＭセルの代替実施形態の回路図であ
る。
線が設けられ、個別のサーチ線が設けられている、図２
の本発明のＤＣＡＭセルの代替実施形態の回路図であ
る。
【００４７】図３は、読取り（たとえば、ＲＢＬ０およ
びＲＢＬ１）と書込み（たとえば、ＷＳＬ０およびＷＳ
Ｌ１）用に別々のビット線が設けられている、図２の本
発明のＤＣＡＭセルの代替実施形態の回路図である。本
発明の３進ＤＣＡＭセル（２００ｂ）では、パストラン
ジスタ（たとえば、Ｔ２−Ｔ７、Ｔ３−Ｔ６）の動作
と、非破壊読取りビット線（たとえば、ＲＢＬ０、ＲＢ
Ｌ１）により、その各メモリ記憶セル（たとえば、２１
０ｂ、２１１ｂ）で読取り（たとえば、非破壊リフレッ
シュ読取り）を実行することができる。このリフレッシ
ュ読取り動作は、一致線に結合されたＸＮＯＲスタック
・トランジスタ（たとえば、それぞれ、Ｔ４およびＴ
５）を制御するすべてのサーチ線（たとえば、それぞ
れ、ＷＳＬ０およびＷＳＬ１）が低に保持されている間
に、パストランジスタ（たとえば、それぞれ、Ｔ７およ
びＴ６）に結合された読取りワード線（ＲＷＬ）が高に
アサートされたときに読取り許可ビット線（たとえば、
ＲＷＢＬ０、ＲＷＢＬ１を介して）、項目全体（たとえ
ば、複数のＤＣＡＭセル２００ｂからなる）の内容を読
み取るために実行することができる。あるいは、ＤＣＡ
Ｍセル２００ｂ内の各ＤＣＡＭセルに記憶された２つの
個別ビットのうちの１つ（たとえば、ＤＣＡＭセル２０
０ｂのセル０に記憶されたビット）はＣＡＭサーチ中に
確実に読み取ることができる。というのは、ＣＡＭサー
チ動作中に、２つの補サーチ線の一方（たとえば、ＷＳ
Ｌ０またはＷＳＬ１のいずれか一方）が低になるからで
ある。
びＲＢＬ１）と書込み（たとえば、ＷＳＬ０およびＷＳ
Ｌ１）用に別々のビット線が設けられている、図２の本
発明のＤＣＡＭセルの代替実施形態の回路図である。本
発明の３進ＤＣＡＭセル（２００ｂ）では、パストラン
ジスタ（たとえば、Ｔ２−Ｔ７、Ｔ３−Ｔ６）の動作
と、非破壊読取りビット線（たとえば、ＲＢＬ０、ＲＢ
Ｌ１）により、その各メモリ記憶セル（たとえば、２１
０ｂ、２１１ｂ）で読取り（たとえば、非破壊リフレッ
シュ読取り）を実行することができる。このリフレッシ
ュ読取り動作は、一致線に結合されたＸＮＯＲスタック
・トランジスタ（たとえば、それぞれ、Ｔ４およびＴ
５）を制御するすべてのサーチ線（たとえば、それぞ
れ、ＷＳＬ０およびＷＳＬ１）が低に保持されている間
に、パストランジスタ（たとえば、それぞれ、Ｔ７およ
びＴ６）に結合された読取りワード線（ＲＷＬ）が高に
アサートされたときに読取り許可ビット線（たとえば、
ＲＷＢＬ０、ＲＷＢＬ１を介して）、項目全体（たとえ
ば、複数のＤＣＡＭセル２００ｂからなる）の内容を読
み取るために実行することができる。あるいは、ＤＣＡ
Ｍセル２００ｂ内の各ＤＣＡＭセルに記憶された２つの
個別ビットのうちの１つ（たとえば、ＤＣＡＭセル２０
０ｂのセル０に記憶されたビット）はＣＡＭサーチ中に
確実に読み取ることができる。というのは、ＣＡＭサー
チ動作中に、２つの補サーチ線の一方（たとえば、ＷＳ
Ｌ０またはＷＳＬ１のいずれか一方）が低になるからで
ある。
【００４８】隠れリフレッシュ書込みは、パストランジ
スタ（たとえば、ワード線ＷＬによって制御されるＴ
０、Ｔ１）と、ＤＣＡＭのサーチ線としても機能する別
々の書込みビット線（たとえば、ＷＳＬ０、ＷＳＬ１）
により、実行することができる。書込みビット線（たと
えば、ＷＳＬ０、ＷＳＬ１）はＤＣＡＭのサーチ線とし
ても機能するので、この代替実施形態では、ＣＡＭサー
チを実行している間にリフレッシュ書込みを実行するこ
とは実行不可能である。
スタ（たとえば、ワード線ＷＬによって制御されるＴ
０、Ｔ１）と、ＤＣＡＭのサーチ線としても機能する別
々の書込みビット線（たとえば、ＷＳＬ０、ＷＳＬ１）
により、実行することができる。書込みビット線（たと
えば、ＷＳＬ０、ＷＳＬ１）はＤＣＡＭのサーチ線とし
ても機能するので、この代替実施形態では、ＣＡＭサー
チを実行している間にリフレッシュ書込みを実行するこ
とは実行不可能である。
【００４９】図４は、読取り（たとえば、ＲＢＬ０およ
びＲＢＬ１）と書込み（たとえば、ＷＢＬ０およびＷＢ
Ｌ１）用に別々のビット線が設けられ、サーチ線（ＳＬ
ＣおよびＳＬＴ）がビット線から分離されている、図２
および図３の本発明のＤＣＡＭセルの代替実施形態の回
路図を示している。図４の本発明の３進ＤＣＡＭセル２
００ｃでは、図３のＤＣＡＭセル２００ｂについて説明
したものと同じように非破壊読取りを可能にする。
びＲＢＬ１）と書込み（たとえば、ＷＢＬ０およびＷＢ
Ｌ１）用に別々のビット線が設けられ、サーチ線（ＳＬ
ＣおよびＳＬＴ）がビット線から分離されている、図２
および図３の本発明のＤＣＡＭセルの代替実施形態の回
路図を示している。図４の本発明の３進ＤＣＡＭセル２
００ｃでは、図３のＤＣＡＭセル２００ｂについて説明
したものと同じように非破壊読取りを可能にする。
【００５０】隠れリフレッシュ書込みは、図３のＤＣＡ
Ｍセル２００ｂについて説明したものと同じように図４
のＤＣＡＭセル２００ｃで実行することができるが、書
込みビット線（ＷＢＬ０およびＷＢＬ１）がサーチ線
（ＳＬＣおよびＳＬＴ）から分離されているので、ＣＡ
Ｍサーチが進行しているのと同じ時期に（図２のＤＣＡ
Ｍセル２００ａと同じように）図４のＤＣＡＭセル２０
０ｃでリフレッシュ書込みを実行することができる。
Ｍセル２００ｂについて説明したものと同じように図４
のＤＣＡＭセル２００ｃで実行することができるが、書
込みビット線（ＷＢＬ０およびＷＢＬ１）がサーチ線
（ＳＬＣおよびＳＬＴ）から分離されているので、ＣＡ
Ｍサーチが進行しているのと同じ時期に（図２のＤＣＡ
Ｍセル２００ａと同じように）図４のＤＣＡＭセル２０
０ｃでリフレッシュ書込みを実行することができる。
【００５１】本発明のＤＣＡＭセル（たとえば、２００
ａ、２００ｂ、２００ｃ）は、図２、図３、図４に示す
実施形態で開示し図示したようにＮＦＥＴ（たとえば、
ＮチャネルＭＯＳＦＥＴ）のみを含むことができる。そ
れに応じて制御信号などを補完する場合は、ＮＦＥＴ
（たとえば、Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ
６、またはＴ７）の代わりにＰＦＥＴを使用することも
できる。あるいは、本発明のＤＣＡＭセルの全Ｐチャネ
ル実施形態も本発明の範囲内になる。
ａ、２００ｂ、２００ｃ）は、図２、図３、図４に示す
実施形態で開示し図示したようにＮＦＥＴ（たとえば、
ＮチャネルＭＯＳＦＥＴ）のみを含むことができる。そ
れに応じて制御信号などを補完する場合は、ＮＦＥＴ
（たとえば、Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ
６、またはＴ７）の代わりにＰＦＥＴを使用することも
できる。あるいは、本発明のＤＣＡＭセルの全Ｐチャネ
ル実施形態も本発明の範囲内になる。
【００５２】図６は、図２、図３、または図４に示すＤ
ＣＡＭセルを含むＣＡＭアレイを含む典型的なディジタ
ル・システムを示している。このディジタル・システム
は、たとえば、ＣＡＭアレイに動作可能に結合されたデ
ィジタル・プロセッサを含むコンピュータまたはネット
ワーク・ルータにすることができ、このＣＡＭアレイは
本明細書の上記で開示した本発明のＤＣＡＭセルの実施
形態を含む。
ＣＡＭセルを含むＣＡＭアレイを含む典型的なディジタ
ル・システムを示している。このディジタル・システム
は、たとえば、ＣＡＭアレイに動作可能に結合されたデ
ィジタル・プロセッサを含むコンピュータまたはネット
ワーク・ルータにすることができ、このＣＡＭアレイは
本明細書の上記で開示した本発明のＤＣＡＭセルの実施
形態を含む。
【００５３】その典型的な実施形態に関連して本発明を
詳細に示し説明してきたが、当業者であれば、本発明の
精神および範囲を逸脱せずに形式および細部の点で上記
その他の変更が可能であることを理解されるだろう。本
発明の実施形態は、半導体基板上の集積電子回路とし
て、またはスイッチなどの離散デバイスを備えて実現さ
れた電子回路（たとえば、トランジスタ、または電気機
械式リレー、または類似の光学コンポーネント）とし
て、またはこれらの回路の組合せとして実現することが
できる。したがって、特許請求の範囲は、本発明のこの
ような代替実施形態をすべて含むためのものである。し
たがって、本発明の典型的な実施形態を示す添付図面に
示されたパストランジスタによってもたらされる構造お
よび機能を説明するために、特許請求の範囲で「パスス
イッチ」という用語を使用する。
詳細に示し説明してきたが、当業者であれば、本発明の
精神および範囲を逸脱せずに形式および細部の点で上記
その他の変更が可能であることを理解されるだろう。本
発明の実施形態は、半導体基板上の集積電子回路とし
て、またはスイッチなどの離散デバイスを備えて実現さ
れた電子回路（たとえば、トランジスタ、または電気機
械式リレー、または類似の光学コンポーネント）とし
て、またはこれらの回路の組合せとして実現することが
できる。したがって、特許請求の範囲は、本発明のこの
ような代替実施形態をすべて含むためのものである。し
たがって、本発明の典型的な実施形態を示す添付図面に
示されたパストランジスタによってもたらされる構造お
よび機能を説明するために、特許請求の範囲で「パスス
イッチ」という用語を使用する。
【００５４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５５】（１）データ記憶装置と、第１および第２
のパススイッチのスタックを含み、前記第１のパススイ
ッチがノードにおいて前記第２のパススイッチに直列に
結合されているパスゲートと、前記第２のパススイッチ
を動作可能に制御するデータ記憶装置と、前記データ記
憶装置の論理状態を検出するために前記ノードに接続さ
れた第３のパススイッチとを含むＣＡＭセルを含む、連
想記憶装置（ＣＡＭ）アレイ。 （２）前記第１のパススイッチがサーチ線によって動作
可能に制御され、前記第３のパススイッチが第１のビッ
ト線に結合され、第１のワード線によって動作可能に制
御される、上記（１）に記載のアレイ。 （３）前記データ記憶装置と第２のビット線との間に接
続された第４のパススイッチをさらに含み、前記第４の
パススイッチが第２のワード線によって動作可能に制御
される、上記（２）に記載のアレイ。 （４）前記データ記憶装置がキャパシタである、上記
（３）に記載のアレイ。 （５）前記第１のビット線と前記第２のビット線が１本
の線である、上記（４）に記載のアレイ。 （６）前記サーチ線と前記第２のビット線が１本の線で
ある、上記（４）に記載のアレイ。 （７）前記第１、第２、第３、および第４のパススイッ
チが電界効果トランジスタ（ＦＥＴ）である、上記
（３）に記載のアレイ。 （８）前記第１、第２、第３、および第４のパススイッ
チの各々がＮ型デバイスである、上記（３）に記載のア
レイ。 （９）前記パスゲートが一致線パスゲートの一部であ
り、一致線とアースとの間に結合される、上記（３）に
記載のアレイ。 （１０）前記データ記憶装置が２進ビットを記憶し、前
記データ記憶装置内に記憶された前記ビットを破壊せず
に、前記第３のパススイッチによる読取りによって前記
ビットの論理値を決定することができる、上記（３）に
記載のアレイ。 （１１）前記データ記憶装置内に記憶された前記ビット
の読取り後であって、同じデータ記憶装置内へのその後
のリフレッシュ書込みが完了する前に、ＣＡＭサーチを
実行できる、上記（１０）に記載のアレイ。 （１２）前記第２のビット線が、ＣＡＭサーチ動作中に
前記ビットを記憶するように適合された、上記（１０）
に記載のアレイ。 （１３）ＣＡＭサーチ動作中に前記ＣＡＭサーチ動作に
干渉せずに、前記第４のパススイッチにより前記ビット
を前記データ記憶装置に転送できる、上記（１０）に記
載のアレイ。 （１４）前記第１のビット線が、前記第２のパススイッ
チの状態を検出するように適合されたセンス増幅器（Ｓ
Ａ）に結合される、上記（１）に記載のアレイ。 （１５）前記第１のビット線と前記第２のビット線が、
前記ビットを記憶するように適合されたレジスタに動作
可能に結合される。 （１６）複数の記憶キャパシタに記憶されたサーチ可能
なデータのワードを有するＣＡＭ項目を有するＣＡＭア
レイ内で複数のＣＡＭサーチを実行するための方法であ
って、（ａ）前記ワードの非破壊判定を実行するステッ
プと、（ｂ）ステップ（ａ）を実行した後でＣＡＭサー
チを実行するステップとを含む方法。 （１７）（ｃ）前記複数の記憶キャパシタに前記ワード
を書き戻すステップをさらに含み、ステップ（ｃ）が完
了される前にステップ（ｂ）が実行される、上記（１
６）に記載の方法。 （１８）（ｄ）ステップ（ａ）で判定した前記ワードに
ついてエラー検出プロセスを実行するステップをさらに
含む、上記（１６）に記載の方法。 （１９）（ｄ）ステップ（ａ）で判定した前記ワードに
ついてエラー検出プロセスを実行するステップをさらに
含み、ステップ（ｃ）の前にステップ（ｄ）が完了す
る、上記（１７）に記載の方法。 （２０）データ記憶装置と、第１および第２のパススイ
ッチのスタックを含み、前記第１のパススイッチがノー
ドにおいて前記第２のパススイッチに直列に結合されて
いるパスゲートと、前記第２のパススイッチを動作可能
に制御するデータ記憶装置と、前記データ記憶装置の論
理状態を検出するために前記ノードに接続された第３の
パススイッチとを含むＣＡＭセルを含む、ディジタル・
システム。
のパススイッチのスタックを含み、前記第１のパススイ
ッチがノードにおいて前記第２のパススイッチに直列に
結合されているパスゲートと、前記第２のパススイッチ
を動作可能に制御するデータ記憶装置と、前記データ記
憶装置の論理状態を検出するために前記ノードに接続さ
れた第３のパススイッチとを含むＣＡＭセルを含む、連
想記憶装置（ＣＡＭ）アレイ。 （２）前記第１のパススイッチがサーチ線によって動作
可能に制御され、前記第３のパススイッチが第１のビッ
ト線に結合され、第１のワード線によって動作可能に制
御される、上記（１）に記載のアレイ。 （３）前記データ記憶装置と第２のビット線との間に接
続された第４のパススイッチをさらに含み、前記第４の
パススイッチが第２のワード線によって動作可能に制御
される、上記（２）に記載のアレイ。 （４）前記データ記憶装置がキャパシタである、上記
（３）に記載のアレイ。 （５）前記第１のビット線と前記第２のビット線が１本
の線である、上記（４）に記載のアレイ。 （６）前記サーチ線と前記第２のビット線が１本の線で
ある、上記（４）に記載のアレイ。 （７）前記第１、第２、第３、および第４のパススイッ
チが電界効果トランジスタ（ＦＥＴ）である、上記
（３）に記載のアレイ。 （８）前記第１、第２、第３、および第４のパススイッ
チの各々がＮ型デバイスである、上記（３）に記載のア
レイ。 （９）前記パスゲートが一致線パスゲートの一部であ
り、一致線とアースとの間に結合される、上記（３）に
記載のアレイ。 （１０）前記データ記憶装置が２進ビットを記憶し、前
記データ記憶装置内に記憶された前記ビットを破壊せず
に、前記第３のパススイッチによる読取りによって前記
ビットの論理値を決定することができる、上記（３）に
記載のアレイ。 （１１）前記データ記憶装置内に記憶された前記ビット
の読取り後であって、同じデータ記憶装置内へのその後
のリフレッシュ書込みが完了する前に、ＣＡＭサーチを
実行できる、上記（１０）に記載のアレイ。 （１２）前記第２のビット線が、ＣＡＭサーチ動作中に
前記ビットを記憶するように適合された、上記（１０）
に記載のアレイ。 （１３）ＣＡＭサーチ動作中に前記ＣＡＭサーチ動作に
干渉せずに、前記第４のパススイッチにより前記ビット
を前記データ記憶装置に転送できる、上記（１０）に記
載のアレイ。 （１４）前記第１のビット線が、前記第２のパススイッ
チの状態を検出するように適合されたセンス増幅器（Ｓ
Ａ）に結合される、上記（１）に記載のアレイ。 （１５）前記第１のビット線と前記第２のビット線が、
前記ビットを記憶するように適合されたレジスタに動作
可能に結合される。 （１６）複数の記憶キャパシタに記憶されたサーチ可能
なデータのワードを有するＣＡＭ項目を有するＣＡＭア
レイ内で複数のＣＡＭサーチを実行するための方法であ
って、（ａ）前記ワードの非破壊判定を実行するステッ
プと、（ｂ）ステップ（ａ）を実行した後でＣＡＭサー
チを実行するステップとを含む方法。 （１７）（ｃ）前記複数の記憶キャパシタに前記ワード
を書き戻すステップをさらに含み、ステップ（ｃ）が完
了される前にステップ（ｂ）が実行される、上記（１
６）に記載の方法。 （１８）（ｄ）ステップ（ａ）で判定した前記ワードに
ついてエラー検出プロセスを実行するステップをさらに
含む、上記（１６）に記載の方法。 （１９）（ｄ）ステップ（ａ）で判定した前記ワードに
ついてエラー検出プロセスを実行するステップをさらに
含み、ステップ（ｃ）の前にステップ（ｄ）が完了す
る、上記（１７）に記載の方法。 （２０）データ記憶装置と、第１および第２のパススイ
ッチのスタックを含み、前記第１のパススイッチがノー
ドにおいて前記第２のパススイッチに直列に結合されて
いるパスゲートと、前記第２のパススイッチを動作可能
に制御するデータ記憶装置と、前記データ記憶装置の論
理状態を検出するために前記ノードに接続された第３の
パススイッチとを含むＣＡＭセルを含む、ディジタル・
システム。
【図１】関連技術の破壊読取りＤＣＡＭセルのブロック
回路図である。
回路図である。
【図２】本発明の実施形態によりサーチ可能な記憶デー
タの非破壊読取りと「隠れ」リフレッシュをサポートす
るＤＣＡＭセルの回路図である
タの非破壊読取りと「隠れ」リフレッシュをサポートす
るＤＣＡＭセルの回路図である
【図３】読取りと書込み用に別々のビット線が設けられ
ている、図２の本発明のＤＣＡＭセルの代替実施形態の
回路図である。
ている、図２の本発明のＤＣＡＭセルの代替実施形態の
回路図である。
【図４】読取りと書込み用に別々のビット線が設けら
れ、個別のサーチ線が設けられている、図２の本発明の
ＤＣＡＭセルの代替実施形態の回路図である。
れ、個別のサーチ線が設けられている、図２の本発明の
ＤＣＡＭセルの代替実施形態の回路図である。
【図５】装置、データ、制御信号間のタイミング関係を
示し、図２の本発明のＤＣＡＭセルを操作する方法を示
すタイミング図である。
示し、図２の本発明のＤＣＡＭセルを操作する方法を示
すタイミング図である。
【図６】図２、図３、または図４に示すＤＣＡＭセルを
含むＣＡＭアレイを含む典型的なディジタル・システム
を示す図である。
含むＣＡＭアレイを含む典型的なディジタル・システム
を示す図である。
２００ａ ＤＣＡＭセル ２０２ ＸＮＯＲ比較回路 ２１０ａ メモリ記憶セル ２１１ａ メモリ記憶セル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・イー・ブッシュ アメリカ合衆国05452 バーモント州 エ セックス・ジャンクション オールド・ス テージ・ロード 864 (72)発明者 ガレット・エス・コッチ アメリカ合衆国05464 バーモント州 ジ ェファーソンビル アップル・ツリー・ド ライブ 54
Claims (20)
- 【請求項１】データ記憶装置と、 第１および第２のパススイッチのスタックを含み、前記
第１のパススイッチがノードにおいて前記第２のパスス
イッチに直列に結合されているパスゲートと、 前記第２のパススイッチを動作可能に制御するデータ記
憶装置と、 前記データ記憶装置の論理状態を検出するために前記ノ
ードに接続された第３のパススイッチとを含むＣＡＭセ
ルを含む、連想記憶装置（ＣＡＭ）アレイ。 - 【請求項２】前記第１のパススイッチがサーチ線によっ
て動作可能に制御され、 前記第３のパススイッチが第１のビット線に結合され、
第１のワード線によって動作可能に制御される、請求項
１に記載のアレイ。 - 【請求項３】前記データ記憶装置と第２のビット線との
間に接続された第４のパススイッチをさらに含み、前記
第４のパススイッチが第２のワード線によって動作可能
に制御される、請求項２に記載のアレイ。 - 【請求項４】前記データ記憶装置がキャパシタである、
請求項３に記載のアレイ。 - 【請求項５】前記第１のビット線と前記第２のビット線
が１本の線である、請求項４に記載のアレイ。 - 【請求項６】前記サーチ線と前記第２のビット線が１本
の線である、請求項４に記載のアレイ。 - 【請求項７】前記第１、第２、第３、および第４のパス
スイッチが電界効果トランジスタ（ＦＥＴ）である、請
求項３に記載のアレイ。 - 【請求項８】前記第１、第２、第３、および第４のパス
スイッチの各々がＮ型デバイスである、請求項３に記載
のアレイ。 - 【請求項９】前記パスゲートが一致線パスゲートの一部
であり、一致線とアースとの間に結合される、請求項３
に記載のアレイ。 - 【請求項１０】前記データ記憶装置が２進ビットを記憶
し、前記データ記憶装置内に記憶された前記ビットを破
壊せずに、前記第３のパススイッチによる読取りによっ
て前記ビットの論理値を決定することができる、請求項
３に記載のアレイ。 - 【請求項１１】前記データ記憶装置内に記憶された前記
ビットの読取り後であって、同じデータ記憶装置内への
その後のリフレッシュ書込みが完了する前に、ＣＡＭサ
ーチを実行できる、請求項１０に記載のアレイ。 - 【請求項１２】前記第２のビット線が、ＣＡＭサーチ動
作中に前記ビットを記憶するように適合された、請求項
１０に記載のアレイ。 - 【請求項１３】ＣＡＭサーチ動作中に前記ＣＡＭサーチ
動作に干渉せずに、前記第４のパススイッチにより前記
ビットを前記データ記憶装置に転送できる、請求項１０
に記載のアレイ。 - 【請求項１４】前記第１のビット線が、前記第２のパス
スイッチの状態を検出するように適合されたセンス増幅
器（ＳＡ）に結合される、請求項１に記載のアレイ。 - 【請求項１５】前記第１のビット線と前記第２のビット
線が、前記ビットを記憶するように適合されたレジスタ
に動作可能に結合される。 - 【請求項１６】複数の記憶キャパシタに記憶されたサー
チ可能なデータのワードを有するＣＡＭ項目を有するＣ
ＡＭアレイ内で複数のＣＡＭサーチを実行するための方
法であって、 （ａ）前記ワードの非破壊判定を実行するステップと、 （ｂ）ステップ（ａ）を実行した後でＣＡＭサーチを実
行するステップとを含む方法。 - 【請求項１７】（ｃ）前記複数の記憶キャパシタに前記
ワードを書き戻すステップをさらに含み、ステップ
（ｃ）が完了される前にステップ（ｂ）が実行される、
請求項１６に記載の方法。 - 【請求項１８】（ｄ）ステップ（ａ）で判定した前記ワ
ードについてエラー検出プロセスを実行するステップを
さらに含む、請求項１６に記載の方法。 - 【請求項１９】（ｄ）ステップ（ａ）で判定した前記ワ
ードについてエラー検出プロセスを実行するステップを
さらに含み、ステップ（ｃ）の前にステップ（ｄ）が完
了する、請求項１７に記載の方法。 - 【請求項２０】データ記憶装置と、 第１および第２のパススイッチのスタックを含み、前記
第１のパススイッチがノードにおいて前記第２のパスス
イッチに直列に結合されているパスゲートと、 前記第２のパススイッチを動作可能に制御するデータ記
憶装置と、 前記データ記憶装置の論理状態を検出するために前記ノ
ードに接続された第３のパススイッチとを含むＣＡＭセ
ルを含む、ディジタル・システム。
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|---|---|---|---|
| US09/730,673 US6430073B1 (en) | 2000-12-06 | 2000-12-06 | Dram CAM cell with hidden refresh |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057912B2 (en) | 2003-05-28 | 2006-06-06 | Hitachi, Ltd. | Semiconductor device |
Families Citing this family (75)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2307240C (en) * | 2000-05-01 | 2011-04-12 | Mosaid Technologies Incorporated | Matchline sense circuit and method |
| US6262907B1 (en) * | 2000-05-18 | 2001-07-17 | Integrated Device Technology, Inc. | Ternary CAM array |
| US6700827B2 (en) | 2001-02-08 | 2004-03-02 | Integrated Device Technology, Inc. | Cam circuit with error correction |
| US6560156B2 (en) * | 2001-02-08 | 2003-05-06 | Integrated Device Technology, Inc. | CAM circuit with radiation resistance |
| US6760249B2 (en) * | 2001-06-21 | 2004-07-06 | Pien Chien | Content addressable memory device capable of comparing data bit with storage data bit |
| US7260673B1 (en) | 2001-07-20 | 2007-08-21 | Cisco Technology, Inc. | Method and apparatus for verifying the integrity of a content-addressable memory result |
| US7283380B1 (en) | 2001-08-03 | 2007-10-16 | Netlogic Microsystems, Inc. | Content addressable memory with selective error logging |
| US7257763B1 (en) * | 2001-08-03 | 2007-08-14 | Netlogic Microsystems, Inc. | Content addressable memory with error signaling |
| US6822886B2 (en) * | 2001-09-24 | 2004-11-23 | Micron Technology, Inc. | Reducing signal swing in a match detection circuit |
| US6671218B2 (en) * | 2001-12-11 | 2003-12-30 | International Business Machines Corporation | System and method for hiding refresh cycles in a dynamic type content addressable memory |
| US7301961B1 (en) | 2001-12-27 | 2007-11-27 | Cypress Semiconductor Corportion | Method and apparatus for configuring signal lines according to idle codes |
| US6751110B2 (en) * | 2002-03-08 | 2004-06-15 | Micron Technology, Inc. | Static content addressable memory cell |
| US6618281B1 (en) * | 2002-05-15 | 2003-09-09 | International Business Machines Corporation | Content addressable memory (CAM) with error checking and correction (ECC) capability |
| US7100097B2 (en) * | 2002-07-16 | 2006-08-29 | Hewlett-Packard Development Company, L.P. | Detection of bit errors in maskable content addressable memories |
| US20040015753A1 (en) * | 2002-07-16 | 2004-01-22 | Patella Benjamin J. | Detection of bit errors in content addressable memories |
| US6982727B2 (en) * | 2002-07-23 | 2006-01-03 | Broadcom Corporation | System and method for providing graphics using graphical engine |
| US6836419B2 (en) * | 2002-08-23 | 2004-12-28 | Micron Technology, Inc. | Split word line ternary CAM architecture |
| US6760241B1 (en) | 2002-10-18 | 2004-07-06 | Netlogic Microsystems, Inc. | Dynamic random access memory (DRAM) based content addressable memory (CAM) cell |
| US7237172B2 (en) * | 2002-12-24 | 2007-06-26 | Micron Technology, Inc. | Error detection and correction in a CAM |
| US7617356B2 (en) * | 2002-12-31 | 2009-11-10 | Intel Corporation | Refresh port for a dynamic memory |
| US7054995B2 (en) * | 2003-04-23 | 2006-05-30 | Integrated Silicon Solution, Inc. | Dynamic linking of banks in configurable content addressable memory systems |
| KR100505684B1 (ko) * | 2003-04-25 | 2005-08-02 | 삼성전자주식회사 | 칼럼 결함 복구가 가능한 캠 및 캄럼 결함 복구 방법 |
| KR100525459B1 (ko) * | 2003-05-16 | 2005-10-31 | (주)실리콘세븐 | 인출과 기입 동작 구간이 분리되는 리프레쉬 동작을수행하는 에스램 호환 메모리 및 그 구동방법 |
| KR100525460B1 (ko) * | 2003-05-23 | 2005-10-31 | (주)실리콘세븐 | 2개의 메모리 블락 사이에 3개의 센스앰프를 가지며,인출과 기입 동작 구간이 분리되는 리프레쉬 동작을수행하는 에스램 호환 메모리 및 그 구동방법 |
| JP2004355760A (ja) * | 2003-05-30 | 2004-12-16 | Renesas Technology Corp | データ記憶回路 |
| US6900999B1 (en) | 2003-06-30 | 2005-05-31 | Integrated Device Technology, Inc. | Ternary content addressable memory (TCAM) cells with small footprint size and efficient layout aspect ratio |
| US6987684B1 (en) | 2003-07-15 | 2006-01-17 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices having multi-block error detection logic and entry selective error correction logic therein |
| US6870749B1 (en) | 2003-07-15 | 2005-03-22 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices with dual-function check bit cells that support column redundancy and check bit cells with reduced susceptibility to soft errors |
| US7193876B1 (en) | 2003-07-15 | 2007-03-20 | Kee Park | Content addressable memory (CAM) arrays having memory cells therein with different susceptibilities to soft errors |
| US6954369B2 (en) * | 2003-07-25 | 2005-10-11 | Micron Technology, Inc. | Noise reduction in a CAM memory cell |
| US6856528B1 (en) * | 2003-07-30 | 2005-02-15 | Micron Technology, Inc. | Match line sensing amplifier for content addressable memory |
| US6906938B2 (en) * | 2003-08-15 | 2005-06-14 | Micron Technology, Inc. | CAM memory architecture and a method of forming and operating a device according to a CAM memory architecture |
| US7107390B2 (en) * | 2003-10-08 | 2006-09-12 | Micron Technology, Inc. | Parity-scanning and refresh in dynamic memory devices |
| US7019999B1 (en) | 2003-10-08 | 2006-03-28 | Netlogic Microsystems, Inc | Content addressable memory with latching sense amplifier |
| US7304875B1 (en) | 2003-12-17 | 2007-12-04 | Integrated Device Technology. Inc. | Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same |
| KR100532508B1 (ko) * | 2004-03-12 | 2005-11-30 | 삼성전자주식회사 | 고속 동작이 가능한 캠 |
| US7187571B1 (en) * | 2004-04-09 | 2007-03-06 | Integrated Device Technology, Inc. | Method and apparatus for CAM with reduced cross-coupling interference |
| US7290083B2 (en) * | 2004-06-29 | 2007-10-30 | Cisco Technology, Inc. | Error protection for lookup operations in content-addressable memory entries |
| JP2006012357A (ja) * | 2004-06-29 | 2006-01-12 | Fujitsu Ltd | メモリ装置 |
| JP4704078B2 (ja) * | 2004-12-20 | 2011-06-15 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US7145789B2 (en) * | 2005-01-05 | 2006-12-05 | Texas Instruments Incorporated | Low power low area precharge technique for a content addressable memory |
| US7304873B1 (en) | 2005-01-25 | 2007-12-04 | Netlogic Microsystems, Inc. | Method for on-the-fly error correction in a content addressable memory (CAM) and device therefor |
| US7239559B2 (en) * | 2005-05-05 | 2007-07-03 | International Business Machines Corporation | Methods and apparatus for accessing memory |
| US7471569B2 (en) * | 2005-06-15 | 2008-12-30 | Infineon Technologies Ag | Memory having parity error correction |
| JP5084134B2 (ja) | 2005-11-21 | 2012-11-28 | 日本電気株式会社 | 表示装置及びこれらを用いた機器 |
| US7313047B2 (en) | 2006-02-23 | 2007-12-25 | Hynix Semiconductor Inc. | Dynamic semiconductor memory with improved refresh mechanism |
| JP2008004199A (ja) * | 2006-06-23 | 2008-01-10 | Toshiba Corp | 半導体記憶装置 |
| TW200832408A (en) * | 2007-01-19 | 2008-08-01 | Univ Nat Chiao Tung | Hierarchical search line with internal storage irrelevant entry control |
| US8089793B1 (en) | 2007-12-05 | 2012-01-03 | Netlogic Microsystems, Inc. | Dynamic random access memory based content addressable storage element with concurrent read and compare |
| US20090240875A1 (en) * | 2008-03-18 | 2009-09-24 | Chu Albert M | Content addressable memory with hidden table update, design structure and method |
| TWI386656B (zh) * | 2009-07-02 | 2013-02-21 | Novatek Microelectronics Corp | 電容值測量電路與方法 |
| KR101167272B1 (ko) | 2009-11-04 | 2012-07-23 | 경희대학교 산학협력단 | 바이너리 내용 주소화 메모리 |
| US8199547B2 (en) * | 2010-02-10 | 2012-06-12 | Freescale Semiconductor, Inc. | Error detection in a content addressable memory (CAM) |
| US8462532B1 (en) | 2010-08-31 | 2013-06-11 | Netlogic Microsystems, Inc. | Fast quaternary content addressable memory cell |
| US8582338B1 (en) | 2010-08-31 | 2013-11-12 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having single transistor pull-down stack |
| US8625320B1 (en) | 2010-08-31 | 2014-01-07 | Netlogic Microsystems, Inc. | Quaternary content addressable memory cell having one transistor pull-down stack |
| US8553441B1 (en) | 2010-08-31 | 2013-10-08 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having two transistor pull-down stack |
| US8621324B2 (en) * | 2010-12-10 | 2013-12-31 | Qualcomm Incorporated | Embedded DRAM having low power self-correction capability |
| US8990631B1 (en) | 2011-03-03 | 2015-03-24 | Netlogic Microsystems, Inc. | Packet format for error reporting in a content addressable memory |
| JP6013773B2 (ja) * | 2011-05-13 | 2016-10-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8837188B1 (en) | 2011-06-23 | 2014-09-16 | Netlogic Microsystems, Inc. | Content addressable memory row having virtual ground and charge sharing |
| US8773880B2 (en) | 2011-06-23 | 2014-07-08 | Netlogic Microsystems, Inc. | Content addressable memory array having virtual ground nodes |
| US8659937B2 (en) * | 2012-02-08 | 2014-02-25 | International Business Machines Corporation | Implementing low power write disabled local evaluation for SRAM |
| CN103226971B (zh) * | 2013-03-21 | 2016-05-25 | 苏州宽温电子科技有限公司 | 一种防止数据破坏的cam快速回写电路 |
| CN103714853B (zh) * | 2013-12-24 | 2016-06-15 | 中国科学院上海高等研究院 | Nand型内容可寻址存储器 |
| US9431085B2 (en) * | 2014-03-28 | 2016-08-30 | Synopsys, Inc. | Most activated memory portion handling |
| US9583219B2 (en) | 2014-09-27 | 2017-02-28 | Qualcomm Incorporated | Method and apparatus for in-system repair of memory in burst refresh |
| US9543014B2 (en) | 2015-04-14 | 2017-01-10 | Bertrand F. Cambou | Memory circuits using a blocking state |
| EP3295331A4 (en) | 2015-05-11 | 2019-04-17 | Cambou, Bertrand, F. | MEMORY CIRCUIT USING DYNAMIC RANDOM ACCESS MEMORY MATRICES |
| US9588908B2 (en) | 2015-06-02 | 2017-03-07 | Bertrand F. Cambou | Memory circuit using resistive random access memory arrays in a secure element |
| US20170110178A1 (en) * | 2015-09-17 | 2017-04-20 | Intel Corporation | Hybrid refresh with hidden refreshes and external refreshes |
| CN111933198B (zh) * | 2020-09-14 | 2021-02-05 | 新华三半导体技术有限公司 | 内容寻址存储器cam的匹配线检测电路 |
| CN113096710B (zh) * | 2021-04-28 | 2023-03-31 | 清华大学 | 一种单元电路及其动态三态内容寻址存储器 |
| KR20220149304A (ko) * | 2021-04-30 | 2022-11-08 | 삼성전자주식회사 | 단순한 셀 구성을 갖는 불휘발성 연상기억장치 및 그 동작방법 |
| TWI783767B (zh) * | 2021-11-02 | 2022-11-11 | 瑞昱半導體股份有限公司 | 記憶體分時控制裝置 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4110841A (en) | 1977-12-06 | 1978-08-29 | Bell Telephone Laboratories, Incorporated | Level shifter and sense-refresh detector |
| US4412314A (en) | 1980-06-02 | 1983-10-25 | Mostek Corporation | Semiconductor memory for use in conjunction with error detection and correction circuit |
| JPS6055593A (ja) | 1983-09-06 | 1985-03-30 | Nec Corp | 擬似スタティックメモリ |
| US4653030B1 (en) | 1984-08-31 | 1997-08-26 | Texas Instruments Inc | Self refresh circuitry for dynamic memory |
| JPS62165794A (ja) * | 1986-01-17 | 1987-07-22 | Toshiba Corp | 連想記憶用メモリセル |
| JPH01196792A (ja) | 1988-01-29 | 1989-08-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4970689A (en) | 1988-03-07 | 1990-11-13 | International Business Machines Corporation | Charge amplifying trench memory cell |
| JPH01307095A (ja) * | 1988-06-01 | 1989-12-12 | Mitsubishi Electric Corp | 不揮発性ｃａｍ |
| US5319590A (en) | 1992-12-04 | 1994-06-07 | Hal Computer Systems, Inc. | Apparatus for storing "Don't Care" in a content addressable memory cell |
| US5446685A (en) | 1993-02-23 | 1995-08-29 | Intergraph Corporation | Pulsed ground circuit for CAM and PAL memories |
| KR0135699B1 (ko) | 1994-07-11 | 1998-04-24 | 김주용 | 셀프-리프레쉬 가능한 듀얼포트 동적 캠셀 및 리프레쉬장치 |
| US5703803A (en) | 1996-04-29 | 1997-12-30 | Intel Corporation | Dynamically controlled, cross-stacked CAM cell |
| US5761114A (en) | 1997-02-19 | 1998-06-02 | International Business Machines Corporation | Multi-level storage gain cell with stepline |
| US5757693A (en) | 1997-02-19 | 1998-05-26 | International Business Machines Corporation | Gain memory cell with diode |
| US5949696A (en) * | 1997-06-30 | 1999-09-07 | Cypress Semiconductor Corporation | Differential dynamic content addressable memory and high speed network address filtering |
| US5909400A (en) | 1997-08-22 | 1999-06-01 | International Business Machines Corporation | Three device BICMOS gain cell |
| US5999435A (en) | 1999-01-15 | 1999-12-07 | Fast-Chip, Inc. | Content addressable memory device |
| CA2266062C (en) * | 1999-03-31 | 2004-03-30 | Peter Gillingham | Dynamic content addressable memory cell |
| US6078513A (en) * | 1999-06-09 | 2000-06-20 | Neomagic Corp. | NMOS dynamic content-addressable-memory CAM cell with self-booting pass transistors and local row and column select |
| US6188594B1 (en) * | 1999-06-09 | 2001-02-13 | Neomagic Corp. | Reduced-pitch 6-transistor NMOS content-addressable-memory cell |
-
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Cited By (1)
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