KR100472113B1 - 숨은 리플래시를 갖는 디램 캠 셀 - Google Patents

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KR100472113B1 KR10-2001-0073680A KR20010073680A KR100472113B1 KR 100472113 B1 KR100472113 B1 KR 100472113B1 KR 20010073680 A KR20010073680 A KR 20010073680A KR 100472113 B1 KR100472113 B1 KR 100472113B1
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Abstract

본 발명의 다이내믹 콘텐트 어드레서블 메모리(Dynamic Content Addressable Memory;DCAM)는 CAM 검색 사이클을 지연시키거나 간섭하지 않고 저장된 데이터의 "숨은(hidden)" 리플래시를 수행할 수 있으며 적은 개수의 트랜지스터를 포함하므로, SCAM과 유사한 성능을 제공한다. 저장된 데이터가 리플래시 판독 동작 때문에 다시 기록될 필요가 없도록 비파괴 판독 동작이 수행된다. 신뢰성있는 CAM 검색이 판독 동작 후에 및 리플래시 데이터가 다시 기록되기 전에 또는 심지어 그 동안에도 수행될 수 있다. 소프트-에러 검출 프로세스가 리플래시 사이클 이내 동안 각각의 CAM 엔트리 상에서 수행될 수 있다. DCAM 셀은 디지탈 컴퓨터 및 네트워크 라우터와 같은 디지탈 시스템에서 사용될 수 있다.

Description

숨은 리플래시를 갖는 디램 캠 셀{DRAM CAM CELL WITH HIDDEN REFRESH}
본 발명은 일반적으로 반도체 메모리 장치에 관한 것으로, 특히, 다이내믹 콘텐트 어드레서블 메모리(Dynamic Content Addressable Memory;DCAM) 셀에 관한 것이다.
최근의 통신 네트워크는 네트워크를 통해 (예를 들면, 데스티네이션 어드레스로) 고속으로 데이터 패킷 또는 블럭을 동적으로 라우팅(routing)하기 위한 어드레스 필드를 포함하는 패킷 또는 블럭으로 데이터를 전송하는 디지탈 데이터 네트워크를 포함한다. 저장된 데이터의 가장 빠른 검색은 콘텐트 어드레서블 메모리(Content Addressable Memory; CAM)를 사용하여 성취될 수 있다.
네트워크(예를 들면, 인트라넷 및 인터넷)의 사이즈가 커짐에 따라 더 큰 CAM 어레이의 필요성이 증가하기 때문에, 범용 비트 라인에 더 많은 CAM 셀을 부착해야 할 필요성이 증가한다. 관련 기술에 따른 콘텐트 어드레서블 메모리(CAM) 어레이는 일반적으로 종래의 스태틱 RAM(SRAM) 또는 종래의 파괴 판독 다이내믹 RAM(DRAM) 하드웨어 설계 중의 하나로 구현되며, 그러므로 이러한 하드웨어 설계 또는 그 밖의 다른 하드웨어 설계의 모든 단점과 제한들을 갖는다.
관련 기술에 따른 종래의 3진 스태틱 CAM(SCAM)은 4개의 부가적인 트랜지스터를 포함하는 XNOR 기능 그룹과 2개의 6-트랜지스터 SRAM 저장 셀을 포함하므로, SCAM 셀마다 총 16개의 트랜지스터를 포함한다. SCAM은 일반적으로 소프트 에러(Soft-Errors)(예를 들면, 주변 방사에 회로가 노출됨으로 인한 저장된 데이터의 에러)에 의한 저장된 데이터의 손상에 대해 DCAM 보다 더 취약하다.
관련 기술에 따른 종래의 3진 다이내믹 CAM(DCAM) 셀은 SCAM 보다 적은 개수의 트랜지스터를 포함할 수 있지만, 파괴 판독 및 저속 동작을 포함한 단점들을 가질 수 있다. 관련 기술에 따른 종래의 3진 DCAM은 4개의 트랜지스터를 포함하는 XNOR 비교 회로에 부가하여, 전하 이동에 의해 데이터를 판독하고 기록하기 위하여 또한 사용되는 패스-트랜지스터를 경유하여 전하 이동에 의해 주기적으로 판독되고 리플래시(refresh)되어야 하는 2개의 데이터 저장 캐패시터를 포함한다. DCAM 셀의 데이터 저장 캐패시터 내에 저장된 전하는 셀 내에서의 누설에 의해 점차로 없어진다. 이러한 이유로, 그러한 누설하는 캐패시터 내에 저장된 정보는 주기적으로 "리플래시(refreshed)"되어야 하는데, 즉, 전하가 판독되어 저장 셀로 다시 재기록되어야 한다. 관련 기술은 전하 이동에 의한 상기 리플래시 판독으로 제한되는 다양한 DCAM 셀 구조들을 제공하는데, 이러한 전하 이동은 데이터 저장 캐패시터 내에 저장된 데이터를 파괴하고 데이터가 리플래시-기록에 의해 DCAM 셀로 다시 기록될 때까지 DCAM 셀을 CAM 검색에 일시적으로 사용할 수 없도록 한다. 그의 전체 리플래시 판독-기록 기간 동안은 일반적으로 CAM 검색이 수행될 수 없다. 또한, 저장 캐패시터로부터 그에 결합된 용량성 비트 라인까지의 비교적 작은 전하 이동을 감지하는 성능의 제한은 그러한 비트 라인 상의 최대 어레이 개수를 제한하고/제한하거나 더 큰 저장 캐패시터를 요구한다.
그러한 파괴 판독 DCAM의 예는 트리윗(Threewitt)에 의한 미국 특허 제 5,949,696 호에 개시되어 있다. CAM 엔트리의 각각의 데이터 저장 캐패시터에 분리된 검색 라인 및 분리된 비트 라인을 제공하는, 트리윗에 의해 개시된 3진 CAM 셀의 응용이 도 1 에 도시되어 있으며, 이는 본질적인 파괴 판독에 의해 유사하게 제한된다. 도 1에 도시된 관련 기술에 따른 DCAM 회로의 리플래시를 위한 판독 동작은 패스 트랜지스터(예를 들면, 각각 TOR 또는 T1R)를 통해 및 비트 라인(예를 들면, 각각 NBIT 또는 BIT)을 통해 데이터 저장 캐패시터(예를 들면, SB0 또는 SB1) 내에 저장된 전하의 전하 이동에 의해 수행된다.
CAM의 구현시에는, 트랜지스터 개수 및/또는 CAM 셀 사이즈를 감소시키고, 어레이 사용을 증가시키는 것이 바람직하다. DCAM을 구현할 때에는, CAM 검색 동작의 지연 또는 간섭을 최소화한 상태에서 저장된 데이터의 리플래시를 수행하는 것이 바람직하다.
따라서, 본 발명은 무엇보다도 관련 기술에 따른 종래의 스태틱 콘텐트 어드레서블 메모리(Static Content Addressable Memory; SCAM)의 16개의 트랜지스터보다 적은 개수의 트랜지스터를 포함하며, CAM 검색 사이클을 지연시키거나 간섭하지 않으면서 저장된 데이터의 "숨은(hidden)" 리플래시를 수행할 수 있으며 그럼으로써 SCAM과 유사한 성능을 갖는 개선된 다이내믹 콘텐트 어드레서블 메모리(Dynamic Content Addressable Memory; DCAM) 셀 토폴로지를 제공한다. 본 발명의 DCAM은 메모리내에 저장된 모든 엔트리를 외부에서 인가되는 "피비교수(comparand)"와 동시에 비교함으로써 그의 검색 성능을 성취한다. 피비교수와 "정합(match)"하는, CAM내의 엔트리에 저장된 워드는 그의 각각의 정합 라인(Match Line)과 그라운드 간의 전하 이동을 차단하는 비전도 배리어를 유지시키는 결과를 초래한다. 대조적으로, 대응하는 피비교수 비트와 정합하지 않는(mismatch) 비트를 심지어 하나라도 포함하는 엔트리내에 저장된 모든 워드는 그의 각각의 정합 라인과 그라운드 사이에 전도성 경로를 형성하는 결과를 초래한다. 본 발명의 실시예들은, 비파괴 동작을 제공하여, 저장된 데이터가 리플래시-판독 동작으로 인하여 다시 기록될 필요가 없고, 신뢰성있는 CAM 검색이 판독 동작 후와 그 전에 또는 심지어 리플래시-데이터가 다시 기록되는 중에도 수행될 수 있도록, 비파괴(non-destructive) 판독 동작을 제공한다. 관련 기술 분야의 당업자들에게 잘 알려진 소프트 에러 검출 프로세스는 CAM 검색 동작을 지연시키거나 간섭하지 않고 리플래시 사이클이내 동안 (또는 리플래시 사이클과는 무관하게) 각각의 CAM 엔트리상에서 수행될 수 있다. 본 발명의 실시예들은 관련 기술에 따른 DCAM 어레이의 판독-비트-라인에 연결될 수 있는 것보다 더 많은 CAM 셀이 CAM 어레이의 판독-비트-라인에 연결되도록 하는 CAM 셀 회로 토폴로지를 제공하여, 더 많은 어레이를 사용할 수 있게 한다.
본 발명의 제 1 양상은 네트워크 라우터의 기능을 수행하는 디지탈 시스템과 CAM 셀을 가진 CAM 어레이를 제공하며, 상기 CAM 셀은, 제 1 및 제 2 패스 스위치의 스택 -제 1 패스 스위치는 노드에서 제 2 패스 스위치와 직렬로 연결됨-을 포함하는 패스 게이트와, 제 2 패스 스위치를 동작 제어(operatively controlling)하는 데이터 저장 디바이스와, 데이터 저장 디바이스의 논리 상태를 검출하기 위해 상기 노드에 접속된 제 3 패스 스위치를 포함한다.
본 발명의 제 2 양상은 다수의 저장 캐패시터내에 저장된 검색가능한 데이터의 워드를 갖는 CAM 엔트리를 포함하는 CAM 어레이에서 다수의 CAM 검색을 수행하기 위한 방법을 제공하며, 상기 워드의 비파괴 결정을 수행하고 이어서 CAM 검색을 수행하는 단계를 포함한다.
본 발명의 전술한 특징 및 다른 특징들은 첨부된 도면에 도시된 바와 같은, 본 발명의 실시예의 하기의 더욱 특정적인 설명으로부터 명확해질 것이다.
도 2a는 본 발명의 일 실시예에 따른 3진 다이내믹 콘텐트 어드레서블 메모리(Dynamic Content Addressable Memory:DCAM) 셀(200a)의 회로도를 나타낸다. 본 발명의 3진 DCAM 셀(200a)은 데이터 저장 디바이스로 기능하는 2개의 캐패시터(SB0 및 SB1)를 포함한다. 이 캐패시터들 각각은 독립적으로 논리 일("1")을 저장하기 위하여 하이로 충전되거나 논리 영("0")을 저장하기 위하여 로우로 방전된다. 3진 DCAM(200a)은 정합 라인(MATCH LINE)과 그라운드 사이에 접속되는 XNOR 비교 회로(202)의 2개의 트랜지스터 스택(각각 T2-T4 및 T3-T5) 중의 하나와 각각 합병되는 2개의 메모리 저장 셀(CELL0=210a, CELL1=211a)을 더 포함한다. 메모리 저장 셀(예를 들면, 210a 및 211a) 모두에 "0" 또는 "1"(바람직하게는, "0")을 저장함으로써, 3진 DCAM 셀(200a)은 로컬 마스크 논리값이 주어진 워드 엔트리내에 저장되도록 허용하는 "마스크(mask)" 상태를 저장한다. DCAM 엔트리내의 각각의 DCAM 셀(예를 들면, 200a)에 "마스크" 논리 상태를 저장하는 능력은 DCAM 셀의 CAM 어레이에 저장된 데이터의 비트 레벨 마스킹을 허용한다. 비트 레벨 마스킹은 본 발명을 사용하여 어드레스 범위를 저장하고 비교하는 것을 용이하게하고/용이하게하거나 가능하게 하며, 그중에서도 특히 네트워크 어드레스 필터링 애플리케이션에서 유용하다.
본 발명의 DRAM 셀의 실시예들은 2개의(2) 스택 트랜지스터의 2개의 병렬 스택으로 정렬된 4개의(4) 트랜지스터를 포함하는 XNOR 게이트(202)(도 2a, 2b, 2c에 도시되어 있음)에 의해 실행되는 XNOR(Exclusive Negative OR) 논리 펑션을 포함한다. 각각의 트랜지스터 스택은 제 1 패스 스위치(예를 들면 NFET 트랜지스터 T4 또는 T5)와 제 2 패스 스위치(예를 들면 NFET 트랜지스터 T2 또는 T3)를 포함하며, 제 1 패스 스위치는 노드(예를 들면, 각각 N0 또는 N1)에서 제 2 패스 스위치와 직렬로 결합된다. XNOR 게이트(202)의 각각의 트랜지스터 스택(예를 들면, T2-T4 및 T3-T5)이 서로 물리적으로 독립하여 기능하기 때문에, DCAM의 적당한 논리 동작을 위해 하나의 3진 DCAM 셀(200a)의 2개의 트랜지스터 스택(예를 들면, T2-T4 및 T3-T5)이 집적 회로(IC) 칩 상에 서로 물리적으로 인접하여 위치되어 있을 필요는 없다. 3진 DCAM 셀(200a)은 그러므로 "절반(halves)"으로 "분할(split)"될 수 있으며(나머지 절반의 DCAM 셀은 각각의 이러한 절반 사이에 배치됨), 이러한 모든 절반 DCAM 셀이 CAM 엔트리의 동일한 정합 라인에 접속되도록 제공된다. 예를 들면, 엔트리의 DCAM 셀의 "실제 절반(true halves)" 모두는 엔트리의 정합 라인의 일 단부상에 분리되며, 엔트리의 DCAM 셀의 "보조 절반(complement halves)" 모두는 그 엔트리의 정합 라인의 반대쪽 단부상에 분리될 수 있다. 검색 라인과 비트 라인도 DRAM셀의 각각의 절반에 따라 유사하게 분리된다.
정합 라인이 하이로 프리차지(pre-charge)되는 동안, 정합 라인(즉, XNOR(202)내의 T4,T5)에 전도성 결합된 XNOR 트랜지스터는 이상적으로는 오프(OFF) 상태이기 때문에, 각각의 CAM 검색에 앞서, 정합 라인(T4, T5)에 전도성 결합된 XNOR 트랜지스터가 오프 상태인 동안, 패스 트랜지스터(예를 들면, T2-T7, T3-T6)를 통한 비파괴 판독이 CAM 검색에 앞서 수행될 수 있다. 비파괴 판독은 방해되지 않은 데이터 저장 디바이스(예를 들면, 캐패시터 SB0, SB1)의 콘텐트를 근본적으로 남겨두기 때문에, CAM 검색 동작은 저장 캐패시터로부터 판독된 데이터를 먼저 다시 기록할 필요 없이 그 다음으로 수행될 수 있다. 그러므로, 본 발명의 실시예에서, 비파괴 리플래시 판독 동작은 이미 수행된 리플래시 판독이 후속 CAM 검색이 수행되는 것을 지연시키거나 방해하지 않는다는 의미로 CAM 검색 사이클로부터 "숨겨질(hidden)" 수 있다. CAM 검색의 수행전에, 그 동안 또는 그 후에 그러한 비파괴 리플래시 판독에 이어서, 리플래시 기록이 수행될 수 있다.
관련 기술분야의 당업자들은 DCAM 셀의 XNOR 스택과 그라운드의 접속이 도 2a에 도시된 바와 같은 직접 접속일 수 있으며, 이러한 접속이 "글로벌" 비트 마스크(도시되지 않음)의 패스 스위치(예를 들면 패스 트랜지스터)에 의해 선택적으로 간섭될 수 있다는 것을 알 것이다. XNOR 회로에 결합된 "글로벌(grobal)" 비트 마스크는 글로벌 비트 마스크 신호가 표명(assert)될 때 CAM 어레이에 저장된 모든 워드내의 대응하는 비트 위치가 비교 펑션(즉, 이는 CAM 어레이내의 모든 워드에 대해 글로벌 "don't care"(강제 정합) 논리값이 된다)으로부터 제거되도록 기능한다. 이러한 글로벌 마스킹은 CAM 엔트리내에 저장된 데이터값의 범위를 비교하거나 검색하는 데에 사용된다.
CAM 엔트리내에서 모든 CAM 셀의 모든 XNOR 비교 회로의 다수의 병렬 트랜지스터 스택(예를 들면, T2-T4 및 T3-T5)은 정합 라인 패스 게이트를 형성한다. 정합 라인 패스 게이트는, 하이로 프리차지된 정합 라인이 정합 엔트리의 경우에 하이로 남아있고, CAM 엔트리내에 저장된 하나 또는 그 이상의 3진 비트가 피비교수의 대응하는 비트와 정합하지 않는 경우 상기 하이로 프리차지된 정합 라인은 그라운드 전압 레벨(미스(Miss)를 나타냄)로 또는 그 부근으로 방전되도록 동작한다. 대안적으로, 본 발명의 정합 라인 패스 게이트 및 DCAM 셀은 또한 정합 검출 시스템에서 로우로 프리차지된(pre-charged-low) 정합 라인을 지원하는데, 이는 2000년 11월 20일에 출원된 타울러(Towler) 등에 의한 미국 특허 출원 제09/716,511호에 개시되어 있으며, 그의 관련된 부분이 본 명세서에 참조로 포함되어 있고, 그의 내용과 발명의 청구범위는 본 발명이 이미 개발된 시점에서 본 발명의 양도인인 International Business Machines Corp에 양도되어 소유되었거나 양도되어야 하는 것이다.
메모리 저장 셀(210a 및 211a)로 또는 그로부터 데이터를 기록하고 판독하는 것은 관련 기술의 DCAM에서와 같이, 워드 라인(WL)이 하이로 유지될 때 비트 라인(각각 BL0 및 BL1)을 통해 그리고 온으로 유지된(즉, 전도된) 패스 트랜지스터(각각 T0 및 T1)를 통해 전하이동에 의해 수행될 수 있다. 본 발명에서 전하 이동에 의해 데이터를 기록하거나 판독하는 방법은 관련 기술의 DCAM에서 사용되는 전하 이동에 의해 판독 및 기록하는 방법과 동일하거나 유사하다. 그러나, 본 발명은, 데이터 저장 캐패시터(예를 들면, SB0 및 SB1)내에 저장된 전하를 파괴하는 전하 이동없이 저장된 데이터의 판독을 가능하게 하기 때문에 본 발명의 실시예들에서 전하 이동에 의한 판독은 불필요하다.
각각의 비트 라인(예를 들면, 각각 BL0, BL1)을 하이 논리 전압으로 프리차지하고, 그 다음 그의 게이트 상에 하이 논리 전압을 표명하는 것(예를 들면, 판독 워드 라인(RWL) 상에 하이 논리 전압을 표명하는 것)에 의해 패스 트랜지스터(예를 들면, 각각 T7, T6)를 온(ON)으로 전환하고, 그 다음 각각의 데이터 저장 디바이스(예를 들면, 각각 SB0 및 SB1)의 상태를 나타내는 각각의 비트 라인(예를 들면, BL0, BL1)상의 전류 및/또는 전압을 감지함으로써, 각각의 검색 라인(예를 들면, SLC 또는 SLT)이 로우로 유지되는 동안에, 비파괴 판독이 DCAM 셀(200a)의 각각의 메모리 저장 셀(예를 들면, 210a 및 211a)에서 수행된다. 비트 라인은 공급 전압 및 각각의 비트 라인 사이에 접속된 다수의 패스 스위치(예를 들면, P-타입 패스 트랜지스터 P0 및 P1)를 통해 하이로 프리차지되며, 상기 다수의 패스 스위치는 비트 라인 프리차지 신호(BLPCHG)에 의해 동작 제어된다. 캐패시터(SB0)가 논리 하이 전압을 저장하면, 패스 트랜지스터(예를 들면, T2 및 T7)에 연동 결합된 하이로 프리차지된 비트 라인(예를 들면, BL0)은 프리차지된 비트 라인(예를 들면, BL0)으로부터 온(ON)상태(즉, 전류 전도 상태)의 패스 트랜지스터(T2 및 T7)를 통한 그라운드로 의 전하 이동으로 인해, 비파괴 판독 동작 동안 로우 전압 레벨로 또는 그 레벨을 향해 강하할 것이다. 캐패시터(SB0)가 논리 로우 전압을 저장하면, 패스 트랜지스터(예를 들면, T2 및 T7)에 연동 결합된 하이로 프리차지된 비트 라인(예를 들면 BL0)은, 프리차지된 비트 라인(예를 들면 BL0)으로부터 상기 오프(OFF) 상태(즉, 비 전도상태)의 패스 트랜지스터(T2 및 T7)를 통해 그라운드로 이동하는 전하의 부족으로 인하여, 비파괴 판독 동작 동안 하이로 프리차지된 전압 레벨로 유지된다.
본 발명의 다수의 DCAM 셀(예를 들면, 200a)을 포함하는 전체 엔트리의 비파괴 판독은, 모든 비트 라인(예를 들면, BL0, BL1)을 하이 논리 전압으로 프리차지하고, 그 후에 판독 워드 라인(RWL) 상에 하이 논리 전압을 표명하는 것에 의해 모든 패스 트랜지스터(예를 들면, T7, T6)를 턴온시키고, 그 다음 모든 비트 라인(예를 들면, BLO 및 BL1) 상의 전류 및/또는 전압을 감지함으로써, 모든 검색 라인(예를 들면, SLC 및 SLT)이 로우로 유지되는 동안, 수행될 수 있다. 전체 CAM 엔트리의 비파괴 판독은, 정합 라인에 직접 결합된 모든 XNOR 트랜지스터(예를 들면, T4, T5)가 오프인 동안, 데이터 저장 디바이스(예를 들면, 캐패시터 SB0 및 SB1)의 콘텐트를 완전히 리플래시할 목적으로 리플래시 판독으로 수행된다. 이 경우에, 저장된 데이터 워드는 판독 전용 패스 트랜지스터(예를 들면, T7 및 T6)와 비트 라인(예를 들면, BL0, BL1)을 경유하여 DCAM 엔트리로부터 결정된다(예를 들면, 반전되어 판독된다). 그러므로 워드 라인(WL)이 비트 라인상에 표명된 저장된 데이터의 리플래시 기록을 수행하기 위하여 표명될 때까지 데이터 저장 디바이스로부터 판독된 데이터는 표명되고(재반전이 먼저 필요할 수 있다), 스스로 비트 라인(예를 들면, BL0 및 BL1)상에 저장될 수 있다. 대안적으로, 2진 버퍼 또는 CAM 어레이 외부의 레지스터는, 동일한 엔트리(들)로 다시 기록될 때까지, 하나의 저장된 데이터 워드를 (반전시키거나 반전시키지 않고) 임시적으로 저장하기 위하여 또는 다수의 DCAM 엔트리로부터 판독되었던 그러한 다수의 저장된 데이터 워드를 저장하기 위하여 사용될 수 있다.
판독되고 있는 CAM 엔트리의 정합 라인(예를 들면, T4, T5 각각)에 직접 결합된 모든 XNOR 트랜지스터가 오프일 때마다(즉, CAM 어레이내의 모든 검색 라인(예를 들면, SLC, SLT)이 로우일 때마다), 전체 CAM 엔트리의 비파괴 판독은 랜덤 액세스(즉, RAM 메모리 액세스)로서 수행될 수 있다.
CAM 엔트리 내의 임의의 저장 캐패시터의 비파괴 판독 동작의 다른 세부 사항은 도 2a에 도시된 저장 캐패시터(SB0)내에 저장된 판독 데이터의 일 예를 참조로 설명될 것이다. 저장 캐패시터(예를 들면, SB0)가 그 캐패시터내에 저장된 논리 하이 전압 레벨에 의해 표현되는 논리 1을 저장하고 있다면, XNOR 회로(202)의 트랜지스터(T2)는 온(ON)일 것이며(그의 게이트가 캐패시터(SB0)에 의해 하이로 유지되고 있기 때문에), 전류는 하이로 프리차지된 비트 라인(예를 들면, BL0)으로부터 T2를 통해 그라운드로 흐르고, 이는 비트 라인(BL0)의 전압 레벨을 그라운드로 밀어내는 효과를 초래한다. 비트 라인(BL0) 상의 이러한 전류 및/또는 전압의 부수적인 강하는 비트 라인(BL0)에 결합된 기술상 당업자에게 알려진 임의의 적당한 감지 회로에 의해 감지될 수 있으며, 논리 1이 데이터 저장 디바이스(즉, 캐패시터 SB0)내에 저장되는 것으로 나타난 바와 같이 등록(register)될 수 있다. 대조적으로, 이러한 전류의 부족 또는 BL0 상의 이러한 전압 강하의 부족이 감지되고 논리 0이 데이터 저장 디바이스(즉, 캐패시터 SB0)내에 저장되는 것으로 나타난 바와 같이 등록될 수 있다.
DCAM의 지원 회로(도시되지 않음)는 시스템 하드웨어가 DCAM의 메모리 저장 셀(210a 및 211a)내에 저장된 데이터를 판독하고, DCAM의 메모리 저장 셀에 기록하는 것을 허용한다. DCAM의 지원 회로는 또한 DCAM 엔트리의 누설하는 데이터 저장 캐패시터를 주기적으로 리플래시하기 위한 리플래시 타이밍 회로를 제공한다. DCAM 엔트리의 임의의 캐패시터에 전하로서 저장된 논리 1은 리플래시 회로가 캐패시터를 주기적으로 재충전하지 않으면 결과적으로 논리 0으로 방전할 것이다. DCAM의 지원 회로는, 비트 라인(예를 들면, BL0)을 통해 데이터 저장 디바이스(예를 들면, 저장 캐패시터 SB0) 상의 상태를 검출하기 위한 (예를 들면, 데이터 저장 디바이스상에 저장된 신호 또는 전하를 증폭시키기 위한) 감지 증폭기와, 행 및 열을 선택하기 위한 어드레스 논리와, 행 및 열 어드레스를 래치하고 분석하며 랜덤 액세스 판독 및 기록 동작을 초기화시키고 끝내기 위한 행 어드레스 선택(RAS) 및 열 어드레스 선택(CAS) 논리와, 메모리의 저장 셀(예를 들면, 210a 및 211a)내에 정보를 기록(즉, 저장)하거나 저장되어 있는 정보를 판독하기 위한 판독 및 기록 회로와, 리플래시 시퀀스의 트랙을 유지하거나 또는 필요하면 리플래시 사이클을 초기화시키기 위한 내부 카운터 또는 레지스터와, CAM 검색에 의해 발견될 때 정합 CAM 엔트리(예를 들면, HIT)의 어드레스를 표명하기 위한 출력 논리를 포함한다.
심지어 비트 라인(BL0)이 레일에서 레일로(즉, 하이로 프리차지된 전압에서 그라운드로) 완전히 강하할 수 있기 전에, 전압 감지 증폭기(SA)는 데이터 저장 디바이스(예를 들면, 캐패시터 SB0)의 논리 상태를 검출하기 위하여 사용될 수 있다. 전압 감지 회로가 사용되면, 비트 라인 상의 임의의 감지가능한 전압 강하가 저장 캐패시터(예를 들면, SB0)의 콘텐트에 따라 발생되거나 발생되지 않을 것으로 기대되는 동안 비교적 짧은 시간 주기동안 짧은 스트로빙(strobing) 신호(예를 들면, 펄스 SETSA, 도 3 참조)가, 전압 감지 회로(예를 들면, SA)를 인에이블하기 위하여 사용될 수 있다. 감지 스트로빙 신호(예를 들면, SETSA)는 타이밍 모델과 같은 더미 비트 라인을 포함하는 회로에 의해 최적 시간에서 펄스화(pulsed)되고 동일한 집적 회로 칩상에서 또는 관련 기술분야의 당업자들에게 알려진 다른 방법에 의해 실행된다. 데이터 저장 디바이스(예를 들면, 캐패시터 SB0)의 상태 감지는 DCAM 엔트리(예를 들면, SLT 및 SLC)의 검색 라인들 중 하나가 CAM 검색에 영향을 줄 정도의 완전한 하이 전압 레벨로 상승되기 바로 전에 짧은 시간 간격내에서 수행될 수 있다. 본 발명의 DCAM 셀의 회로의 예시적인 타이밍 및 관계, 신호 및 펑션의 다른 세부 사항이 도 2a의 DCAM 셀(200a)의 회로도와 관련하여 도 3을 참조로 설명된다.
도 3은 3개의 연속적인 CAM 검색 사이클(310,320,330)을 포함하는 시간 스팬동안 도 2a의 본 발명의 3진 DCAM 셀(200a)에 결합된 라인 상의 신호 및 펑션의 예시적인 타이밍 관계를 나타내는 타이밍도이다. 각각의 CAM 검색 사이클(예를 들면, 310,320,330)은 CAM 검색 주기(즉, CAM 어레이의 모든 엔트리 내의 저장된 데이터가 피비교수와 비교되는 동안의 주기)(예를 들면, 각각 313,323,333)와, CAM 검색(예를 들면, 각각 313,323,333)을 위해 DCAM 엔트리의 모든 DCAM 셀(예를 들면, 200a)에 결합된 정합 라인을 준비하기 위한 정합 라인 프리차지 주기(예를 들면, 각각 318,328,338)를 포함한다.
CAM 검색은 피비교수의 하나의 비트와 그 피비교수 비트의 논리적 보수가 CAM 엔트리의 각각의 DCAM 셀(예를 들면, 200a)의 2개의 검색 라인(예를 들면, SLT 및 SLC)상에 각각 표명될 때 수행된다. 그러므로, 각각의 CAM 검색 주기(예를 들면, 313)동안, 주어진 DCAM 셀(200a)의 하나의 검색 라인(예를 들면, SLC)은 하이이고, 다른 검색 라인(예를 들면, SLT)은 로우가 될 것이다.
도 3에 도시된 제 1 CAM 검색 사이클(310)은 리플래시 판독(주기 318과 312를 합한 주기내)과 CAM 검색 주기(313)내에서 수행되는 후속 리플래시-기록 동안 본 발명의 3진 DCAM 셀(200a)에서 신호의 예시적인 타이밍을 나타낸다. 제 1 검색 사이클(313)은 CAM 셀(200a)이 CAM 어레이의 미싱(MISSing) 엔트리내에 있는 경우를 나타내지만, CAM 검색 사이클(예를 들면, 310)내에서 리플래시 판독 및/또는 리플래시 기록을 수행하는 능력은 엔트리내에 저장된 데이터에 의존하지 않으며, CAM 엔트리가 미싱 엔트리인지 정합 엔트리 인지에 의존하지 않는다.
각각의 CAM 검색(예를 들면, 310,320,330) 동안, 주어진 CAM 엔트리는 그 특정한 CAM 검색 동안 표명되는 비피교수의 (마스크되지 않은) 비트와 비교되는 엔트리 내에 저장된 데이터 워드의 비교를 기준으로 미싱 엔트리 또는 정합 엔트리중 하나일 것이다. 다른 피비교수 및/또는 다른 피비교수-마스크(예를 들면, 글로벌 비트 마스크)가 각각의 CAM 검색 사이클 동안 CAM 어레이에 표명되기 때문에, 주어진 CAM 엔트리는 하나의 CAM 검색 사이클 동안 미싱 엔트리일 것이며, 동일한 CAM 엔트리가 바로 다음 또는 임의의 후속 CAM 검색 사이클 동안 정합 엔트리일 것이고, 그 역도 가능하다. 미싱 3진 CAM 엔트리는 특정 CAM 검색 동안 표명되는 피비교수의 마스크되지 않은 비트와 논리적으로 동일하지 않은 3진 데이터 워드를 저장하는 CAM 엔트리이다. 대조적으로, 정합 CAM 엔트리는 특정 CAM 검색 동안 표명되는 피비교수의 마스크되지 않은 비트와 논리적으로 동일한 3진 데이터 워드를 저장하는 CAM 엔트리이다.
본 발명의 DCAM 셀의 데이터 피비교수 비교 펑션은 XNOR 게이트(202)를 형성하는 2개의 병렬 스택(T2-T4 및 T3-T5)으로 정렬된 4개의 패스 스위치(예를 들면, N-채널 패스 트랜지스터 T2,T3,T4,T5)에 의해 수행된다. 각각의 더 낮은 패스 스위치(즉, 각각의 트랜지스터 T2 및 T3)는 관련 데이터 저장 디바이스(즉, 각각 캐패시터 SB0 및 SB1)에 저장된 데이터 값의 비파괴 판독을 지원하는 펑션과 본 발명의 3진 DCAM 셀(예를 들면, 200a, 200b, 200c)내의 XNOR 비교 펑션을 인에이블하는 기능의 이중 기능을 수행한다.
정합 라인 전압이 로우로 강하함으로써 나타나는, 미싱 CAM 엔트리의 경우에, 정합 라인과 그라운드 사이의 전류 전도성 접속은 XNOR 회로(202)의 하나 또는 그 이상의 패스 트랜지스터 스택(예를 들면, T2-T4 및/또는 T3-T5)을 통해 설정될 수 있다. 따라서, 본 발명의 실시예들에서, 미싱 엔트리의 하이로 프리차지된 정합 라인 전압은 미스(MISS)를 나타내는 로우(예를 들면, 거의 그라운드) 전압 레벨로 강하한다.
도 3에 도시된 제 3 CAM 검색 사이클(330)에 도시된 정합 엔트리의 경우에는 정합 라인과 그라운드 사이의 어떤 전류 전도성 접속도, CAM 엔트리의 DCAM 셀(예를 들면,200a)내에서 XNOR 회로(예를 들면, 202)의 임의의 트랜지스터 스택을 통해(예를 들면, T2-T4 또는 T3-T5 중 어느 것을 통해) 설정되지 않을 것이다. 따라서, 본 발명의 실시예들에서, 정합 엔트리의 정합 라인 전압은 하이로 프리차지된 전압 레벨로 남아 있고, 이 하이 HIT-이벤트 전압이 검출될 수 있으며, 그러므로 정합(MATCH) 또는 HIT은 그러한 정합 CAM 엔트리의 하나의 어드레스와 관련될 것이다.
도 3에 도시된 제 2 검색 사이클(320)은 DCAM 셀(200a)이 CAM 어레이의 미싱 엔트리내에 있는 경우 (주기 328 및 322내에서 발생하는) 비파괴 판독과 후속 CAM 검색(323) 동안 본 발명의 3진 DCAM 셀(200a)의 신호 타이밍을 도시한다. 제 2 검색 사이클(320)은, 판독된 CAM 엔트리 내의 데이터 저장 디바이스(예를 들면, SB0 및 SB1)로 다시 판독된 데이터의 리플래시 기록 없이 비파괴 판독이 본 발명의 CAM 엔트리(예를 들면, CAM 셀(200a,200b 및/또는 200c)를 포함함)의 실시예들에서 수행된 후에 즉시 신뢰성있는 CAM 검색(323)이 CAM 어레이에서 수행될 수 있음을 나타내고 있다.
도 3에 도시된 제 3 검색 사이클(330)은, DCAM 셀(200a)이 CAM 어레이의 정합 엔트리내에 있는 경우 (예를 들면, 종래의 CAM 검색 사이클(320)내에서 발생하는) 리플래시 판독에 후속하는 (CAM 검색 주기(333)내에서 발생하는) 리플래시-기록동안 본 발명의 3진 DCAM 셀(200a)의 신호 타이밍을 나타낸다. 이 제 3 검색 사이클(330)은, 정규 주기적 CAM 검색 사이클과 상기 검색 사이클동안의 신뢰성있는 CAM 검색을 방해하거나 지연시키는 것 없이, 리플래시 판독에 이어서 리플래시 기록이 지연될 수 있고, 리플래시 기록에 앞서 리플래시 판독 데이터 상의 에러(예를 들면, 소프트-에러) 검출 분석을 수행하는 프로세싱 시간을 허용할 수 있음을 나타낸다.
본 발명의 DCAM 셀(예를 들면, 200a, 200b, 200c)의 예시적인 실시예에서, 각각의 CAM 검색(예를 들면, 313,323,333)에 앞서, 정합 라인은, 각각의 정합 라인 프리차지 주기(예를 들면, 318,328,338,348) 동안, 정합 라인 프리차지 제어 신호(MLPCHG)에 의해 제어되는 정합 라인에 접속된 패스 스위치(예를 들면, 패스 트랜지스터(TPCHG))를 통해, (전술된 바와 같이 정합 라인 제어기 설계에 따라 하이 또는 로우 중 하나로) 프리차지된다. 본 발명의 예시적인 실시예(예를 들면, 200a)에서, 정합 라인은 하이로 프리차지되고, 각각의 DCAM 셀(예를 들면, 200a)의 2개의 검색 라인들(즉, SLT 및 SLC)은 (예를 들면, 정규 정합 라인 프리차지 주기(318,328,338)동안) 로우로 유지될 것이고, 그럼으로써 정합 라인과 그라운드 사이에는 전도성 경로가 존재하지 않고, 그 DCAM 엔트리 상의 CAM 검색이 "미스(MISS)"(즉, 저장된 데이터가 피비교수와 정합하지 않음)일 때까지 정합 라인이 하이 충전을 유지하도록, XNOR 펑션(202)의 2개의 패스 트랜지스터(예를 들면, T4 및 T5)를 턴오프 (즉, 비전도 상태로) 한다.
본 발명의 임의의 DCAM 엔트리 내의 메모리 저장 디바이스의 상태를 검출하는 것(즉, 캐패시터 내에 저장된 데이터의 비파괴 판독)은 비트 라인(예를 들면, BL0 및 BL1)을 통해 및 패스 스위치(예를 들면, 패스 트랜지스터 T6 및 T7)를 통해 DCAM 엔트리의 모든 검색 라인이 로우로 유지되는 동안의 시간 주기내에서(예를 들면 정합 라인 프리차지 주기(318,328,338,348) 내에서) 수행될 수 있다. 그러므로, 주어진 DCAM 엔트리 내의 모든 DCAM 셀(예를 들면, 200a)의 각각의 메모리 저장 디바이스(예를 들면, 캐패시터 SB0 및 SB1)의 논리 상태는 메모리 저장 디바이스(예를 들면, SB0 및 SB1)의 상태를 손상(예를 들면, 상기 메모리 저장 디바이스 내에 포함된 전하를 변경시키는 것)시키지 않고 DCAM 셀(예를 들면, 200a, 200b 또는 200c)의 각각의 정합 라인 프리차지 주기(예를 들면, 318,328,338,348)동안 검출될 수 있다. 그러한 통상적인 필요한 정합 라인 프리차지 주기(예를 들면, 318)내에서 전체적으로 또는 실질적으로 수행되는 리플래시 판독은 임의의 CAM 검색 사이클(예를 들면, 310 및 320)에 많은 시간을 더하지 않으며 "숨은" 리플래시 판독으로 언급될 수 있다.
비파괴 판독은 하기의 단계들의 시퀸스, 즉, 정합 라인 프리차지 주기(예를 들면, 318)내에 또는 정합 라인 프리차지 주기 전에 DCAM 어레이의 모든 DCAM 셀(예를 들면, 200a)의 비트 라인(예를 들면, BL0 및 BL1)을 하이로 프리차지하는 제 1 단계와, CAM 검색 주기(예를 들면, 313)의 밖에서(예를 들면, 그 전에) (DCAM(200a)내의 데이터 저장 디바이스(SB0 및 SB1)에 결합된 패스 트랜지스터(T0 및 T1)가 오프인 동안) 그의 패스 트랜지스터(예를 들면, T6 및 T7)를 턴온(즉, 전도 상태로) 하기 위하여 판독될 CAM 엔트리의 판독 워드 라인(RWL)을 표명하는(즉, 하이로 하는) 제 2 단계와, 상기 설명한 바와 같이 패스 트랜지스터(예를 들면, T6 및 T7)가 온인 동안 각각의 비트 라인(예를 들면, BL0 및 BL1)을 통해 메모리 저장 디바이스(예를 들면, SB0 및 SB1)의 상태를 검출하는 제 3 단계에 의해 수행된다. 각각의 메모리 저장 디바이스의 검출된 상태(예를 들면, SB0 및 SB1)는 표명되고/표명되거나 저장되며(예를 들면 312 전에 또는 후속 CAM 검색(314) 동안 또는 그 후에 및 다음 비트 라인이 프리차지될 때까지 비트 라인(BL0 및 BL1)상에 저장됨), 그 다음(316)에 동일한 데이터 저장 디바이스(예를 들면, SB0 및 SB1)로 다시 기록된다.
비트 라인은 논리 하이 전압 레벨(예를 들면, 전원 전압)에 결합된 다수의 비트 라인 프리차지 패스 스위치(예를 들면, 도 2a에서 p 채널 패스 트랜지스터 P0 및 P1)를 통해 하이로 프리차지될 수 있고 비트 라인 프리차지 제어 신호(BLPCHG)에 의해 제어될 수 있다. 제어 신호(BLPCHG)는 정합 라인 프리차지 주기(예를 들면, 318) 동안 또는 그 전에 비트 라인(예를 들면, 각각 BL0 및 BL1)을 프리차지 하기 위하여 패스 스위치(예를 들면, P0 및 P1)를 활성화(즉, 턴온=전도)시킬 것이다. 비트 라인(예를 들면, BL0 및 BL1)이 데이터를 판독 및 기록하기 위하여 사용되도록 설계되면(도 2b 및 2c의 DCAM 셀(200b 및 200c)에서가 아니라, 도 2a의 DCAM 셀(200a)에서와 같이), 비트 라인(예를 들면, BL0 및 BL1)의 사용은 판독 및 기록 동작이 동시에 발생하지 않고 서로 간섭하지 않도록 시분 다중화되어야 한다. 그러므로, 도 2a의 DCAM(200a)에서, 비트 라인은 기록이 수행되고 있는 동안 기록 주기(예를 들면, 316 및 336) 밖에서 정합 라인 프리차지 주기(예를 들면, 318 및 328, 338 및 348) 동안 비파괴 판독을 위해 하이로 프리차지될 수 있다. 그러나, 분리된 라인들이 판독 및 기록을 위해 각각의 메모리 저장 셀(예를 들면, 도 2b 및 2c에 각각 도시된 바와 같이 DCAM 셀(200b 및 200c)의 210b 및 210c)에 제공되고, 비파괴 판독 비트 라인(예를 들면, 도 2b 및 2c에서 RBL0)은, 기록 동작이 CAM 어레이내의 동일한 또는 다른 DCAM 엔트리 상에서 수행되기 전에 또는 심지어 그 동안 하이로 프리차지될 수 있다. 각각의 라인들(예를 들면, RBL0, WBL0)이 기록(예를 들면, WBL0) 및 판독(RBL0)을 위해 각각의 메모리 저장 셀(예를 들면, 도 2c에 도시된 바와 같이 DCAM 셀(200c)의 210c)에 제공되고, 상기 라인들 중 어떤 라인도 XNOR 게이트(202)에 결합된 검색 라인(예를 들면, SLC)이 아니며, 리플래시 판독 동작 및 리플래시 기록 동작은 동시에 또는, CAM 검색 사이클 내의 정합 라인 프리차지 주기동안의 오버랩 시간 주기 동안 수행될 수 있다.
따라서, CAM 셀에 결합된 모든 검색 라인들이 로우로 유지되는 동안(예를 들면, 정합 라인 프리차지 주기(318) 동안) CAM 검색 사이클 주기(예를 들면, 316)내의 시간 주기 동안 비파괴 판독이 수행되면, 전체 CAM 엔트리의 비파괴 판독은 "숨겨질"(즉, CAM 엔트리의 주기 검색 사이클을 간섭하지 않고 수행될) 수 있다. 본 발명의 실시예들에서, 정합 라인은 각각의 CAM 검색에 앞서 통상 하이로 프리차지되고, 모든 검색 라인은 정합 라인을 하이로 프리차지하기 위하여 각각의 CAM 검색에 앞서 통상 로우로 유지된다. 이러한 시간 주기(예를 들면, 318)동안, 각각의 다음 CAM 검색전에(예를 들면, 323), "숨은" 판독은 전체 CAM 엔트리 상에서 수행될 수 있다. 데이터 저장 디바이스의 상태 감지는 그럼으로써 검색 라인들(SLT 및 SLC) 중 하나가 CAM 검색(323)을 수행하기 위해 하이 전압 레벨로 상승하기 전에 짧은 시간 주기(예를 들면, 304 및/또는 312) 내에서 수행될 수 있다.
그럼으로써 수행된 판독은 CAM 엔트리의 CAM 셀(예를 들면, 200a)의 메모리 저장 디바이스(예를 들면, 캐패시터 SB0 및 SB1)내에 저장된 데이터를 파괴시키지 않기 때문에, CAM 검색은 리플래시 기록(예를 들면, 316)을 먼저 완료하지 않고 그 후에 즉시 수행될 수 있다(313). 비파괴 판독 데이터(주기 (318) 동안 요구되는 데이터)는 이후에 판독된 CAM 검색(313)이 수행되기 전에, 그 동안 또는 그 후에 다시 리플래시 기록될 수 있다.
도 2a, 2b 및 2c의 DCAM 셀(200a, 200b, 200c)의 데이터 저장 디바이스(예를 들면, 캐패시터 SB0 및 SB1)로 데이터를 기록하는 것은, 워드 라인(WL) 상에 하이 전압을 표명하고 각각의 기록 인에이블 라인(예를 들면, DCAM(200a)의 BL0 및 BL1, DCAM(200b)의 WSL0 및 WSL1, DCAM(200c)의 WBL0 및 WBL1)상의 데이터 워드의 비트들을 나타내는 논리 전압을 표명함으로써 (예를 들면, 200a의 RWL이 로우인 동안) 수행된다. 데이터 비트 라인 상에 표명된 전압에 의해 표현되는 데이터는 DCAM 셀(예를 들면, 200a,200b,200c)의 각각의 데이터 저장 캐패시터(예를 들면, SB0 및 SB1)를 충전(또는 그 데이터에 따라서 방전)시킨다. 워드 라인(WL)이 로우를 실어오면, 기록 인에이블 라인은 다른 목적(도 2b의 200b에서처럼 CAM 검색동안 피비교수의 비트를 표명하기 위한 목적, 또는 도 2a의 DCAM 셀(200a)에서 상기 설명된 바와 같이 비파괴 판독을 수행하기 위한 목적, 또는 관련 기술의 DCAM 셀에서와 같이 파괴 판독을 수행하기 위한 목적)을 위해 사용될 수 있다. 본 발명의 실시예들에 따라 제조된 특정 DCAM 어레이의 어레이 사용이 너무 커서 그러한 파괴 전하 이동형 판독을 지원하지 못한다면, 기록 인에이블 라인(예를 들면, DCAM(200a)의 BL0 및 BL1, DCAM(200b)의 WSL0 및 WSL1, DCAM(200c)의 WBL0 및 WBL1)이 관련 기술의 종래의 방법에 따라 저장된 메모리의 파괴 판독을 수행하기 위해 대안적으로 사용될 수 있다.
본 발명의 DCAM 셀의 특성은 리플래시 기록이 이후 판독된 CAM 검색(313)이 수행되기 전에, 그 동안(316) 또는 그 후에(336) 시작되고, 그러므로, 이후 판독된 CAM 검색(313)을 지연시키지 않는다는 것이다. 그러므로, 본 발명의 실시예는 "숨은" 리플래시 판독에 더하여 "숨은" 리플래시 기록을 제공한다. 그러므로, 본 발명의 DCAM 셀은 "숨은 리플래시"를 제공하기 위한 것으로 언급될 수 있다.
본 발명의 CAM 어레이의 각각의 전체 워드(예를 들면, 엔트리) 상에서 시간에 따라 통상 수행되는 DCAM의 메모리 리플래시 사이클은 리플래시 기록 동작(예를 들면, CAM 검색동안 수행됨)이 뒤따르는 리플래시 판독 동작(예를 들면, 정합 라인 프리차지 주기(318)내에서 수행됨)을 포함하며, 이들은 모두 동일한 CAM 검색 사이클내에서 모두 수행될 수 있다. 패스 트랜지스터(예를 들면, T2-T7 또는 T3-T6)를 통해 수행되는 판독 동작이 비파괴성이기 때문에(즉, 저장 캐패시터(SB0 및 SB1)에 의해 각각 저장된 전하를 바꾸지 않기 때문에), 판독 동작은 저장 캐패시터로부터 판독된 데이터의 즉각적인 재기록을 필요로 하지 않는다. 따라서, CAM 검색 동작(예를 들면, 313) 또는 심지어 다수의(N이 양의 정수일 때, N개의) CAM 검색 동작은, 그러한 비파괴 판독 동작(예를 들면, 318 또는 328)이 CAM 엔트리 상에서 수행된 시간과 리플래시 기록 동작(예를 들면, 336)이 동일한 CAM 엔트리 상에서 수행되는 이후의 시간 사이에서 수행될 수 있다. 다른 방식으로 진술하면, 본 발명의 DCAM의 리플래시 사이클은 하나의 종래의 DCAM 리플래시 사이클내에서 완료될 필요가 없으며, 대신에 다수의 N개의 CAM 검색 사이클의 경계를 따라 연장되는 주기 동안 시작되거나 완료될 수 있다.
이러한 유연성은 DCAM 셀의 다른 동작과 간섭하지 않는 주기 동안 리플래시 사이클을 시작하고 완료시키기 위한 기회를 포함하여, 다양한 기회들을 제공한다. 본 발명의 DCAM 셀의 유연성은 에러(예를 들면, 소프트-에러) 검출 분석(예를 들면, 저장된 패리티 비트를 사용함) 및 심지어 데이터를 재기록하기 전의 에러 검출 알고리즘을 수행하는 기능을 지원한다. 데이터 리플래시동안 CAM 검색 간섭(예를 들면, 지연)없이 에러 검출을 수행하는 기능은 그러한 에러를 방지하기 위해 제공될 수 있는 하드웨어 및/또는 디바이스 사이즈(예를 들면 더 큰 트랜치 캐패시터)의 감소를 허용하는 것과 같은, CAM 회로 밀도의 증가를 가능하게 할 것이다. 저장된 데이터 에러(예를 들면, 소프트-에러)가 본 발명의 DCAM 엔트리내에서 검출되면, 데이터가 교정되고 즉시 다시 기록되거나, 에러가 교정되고 올바른 데이터가 엔트리에 다시 기록될 때까지 CAM 검색이 보류될 수 있거나, 또는, 대안적으로, 신뢰성있는 CAM 검색 결과(에러있는 CAM 검색 결과를 생성하지 않는 그러한 데이터 또는 널-데이터를 엔트리에 기록하는 것 등)를 보장하기 위하여 다른 측정이 선택될 수 있다. 소프트 에러의 위험성은 에러 검출에 의해 감소될 수 있기 때문에, 본 발명의 DCAM 셀은 또한 저장 엘리먼트의 가격을 감소시키기 위해 명시(explicit)(예를 들면, 트랜치) 캐패시터보다 (예를 들면, 소오스 기판으로부터의) 기생 캐패시턴스를 사용할 수 있다. 트랜지스터(예를 들면, T0-T2 및 T1-T3)내에서 기생 캐패시턴스의 사용은 저장 엘리먼트(예를 들면, SB0 및 SB1)의 제조 프로세스의 전체적인 단순화를 허용하고, 그러므로, 비교적 저가의 SCAM 유사 프로세스의 사용을 용이하게 한다. 더 낮은 저장 캐패시턴스는 비교적 높은 리플래시 비율 및/또는 더 높은 에러 검출 샘플링 비율로 사용될 수 있다. 최적 기생 캐패시턴스(또는 총 유효 캐패시턴스)와 요구되는 리플래시 주기는 본 발명의 DCAM 을 형성하는 데에 사용되는 특정 제조 프로세스에 의존할 것이다. 회로 밀도 및 리플래시 주기의 상호관련된 요소의 균형을 맞추는 최적화 기술은 관련 기술분야에서 잘 알려져 있는 것이다.
랜덤 데이터(즉, 동일한 엔트리로부터 판독되지 않은 데이터)를 엔트리로 기록하는 것은 어떤 CAM 검색도 수행되지 않고 어떤 판독 동작도 수행되지 않을 때마다 수행될 수 있다. 랜덤 데이터를 각각의 저장 캐패시터(예를 들면, SB0)로 기록하는 것은 워드 라인(WL)에 의해 동작 제어되는 패스 스위치(예를 들면, 패스 트랜지스터 TO 및 T1)를 통해 각각의 기록 인에이블 라인(예를 들면, BL0 및 BL1) 상에 표명된 전압으로부터의 전하 이동에 의해 상기 설명된 방식으로 수행된다.
본 발명의 CAM 셀(예를 들면, 200a,200b,200c)을 포함하는 CAM 엔트리에 결합된 정합 라인은 엔트리의 모든 검색 라인을 로우로 유지함으로써 논리 하이 전압 레벨로 프리차지될 수 있으므로, 그의 모든 XNOR 회로(예를 들면, 202)의 모든 트랜지스터 스택(예를 들면, T2-T4 및 T3-T5)를 턴오프(즉, 비전도 상태)하고, 그 후에 정합 라인에 결합된 프리차지 트랜지스터(TPCHG)상에 논리 하이 전압을 표명하고, 그럼으로써 정합 라인을 공급 전압(예를 들면, 논리 하이 전압) 레벨로 전도성 접속한다.
도 2c는 도 2a의 본 발명의 DCAM 셀의 대안적인 실시예의 회로도이며, 분리된 비트 라인들이 판독 및 기록을 위해 제공되고 분리된 검색 라인들이 제공된다.
도 2b는 도 2a의 본 발명의 DCAM 셀의 대안적인 실시예의 회로도를 나타내며, 분리된 비트 라인들이 판독(예를 들면, RBL0 및 RBL1) 및 기록(예를 들면, WSL0 및 WSL1)을 위해 제공된다. 본 발명의 3진 DCAM 셀(200b)은 그의 각각의 메모리 저장 셀(예를 들면, 210b, 211b)에서 패스 트랜지스터(예를 들면, T2-T7,T3-T6)의 동작에 의해 및 비파괴 판독 비트 라인(예를 들면, RBL0, RBL1)을 통해 판독(예를 들면, 비파괴 리플래시 판독)이 수행되는 것을 가능하게 한다. 정합 라인에 결합된 XNOR 스택 트랜지스터(예를 들면, 각각 T4 및 T5)를 제어하는 모든 검색 라인(예를 들면, 각각 WSL0 및 WSL1)이 로우로 유지되어 있는 동안 패스 트랜지스터(예를 들면, 각각 T7 및 T6)에 결합된 판독 워드 라인(RWL)이 하이로 표명될 때 마다, 리플래시 판독 동작은 판독 인에이블 비트 라인(예를 들면, RWBL0, RWBL1)을 경유하여 전체 엔트리(예를 들면, 다수의 DCAM 셀(200b)를 포함함)의 콘텐트를 판독하기 위하여 수행될 수 있다. 대안적으로, CAM 검색 동작 동안 2개의 보조 검색 라인(예를 들면, WSL0 또는 WSL1) 중 하나가 로우이기 때문에 DCAM 셀(200b)내의 각각의 DCAM 셀에 저장된 2개의 각각의 비트들 중 하나(예를 들면 DCAM 셀(200b)의 CELL0에 저장된 비트)가 CAM 검색 동안 신뢰성있게 판독될 수 있다.
패스 트랜지스터(예를 들면, 워드 라인(WL)에 의해 제어되는 TO 및 T1)를 통해 및 DCAM의 검색 라인의 역할을 하는 분리된 기록 비트 라인(예를 들면, WSL0, WSL1)을 통해 숨은 리플래시 기록이 수행될 수 있다. 기록 비트 라인(예를 들면, WSL0, WSL1)이 DCAM의 검색 라인과 또한 같은 역할을 하기 때문에, 이 대안적인 실시예에서 CAM 검색이 수행되는 동안 리플래시 기록을 수행하는 것은 실행불가능하다.
도 2c는 도 2a 및 2b의 본 발명의 DCAM 셀의 대안적인 실시예의 회로도를 나타내며, 여기서 각각의 비트 라인은 판독(예를 들면, RBL0 및 RBL1) 및 기록(예를 들면, WBL0 및 WBL1)을 위해 제공되고, 검색 라인(SLC 및 SLT)은 비트 라인으로부터 분리된다. 도 2c의 본 발명의 3진 DCAM 셀(200c)은 도 2b의 DCAM 셀(200b)에 대해 설명된 것과 동일한 방식으로 비파괴 판독을 가능하게 한다.
숨은 리플래시 기록이 도 2b의 DCAM 셀(200b)에 대해 설명된 것과 동일한 방식으로 도 2c의 DCAM 셀(200c)에서 수행되지만, 기록 비트 라인(WBL0 및 WBL1)이 검색 라인(SLC 및 SLT)으로부터 분리되어 있기 때문에, 리플래시 기록이 CAM 검색이 진행하고 있는 동일한 시간에서(도 2a에 DCAM 셀(200a)에서와 같이) 도 2c의 DCAM 셀(200c)에서 수행될 수 있다.
본 발명의 DCAM 셀(예를 들면, 200a, 200b, 200c)은 도 2a, 2b 및 2c에 도시된 실시예들에 개시되고 도시된 바와 같이 NFETS(예를 들면, N-채널 MOSFET)만을 포함할 수 있다. PFET는 제어 신호 등이 이어서 보충되면 NFET(예를 들면, T0,T1,T2,T3,T4,T5,T6 또는 T7)로 대체될 수 있다. 대안적으로, 본 발명의 DCAM 셀의 모든 P 채널 실시예들도 또한 본 발명의 범위내에 있다.
도 4는 도 2a, 2b 또는 2c에 도시된 DCAM 셀을 포함하는 CAM 어레이를 포함하는 대표적인 디지탈 시스템을 나타낸다. 이 디지탈 시스템은 예를 들면 상기 개시된 본 발명의 DCAM 셀의 실시예들을 포함하는 CAM 어레이에 연동 결합된 디지탈 프로세서를 포함하는 컴퓨터 또는 네트워크 라우터일 것이다.
본 발명은 그의 예시적인 실시예와 관련하여 특정적으로 도시되고 설명되었지만, 관련 기술 분야의 당업자들은 본 발명의 이론과 범위에서 벗어나지 않은 범위내에서 형태와 세부 사항의 전술한 변경 및 다른 변경들이 행해질 수 있는 것으로 이해해야 한다. 본 발명의 실시예들은 반도체 기판 상에 집적화된 전기 회로로서 실행되거나, 또는 스위치(예를 들면, 트랜지스터 또는 전기 기기적 릴레이 또는 아날로그 광학 소자)와 같은 분리된 디바이스로 실행되는 전기 회로로서 또는 이러한 회로들의 결합물로서 실행될 수 있다. 그러므로, 하기의 청구항들은 본 발명의 그러한 대안적인 실시예들을 포함하는 것이다. 따라서, "패스 스위치"라는 용어는 본 발명의 예시적인 실시예들을 나타내는 첨부된 도면에 도시된 패스 트랜지스터에 의해 제공되는 구조 및 기능을 개시하는 하기의 청구항에서 사용되는 것이다.
상기 설명한 바와 같이, 본 발명에 따르면, 적은 개수의 트랜지스터를 포함하며, CAM 검색 사이클을 지연시키거나 간섭하지 않고 저장된 데이터의 "숨은(hidden)" 리플래시를 수행할 수 있으며 그럼으로써 SCAM과 유사한 성능을 갖는 개선된 다이내믹 콘텐트 어드레서블 메모리(Dynamic Content Addressable Memory; DCAM) 셀 토폴로지를 제공한다.
도 1은 종래 기술에 따른 파괴 판독 DCAM 셀의 블럭 회로도.
도 2a는 본 발명의 실시예들에 따른 검색가능한 저장된 데이터의 비파괴 판독과 "숨은(hidden)" 리플래시를 지원하는 DCAM 셀의 회로도.
도 2b는 도 2a에 도시된 본 발명의 DCAM 셀의 대안적인 실시예의 회로도로서, 분리된 비트 라인이 판독 및 기록을 위해 제공되는 회로도.
도 2c는 도 2a에 도시된 본 발명의 DCAM 셀의 대안적인 실시예의 회로도로서, 분리된 비트 라인이 판독 및 기록을 위해 제공되고 분리된 검색 라인이 제공되는 회로도.
도 3은 장치들, 데이터 및 제어 신호들사이의 타이밍 관계와, 도 2a에 도시된 본 발명의 DCAM 셀을 동작시키는 방법을 나타낸 타이밍도.
도 4는 도 2a, 2b 또는 2c에 도시된 DCAM 셀을 구비하는 CAM 어레이를 포함하는 대표적인 디지탈 시스템의 도면.
<도면의 주요 부분에 대한 부호의 설명>
T0,T1,TOR,T1R: 패스 트랜지스터 T2,T3: 제 1 패스 스위치
T4,T5: 제 2 패스 스위치 200a,200b,200c: 3진 DCAM
202: XNOR 비교 회로 210a,211a: 메모리 저장 셀
211c: DCAM 셀

Claims (20)

  1. CAM 셀을 포함하는 콘텐트 어드레서블 메모리(Content Addressable Memory;CAM) 어레이에 있어서,
    상기 CAM 셀은,
    제1 및 제2 패스 스위치의 스택 -상기 제1 패스 스위치가 노드에서 상기 제2 패스 스위치와 직렬로 연결됨- 을 포함하는 패스 게이트와,
    상기 제2 패스 스위치의 동작을 제어하는 데이터 저장디바이스와,
    상기 데이터 저장 디바이스의 논리 상태를 검출하기 위하여 상기 노드에 접속된 제 3 패스 스위치를 포함하며,
    상기 제1 패스 스위치는 검색 라인에 의해 동작 제어되며,
    상기 제3 패스 스위치는 제1 비트 라인에 결합되고 제1 워드 라인에 의해 동작 제어되는 CAM 어레이.
  2. 삭제
  3. 제 1 항에 있어서, 제1 비트 라인과 상기 데이터 저장 디바이스 사이에 접속되며, 제2 워드라인에 의해 동작 제어되는 제4 패스 스위치를 더 포함하는 CAM 어레이.
  4. 제 3 항에 있어서, 상기 데이터 저장 디바이스는 캐패시터인 CAM 어레이.
  5. 제 4 항에 있어서, 상기 제 1 비트 라인과 제 2 비트 라인은 하나의 라인인 CAM 어레이.
  6. 제 4 항에 있어서, 상기 검색 라인과 상기 제 2 비트 라인은 하나의 라인인 CAM 어레이.
  7. 제 3 항에 있어서, 각각의 제 1, 제 2, 제 3 및 제 4 패스 스위치는 전계 효과 트랜지스터(FET)인 CAM 어레이.
  8. 제 3 항에 있어서, 각각의 제 1, 제 2, 제 3 및 제 4 패스 스위치는 N-타입 디바이스인 CAM 어레이.
  9. 제 3 항에 있어서, 상기 패스 게이트는 정합 라인 패스 게이트의 일부이며 정합 라인과 그라운드 사이에 결합되는 CAM 어레이.
  10. 제 3 항에 있어서, 상기 데이터 저장 디바이스는 2진 비트를 저장하며, 상기 비트의 논리값은 상기 데이터 저장 디바이스내에 저장된 상기 비트를 파괴시키지 않고 상기 제 3 패스 스위치를 통해 판독함으로써 판단되는 CAM 어레이.
  11. 제 10 항에 있어서, 상기 데이터 저장 디바이스에 저장된 비트의 판독 후에 상기 동일한 데이터 저장 디바이스로의 후속 리플래시 기록이 완료되기 전에 CAM 검색이 수행되는 CAM 어레이.
  12. 제 10 항에 있어서, 상기 제 2 비트 라인은 CAM 검색 동작 동안 비트를 저장하도록 사용되는 CAM 어레이.
  13. 제 10 항에 있어서, 상기 비트는, 상기 CAM 검색 동작과 간섭하지 않고 CAM 검색 동작 동안 상기 제 4 패스 스위치를 통해 상기 데이터 저장 디바이스로 전달되는 CAM 어레이.
  14. 제 1 항에 있어서, 상기 제 1 비트 라인은 상기 제 2 패스 스위치의 상기 상태를 검출하기 위하여 사용되는 감지 증폭기(SA)에 결합되는 CAM 어레이.
  15. 제5항에 있어서,
    제 1 비트 라인과 제 2 비트 라인은 비트를 저장하기 위하여 사용되는 레지스터에 연동 결합되는 CAM 어레이.
  16. 다수의 저장 캐패시터내에 저장된 검색가능한 데이터의 워드를 갖는 CAM 엔트리를 갖는 CAM 어레이에서 다수의 CAM 검색을 수행하는 방법에 있어서,
    (a) 상기 워드의 비파괴 판단을 수행하는 단계와,
    (b) 상기 단계(a)의 수행 후에 CAM 검색을 수행하는 단계
    를 포함하는 CAM 검색 수행 방법.
  17. 제 16 항에 있어서,
    (c) 상기 워드를 상기 다수의 저장 캐패시터로 다시 기록하는 단계를 더 포함하며,
    상기 단계(b)는 상기 단계(c)가 완료되기 전에 수행되는 CAM 검색 수행 방법.
  18. 제 16 항에 있어서,
    (d) 상기 단계(a)에서 판단된 상기 워드 상에서 에러 검출 프로세스를 수행하는 단계를 더 포함하는 CAM 검색 수행 방법.
  19. 제 17 항에 있어서, (d) 상기 단계(a)에서 결정된 워드 상에 에러 검출 프로세스를 수행하는 단계를 더 포함하며, 상기 단계(d)는 단계(c) 이전에 완료되는 CAM 검색 수행 방법.
  20. 다수의 저장 캐패시터내에 저장된 검색가능한 데이터의 워드를 갖는 CAM 엔트리를 갖는 CAM 어레이에서 다수의 CAM 검색을 수행하는 방법에 있어서,
    (a) 상기 워드의 비파괴 결정을 수행하는 단계와,
    (b) 상기 단계(a)의 수행 전에 CAM 검색을 수행하는 단계
    를 포함하는 CAM 검색 수행 방법.
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