KR100258837B1 - 비휘발성의 내용별 어드레싱가능한 메모리 - Google Patents

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Abstract

2진 및 다중-값 비휘발성의 내용별 어드레싱가능한 메모리(NVCAM)은 비휘발성 저장 소자로서 강유전체 커패시터(634, 644, 714, 910, 918, 965, 976)을 사용한다. NVCAM의 동작은 직렬이나 병렬로 액세스된다. 병렬 액세스 구조의 2비트 NVCAM에서, 검색 동작은 강유전체 커패시터의 4-레벨 분극으로의 동시 액세스에 의해 수행된다. 검색 동작들의 전체 수가 감소된다.

Description

비휘발성의 내용별 어드레싱가능한 메모리
내용별 어드레싱가능한 메모리(CAM)은 참조 테이블로부터 인공 신경망에 이르기까지 여러 분야에 사용된다. CAM의 한 응용은 전자 스펠링 검사이다. 여기서, CAM 기반의 사전은 특정 스펠링을 갖는 단어를 찾기 위해 검색된다. 입력 단어와 동일한 스펠링을 갖는 최소한 한 단어가 있다면, 검색은 성공적인 것이다. CAM은 어드레스가 아니라 내용에 의해 데이타를 검색한다. 따라서, CAM은 특정의 어드레스에 있는 데이타를 검색하는 종래의 어드레스-기반의 랜덤 액세스 메모리(RAM)과는 구별된다. 전형적인 CAM은 데이타 비트의 저장과 이 저장된 비트를 인가된 기준 데이타와 비교하는 듀얼(dual) 기능을 수행하기 위해 코어 셀 어레이와 비교기를 포함한다. 많은 CAM들은 스터틱(static) 랜덤 액세스 메모리-기반의 CAM보다 고 밀도를 달성하기 위해 다이내믹(dynamic) 회로로 설계된다. 그러나, 다이내믹 CAM은 CAM이 검색되고 있지 않은 동안에도 그 내용을 주기적으로 리프레싱해야 할 뿐만 아니라 대기 전원(stand-by power supply)도 필요로 한다. 부동 게이트 금속 산화물 반도체(MOS) 소자를 사용한 NVCAM은 대기 전원의 필요성을 없앤다.(제목 "Functionally Separated, Multiple-Valued Content-addressable Memory and its Applications". IEEE Proc.-Circuits Devices Syst. Vol.142, No.3, pp.165-172, June 1995의 T.Hanyu 등에 의한 논문을 참조하라) 그러나, 이것은 실시간 프로그래밍을 지원하지 않아 CAM-기반의 응용에 제약이 따른다.
1988년 12월 7일 공개된 유럽 특허(EP 0 293 798 A2)에는 강유전체 커패시터를 사용한 비휘발성 메모리가 기술되어 있다. 1990년 3월 20일 S.S.Eaton, Jr등에게 허여된 미국 특허 제4,910,708호에는 쉐도우 램(shadow RAM)이 기술되어 있다. 1989년 2월 28일 K.Dimmeler 등에게 허여된 미국 특허 제4,809,225호에는 트랜스폴러라이저(transpolarizer)가 기술되어 있다. 1994년 3월 1일 A.Kamisawa에게 허여된 미국 특허 제5,291,436호에는 다중-값 상태를 갖는 강유전체 메모리 셀이 기술되어 있다.
이 공개에서, FCAM은 저장 소자로서 강유전체 커패시터를 사용한 내용별 어드레싱가능한 메모리를 의미하고 FRAM은 저장 소자로서 강유전체 커패시터를 사용한 랜덤 액세스 메모리를 의미한다.
발명의 공개
본 발명의 목적은 2진 NVCAM과 다중-값 NVCAM을 제공하는 것이다.
본 발명의 한 특징에 따르면, 워드 라인이 어써팅(명시)될 때 각각의 셀이 비트 라인과 구동 라인에 의해 데이타를 저장하기 위한 강유전체 커패시터를 포함하는 그러한 비트 라인, 구동 라인, 및 워드 라인에 접속된 j행×k열의 메모리 셀 어레이를 포함하는 2진 비휘발성 내용 어드레싱가능한 메모리(NVCAM)이 제공된다.
본 발명에 따르면, 저장 소자로서 강유전체 커패시터가 사용되기 때문에, NVCAM이 제공된다. NVCAM은 대기 전원도 CAM의 주기적 리프레싱도 필요없기 때문에 종래의 다이내믹 CAM에 비해 명백한 이점을 가진다.
본 발명의 한 특징에 따르면, j, k, 및 m이 정수일 때, j행×k열의 메모리 셀 어레이와 셀 내에 저장된 데이타를 기준 데이타에 비교하기 위한 데이타 감지 수단을 포함하는데, 각각의 열의 셀들은 m개의 비트 라인에 접속되고, 각각의 셀은 m개의 스위칭 수단과 m개의 강유전체 커패시터를 포함하며, 하나의 스위칭 수단과 각각의 강유전체 커패시터는 각각의 비트 라인과 구동 라인 사이에 직렬로 접속되며, 스위칭 수단은 각각의 워드 라인 상의 신호에 의해 스위칭(assert)된다.
예를 들어, 데이타 감지 수단은 비교 결과를 얻기 위한 데이타 획득 수단을 포함하며, j개의 데이타 비교 수단을 더 포함한다. 각각의 데이타 비교 수단은 각각의 열의 셀들과 데이타 획득 수단에 접속되며, 각각의 데이타 비교 수단은 비교 결과를 데이타 획득 수단에 제공하기 위해 각각의 열 내의 셀들에 저장된 데이타를 기준 데이타와 비교한다.
본 발명의 또 다른 특징에 따르면, j, k, 및 m이 정수일 때, j행×k열 메모리 셀 메모리 셀 어레이와 셀 내에 저장된 데이타를 기준 데이타와 비교하기 위한 데이타 감지 수단을 포함하는 다중-값 NVCAM이 제공된다. 여기서, 각각의 열의 셀들은 하나의 비트 라인, m개의 구동 라인, 및 m개의 워드 라인에 접속되며, 각각의 셀은 m개의 전계 효과 트랜지스터와 m개의 강유전체 커패시터를 포함하며, 하나의 FET와 각각의 강유전체 커패시터는 비트 라인과 각각의 구동 라인 사이에서 직렬로 접속되며, FET는 각각의 워드 라인 상의 신호에 의해 온 및 오프되며, 하나의 셀의 m개의 강유전체 커패시터들의 커패시턴스들은 서로 다르다.
본 발명에 따르면, 각각의 셀은 데이타 저장 소자로서 k 개의 강유전체 커패시터를 포함하며, k-비트 NVCAM이 제공된다. k가 2인 경우에, 2-비트 NVCAM(즉, 4값-NVCAM)이 제공된다. NVCAM의 동작은 직렬이나 병렬로 액세스된다. 병렬 액세스 구조의 2-비트 NVCAM에서, 검색 동작은 강유전체 커패시터의 4-레벨 분극에 동시에 액세싱함으로써 수행된다. 2비트 데이타는 통합된(unified) 셀에 저장되어 동시에 회수될 수 있기 때문에, 정합 동작의 속도/비트가 증가한다.
본 발명은 비휘발성의 내용별 어드레싱가능한 메모리(NVCAM)에 관한 것으로, 특히, 2진 NVCAM과 다중-값 NVCAM에 관한 것이다.
도 1은 종래의 CAM의 블럭도.
도 2는 종래의 2진 다이내믹 CAM 셀의 회로도.
도 3A는 강유전체 커패시터를 도시한 도면.
도 3B는 강유전체 커패시터의 특성 곡선도.
도 4는 1T-1F 2진 FRAM 셀의 회로도.
도 5는 본 발명의 실시예에 따른 비휘발성 CAM의 블럭도.
도 6은 본 발명의 또 다른 실시예에 따른 상보형 2T-1F 2진 FCAM의 회로도.
도 7은 2T-1F 2진 FCAM 셀의 회로도.
도 8A는 종래의 다중-값 CAM 셀의 블럭도.
도 8B는 종래의 다중-값 CAM 셀의 회로도.
도 9는 2-비트 2진 FRAM 셀의 회로도.
도 10A는 본 발명의 또 다른 실시예에 따른 병렬 액세스 구조의 다중-값 FCAM의 회로도.
도 10B는 도 10A에 도시된 다중-값 FCAM의 동작을 동작을 도시하는 타이밍 챠트.
도 11A는 본 발명의 또 다른 특징에 따른 직렬 액세스 구조의 다중-값 FCAM의 회로도.
도 11B는 도 11A에 도시된 다중-값 FCAM의 동작을 도시하는 타이밍 챠트.
1. 내용별 어드레싱가능한 메모리(CAM)
도 1은 종래의 CAM을 도시한다.(제목 "Architectures for Large-Capacity CAMs", INTEGRATION: the VLSI Journal, Vol.18, pp.151-1711, 1995의 K.J. Schultz등에 의한 논문을 참조한다) CAM은 4행×4열 코어 셀 어레이를 포함한다. 각각의 행의 4개의 코어 셀(110)은 각각의 워드 라인(WL0, WL1, WL2, 또는 WL3)와 각각의 정합 라인(ML0, ML1, ML2, 또는 ML3)에 접속된다. 4개의 정합 라인이 인코더(112)에 접속된다. 각각의 열의 4개의 코어 셀(110)은 한 쌍의 비트 라인들 BL0, BLN0; BL1, BLN1; BL2, BLN2; 또는 BL3, BLN3에 접속된다. 차분 데이타에 대한 비트 라인들은 CAM의 내용의 로딩과 검색 기준 워드를 위한 입력 데이타 D를 수신하는 기준 워드 저장 및 비트 라인 구동기(114)에 접속된다. 어레이의 코아 셀에 저장된 데이타는 비트 라인 상에 기준 데이타를 인가함으로써 검색된다. 정합 라인들은 자신들이 접속된 어떠한 부정합된 비트에 의해 풀 다운된다. 기준 데이타가 저장된 데이타와 정확히 정합하는 행에서, 정합 라인은 하이에 머문다. 인코더(112)는 다중 정합의 경우 단일 행을 선택하며 선택된 행의 2진 어드레스와 함께 히트 신호(hit signal)를 제공한다. 다음으로, 이 행은 후속 읽기/쓰기에 대해 액세스될 수 있다. 히트 신호는 정합이 발견되었는지를 가리키는 2진 신호이다.
도 2는 제목 "A Ternary Content Addressable Search Engine" IEEE Journal of Solid-State Circuit, Vol.24, No.4 August 1989, pp.1003-1013의 J.P. Wade등에 허여된 논문을 참조하라) CAM 셀에 저장될 차분 2진 데이타는 비트 라인 BL과 BLN에 제공된다. 액세스 트랜지스터 MW0MW1은 워드 라인 WL상의 기입 신호에 의해 턴온된다. 차분 2진 데이타는 각각 온 트랜지스터 MW0와 MW1을 통해 2개의 트랜지스터 MS0와 MS1의 게이트 상에 저장된다. 만일 워드 라인 WL이 디스에이블되면, 정합 라인 WL의 디지털 상태는 저장된 데이타와 기준 데이타의 배타 NOR 게이트에 의해 결정될 것이다. 따라서, 부정합은 정합 라인 ML을 트랜지스터 MD를 통해 접지 레벨까지 강하시키는 반면, 정합은 정합 라인 ML을 프리챠징(precharge)된 하이 레벨로 그대로 둘 것이다. 기판 누설로 인해, 저장된 데이타는 정기적으로 리프레싱되어야 하고, 따라서, CAM은 휘발성이다.
복수의 셀이 워드를 이루기 위해 공통 정합 라인을 갖는 행 내에 레이아웃될 수 있다. 워드-직렬(비트 병렬) 아키텍쳐에서, 워드는 순차적으로 액세싱되어, 기준 워드와 비교된다. 정합이 있다면, 프리챠징된 하이 정합 라인이 하이에 머문다. 그렇지 않다면, 로우로 강하할 것이다. 이러한 방법에서 전(full) 검색 동작은 메모리 내의 전체 워드 수인 w 싸이클을 요구할 것이다. 마찬가지로, 워드의 셀들은 각각의 워드의 끝에서 정합 레지스터를 갖는 열 내에 레이아웃될 수 있다. 비트-직렬(워드-병렬) 아키텍쳐에서, 검색 동작은 먼저 각각의 워드의 최상위 비트와 기준 워드의 최상위 비트의 동시 비교부터 시작한다. 각각의 워드의 나머지 비트들과 기준 워드의 대응하는 비트들의 비교를 계속한다. 각각의 동시 비교 후에, 정합 레지스터는 갱신되어 가장 최근의 정합 정보를 유지한다. 이러한 방법에서의 전 검색 동작은 n이 워드당 비트 수일 때 n싸이클을 필요로 한다. n은 대개 w보다 훨씬 작기 때문에, 비트-직렬 아키텍쳐는 워드-직렬 아키텍쳐보다 훨씬 빨리 검색을 완료하는 이점을 가진다.
2. 강유전체 커패시터
강유전체 커패시터는 유전체를 강유전체 재료로 대체함으로써 일반적인 커패시터와는 물리적으로 구별된다. 이 재료의 중요한 2개의 특성은 유전률(permitivity)와 쌍안정성(bistability)이다. 강유전체 커패시터의 높은 유전률은 일반 커패시터보다 훨씬 좁은 면적에 집적될 수 있게 해 준다. 예를 들어, 전형적인 강유전체 커패시터인 PZT의 유전률은 전형적인 ASIC 프로세스에서 사용되는 실리콘 이산화물보다 최소한 한 차수(one order of magnitude) 더 크다. 그 결과, 집적 메모리 셀에 사용될 수 있는 강유전체 커패시터의 크기는 예를 들어, 2㎛×2㎛ 정도의 소오스 또는 드레인 접촉 크기를 가질 것이다. 또한, 강유전체 커패시터는 액세스 트랜지스터의 상부에 직접 제조될 수 있다. 따라서, 메모리 셀의 크기는 액세스 트랜지스터의 크기에 의해 제약 받는다.
강유전체 커패시터는 전기 분극의 형태로 1비트의 데이타를 저장할 수 있다.(유럽 특허 출원 제 0 293 798 A2호를 참조한다) 커패시턴스 CFE를 갖는 강유전체 커패시터의 심볼이 도 3A에 도시되어 있으며, 전압 VCC가 강유전체 커패시터의 양단에 유도된다. 도 3B는 강유전체 커패시터의 히스테리시스 루프 특성을 도시한다. 강유전체 커패시터 양단의 전압 V가 0일 때, 강유전체 커패시터는 네거티브 분극 상태(디지털 상태 "1"에 대응)나 포지티브 분극 상태(디지털 상태 "0"에 대응) 중 어느 하나에 머문다. 강유전체 커패시터의 상태가 "1"이라 가정할 때, 포지티브 펄스는 "0" 상태로 만드는 반면, 네거티브 펄스는 영향을 미치지 않을 것이다. 마찬가지로, 네거티브 펄스는 초기 상태가 "0"인 강유전체 커패시터의 상태를 플립(flip)할 것이다.
강유전체 커패시터는 2진 데이타를 저장하고 리프레싱과 대기 전원없이 데이타를 유지하는데 사용될 수 있다. 또한, 강유전체 커패시터로의 데이타 기입은 다른 기술과는 대조적으로 데이타 판독과 동일한 양의 시간을 필요로 한다. 실시예의 구조는 강유전체 커패시터의 상기 특성을 살려 실시간 프로그래밍을 지원하는 비휘발성 2진 CAM을 구현한다. 또한, 2비트의 데이타가 통합된 셀 내에 결합되어 동시에 액세스될 수 있으며 4-레벨 분극을 생성한다. 이러한 기술을 사용하여, 비트당 더 높은 속도와 2진 FCAM의 이점을 결합하는 새로운 다중-값 FCAM이 제안된다.
3. 강유전체 CAM 셀
도 4는 강유전체 커패시터가 메모리 셀의 코어를 구성하는 CAM 셀을 도시한다. 도 4에 도시된 FCAM 셀은 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터, 즉 "1T-1F 메모리 셀"이 사용되는 싱글 엔디드(single-ended) 2진 메모리 셀이다. 1T-1F 메모리 셀은 유럽 특허(EP 0 293 798 A2)에 공개되어 있다. 도 4에서, 강유전체 커패시터(410)의 한 전극은 구동 라인(DL, 410)에 접속되고, 강유전체 커패시터의 다른 전극은 소오스가 비트 라인(BL, 416)에 접속된 NMOS 트랜지스터(414)의 드레인에 접속된다. 트랜지스터(414)의 게이트는 워드 라인(WL, 418)에 접속된다.
셀은 워드 라인(418)을 통해 활성화되어 비트 라인(416)과 구동 라인(412)를 통해 기입 또는 판독된다. 셀에 2진수 "0"을 기입하는데 있어서, 포지티브 전압(일반적으로 전 전원 Vdd)가 비트 라인(416)에 인가되는 반면에 구동 라인(412)는 접지되어, 워드 라인(418)이 어써팅된다. 저장된 데이타를 판독하는 것은 비트 라인(416)을 프리챠징하고, 워드 라인(418)을 어써팅하며, 구동 라인(412)에 펄스를 가하고, 감지 증폭기로 비트 라인(416) 상에 나타나는 전압을 감지하는 것으로 구성된다. 판독 절차는 파괴적이기 때문에, 감지된 데이타는 메모리 셀 내에 다시 씌어져야 한다. 이것은 데이타가 감지 증폭기 내에서 래치된 후에 구동 라인(412)를 주변 회로(도시되지 않음)에 의해 접지 레벨로 되돌려 놓음으로써 자동으로 수행된다.
4. 강유전체 CAM(FCAM)
(i) 1T-1F CAM
도 5는 본 발명의 한 실시예에 따른 2진 CAM을 도시한다. 도 5에서, FCAM은 강유전체 메모리 셀 어레이(510), 어드레스 카운터(512), 디코더/구동기(514) 및 비교기(516)을 포함한다. 어드레스 카운터(512)는 기준 워드와 비교되어야 하는 워드의 어드레스를 제공한다. 어드레스는 부정합이 발생하는 때는 언제나 인크리멘트(또는 디크리멘트)된다. 부정합이 발생할 때, 어드레스 카운터는 정지되고 그 내용은 후속의 판독 및 기입을 위해 사용된다. 다이어그램은 강유전체 메모리 셀 어레이를 적절히 배향시킴으로써 워드-직렬 및 비트-직렬 동작을 도시한다.
(ii) 2T-2F CAM
도 6은 본 발명의 또 다른 실시예에 따른 상보형 2진 FCAM을 도시한다. FCAM은 j행×k열 강유전체 셀 어레이를 포함한다. 각각의 셀은 강유전체 커패시터와 PMOS 및 NMOS 트랜지스터를 포함한다. 상보형 FCAM 셀을 도 4에 도시된 FRAM 셀과 비교함에 있어서, PMOS 트랜지스터가 첨가되고, FRAM의 워드 라인 WL과 비트 라인 BL이 각각 데이타 라인 DATA와 정합 라인 ML로 대체된다.
동일한 열 내의 모든 PMOS 트랜지스터는 P-정합 라인에 접속되고, 모든 NMOS 트랜지스터는 N-정합 라인에 접속된다. 또한 행마다 2개의 모조 셀이 있으며, 이것은 2개의 모조 정합 라인 DMLp와 DMLn에 접속된다. 2진 데이타는 FRAM으로의 기입과 유사한 방식으로 FCAM 셀에 기입된다. 저장된 데이타와 기준 데이타간의 비교는 우선 모조 정합 라인 DMLn과 DMLp에 접속된 모조 셀들에 "1"을 기입하고 다음으로 "0"을 기입한 다음 정합 라인을 프리챠징하고, 데이타 라인 DATA를 기준 데이타의 논리 값으로 만든 다음, 구동 라인 DL에 펄스를 가하고, 감지 증폭기를 인에이블링함으로써 이루어진다.
하나의 행은 P 및 N형 모조 셀 610P와 610N및 k개의 2진 FCAM 셀들을 포함한다. 도 6에서, 단지 하나의 행과 2개의 열들이 도시되어 있다. 한 행의 모조 셀 610P와 610N및 2진 FCAM 셀 6121및 6122는 각각의 데이타 라인(DATA)(614)와 각각의 구동 라인(DL, 616)에 접속된다. 모조 셀 610P는 구동 라인(616)과 액세스 PMOS 트랜지스터(620) 사이에 접속된 강유전체 커패시터(618)을 포함한다. 트랜지스터(620)의 게이트 및 드레인은 데이타 라인(614)와 모조 정합 라인(DMLP, 622)에 각각 접속된다. 마찬가지로, 다른 모조 셀(610N)은 구동 라인(616)과 NMOS 트랜지스터(626)의 드레인 사이에 접속된 강유전체 커패시터(624)를 포함한다. 트랜지스터(626)의 게이트 및 소오스는 각각 데이타 라인(614)와 또 다른 모조 정합 라인(DMLn, 628)에 접속된다. 제1 열의 FCAM 셀(6121)은 PMOS 트랜지스터(630), NMOS 트랜지스터(632), 및 강유전체 커패시터(634)를 포함한다. 강유전체 커패시터(634)의 한 전극은 구동 라인(616)에 접속된다. 강유전체 커패시터(634)의 또 다른 전극은 트랜지스터(630)의 소오스와 트랜지스터(632)의 드레인에 접속된다. 트랜지스터(630)의 게이트 및 드레인은 각각 데이타 라인(614)와 정합 라인(MLp1)에 접속된다. 트랜지스터(632)의 게이트 및 소오스는 각각 데이타 라인(614)와 정합 라인(MLn1)에 접속된다. 마찬가지로, 제2 열의 FCAM 셀(6122)는 PMOS와 NMOS 트랜지스터(640 및 642), 그리고 강유전체 커패시터(644)를 포함한다. 강유전체 커패시터(644)의 한 전극은 구동 라인(616)에 접속된다. 강유전체 커패시터(644)의 또 다른 전극은 트랜지스터(640)의 소오스와 트랜지스터(642)의 드레인에 접속된다. 트랜지스터(640 및 642)의 게이트들은 데이타 라인(614)에 접속된다. 트랜지스터(640)의 드레인과 트랜지스터(642)의 소오스는 각각 정합 라인(646과 648)에 접속된다. 2개의 감지 증폭기들은 각각의 정합 라인을 통해 한 열의 셀들에 접속된다. 제1 열의 정합 라인(636 및 638)은 각각의 2개의 감지 증폭기(650 및 652)의 비-반전 입력 단자에 접속된다. 마찬가지로, 제2 열의 정합 라인(646 및 648)은 각각의 2개의 감지 증폭기(654 및 656)의 비-반전 입력 단자에 접속된다. 모조 정합 라인(622)는 감지 증폭기(650 및 654)의 반전 입력 단자에 접속된다. 모조 정합 라인(628)은 감지 증폭기(652 및 656)의 반전 입력 단자에 접속된다.
어레이의 제1 행(최상위 행)은 데이타의 최상위 비트에 대응하고, 마지막 행(j번째 행)은 데이타의 최하위 비트에 대응한다. 각각의 워드는 최상위 비트가 최상위 행에 저장되고 나머지 비트들이 그 다음 행들에 연속적으로 저장되는 방식으로 한 열의 셀들에 저장된다. 비트-직렬 검색 동작은 저장된 워드들의 최상위 비트들(제1 행들)과 기준 워드의 최상위 비트를 비교하는 것으로부터 시작한다. 만일, 기준 워드의 최상위 비트가 특정의 저장된 워드보다 크거나 작다면, 기준 워드는 특정의 저장된 워드보다 각각 크거나 작다고 최종적으로 결론을 내릴 수 있다. 그러나, 기준 워드의 최상위 비트가 같은 최상위 비트를 갖는 기준 워드에 대해서는, 기준 워드의 최상위 비트의 다음번 비트와 저장된 워드의 최상위 비트의 다음번 비트간에 비교가 이루어질 때까지 최종 결론이 연기된다. 이러한 절차는 최하위 비트들이 비교되는 마지막 싸이클때까지 계속된다. 이 시점에서 각각의 워드와 기준 워드간의 관계가 알려진다. 최종 결론을 유도하는 주변 회로는 도 6에 도시되어 있지 않다.
정합 라인 MLn과 MLp에 대한 프리챠징 레벨은 각각의 모조 정합 라인 DMLn과 DMLp의 프리챠칭 레벨과는 다르다. 정합 라인 MLn과 MLp는 각각 (Vdd/2+ΔV)와 (Vdd/2-ΔV)이다. 계단 전압이 구동 라인 DL에 인가되어 감지 증폭기들이 래치될 때까지 유지되는 계단 감지 방법에서, ΔV는 다음과 같이 선택된다.
ΔV=(ΔV1-ΔV0)/2
여기서, ΔV0와 ΔV1은 저장된 데이타가 각각 "0"과 "1"일 때 정합 라인 상의 전압 증분이다. 계단 감지 방법은 master's thesis by S.W. Wood, "Ferroelectric Memory Design" University of Toronto, 1992, pp.65-67.에 기술되어 있다.
만일 기준 데이타가 "1"이면, 정합 라인 MLn상의 전압은 저장된 데이타에 따라 ΔV1또는 ΔV0인 반면, 정합 라인 MLp는 변하지 않는다. 감지 증폭기를 인에이블링하자마자, 정합 라인 MLn은 저장된 데이타 "1"에 대해서는 "1"로 래치되고, 저장된 데이타 "0"에 대해서는 "0"으로 래치될 것이다. 반면에 정합 라인 MLp는 "0"으로 래치될 것이다. 이들 결과들이 기준 데이타가 "0"인 경우의 유사한 결과와 함께 표 I에 요약되어 있다. 표 I의 마지막 열은 정합 라인 MLp와 MLn의 논리 레벨을 앎으로써 결정이 어떻게 내려지는지를 보여준다.
기준 데이타 결론 저장된 데이타 (MLp1, MLn1)
0 0 (0,1) Ref.Data = Sto.Data
0 1 (1,1) Ref.Data 〈 Sto.Data
1 0 (0,0) Ref.Data 〉 Sto.Data
1 1 (0,1) Ref.Data = Sto.Data
정합 라인(MLn과 MLp)의 최종 논리 값의 배타 OR 게이트(도시되지 않음)는 등호를 제공하고, AND 게이트는 Less-Than(LT) 검색 결과를 제공하고, NOR 게이트는 Greater-Than(GT) 검색 결과를 제공한다. LT와 GT 검색은 어떤 응용에서는 유용하다.(제목 "A Collision Detection Processor for Intelligent Vehicles", IEICE Trans. Electron, Vol.E76-C, No.12, pp.1804-1811, Dec.1993의 M.Hariyama et al.의 논문을 참조한다.) n-비트 워드에 대한 GT 검색은 n 순차 스텝을 이용한 비트-직렬 접근으로 달성될 수 있다.
도 6에 도시된 FCAM은 종래의 2진 CAM 셀에 대해 몇 개의 이점이 있다. 우선, 강유전체 커패시터가 전압 인가없이 저장된 데이타를 유지할 수 있기 때문에, 비휘발성이며, 둘째, 셀로의 기입과 관련된 검색 모두에 대해 하나의 전원을 사용한다. 세번째, 강유전체 커패시터는 일반적으로 2개의 액세스 트랜지스터들의 상부에 장착되기 때문에, 셀의 점유 면적이 종래의 다이내믹 셀보다 작다.
도 6에 도시된 FCAM에서, 행당 셀 개수가 어떤 한계치를 넘어서 구동 라인 DL 상의 기생 커패시턴스를 증가시킨다면, 한 행 내의 데이타 비교는 다른 행 내의 저장된 데이타에 영향을 미칠 수 있다. 이것은 각각의 셀 내의 2개의 액세스 트랜지스터들 중 하나가 항상 턴온되어 대응하는 강유전체 커패시터를 정합 라인에 접속시키기 때문이다. 강유전체 커패시터는 구동 라인 DL 상의 기생 커패시턴스와 직렬접속되어, 구동 라인 DL 커패시터가 충분히 크다면 강유전체 커패터에 우호적으로 정합 라인 상의 전압을 분할하는 커패시터 분배기(divider)를 제공한다.
도 7에서, 2진 FCAM 셀은 2개의 NMOS 트랜지스터(710 및 712)와 강유전체 커패시터(714)를 포함한다. 강유전체 커패시터(714)는 구동 라인(716)과 각각의 2개의 정합 라인(ML1, ML2)에 접속된 소오스들을 갖는 트랜지스터(710 및 712)의 드레인 사이에 접속된다. 트랜지스터(712 및 710)의 게이트들은 각각 서로 다른 데이타 라인(DATA1 및 DATA2)에 접속된다. 도 7에 도시된 셀을 도 6에 도시된 셀과 비교하는데 있어서, PMOS 트랜지스터는 NMOS 트랜지스터로 대체되고, 2개의 액세스 트랜지스터는 라인(722 및 724) 상의 서로 다른 데이타에 의해 제어된다. 도 6에 도시된 PMOS 트랜지스터들을 사용하는 모조 셀들은 NMOS 트랜지스터들을 사용하는 모조 셀들로 대체되고 데이타 라인(724)에 의해 제어된다. 도 7에 도시된 회로에 대한 주변 회로는 도 6에 도시된 것과 동일하기 때문에, 도시되지 않았다. 셀 어레이의 특정 행이 액세스될 때, 다른 모든 행의 데이타 라인(722 및 724)는 "로우"로 셋팅될 수 있어, 액세스되지 않은 강유전체 커패시터들을 정합 라인(718 및 720)으로부터 분리시킨다. 이 셀은 NMOS 트랜지스터들만 사용함으로 인해 면적상의 이점도 가진다. 비교 결과가 표II에 요약되어 있다. 데이타 라인(722 및 724) 상의 데이타는 다를 수 있다.
기준 데이타 결론 저장된 데이타 (ML1, ML2)
0 (0,1) Ref.Data = Sto.Data
1 (1,1) Ref.Data 〈 Sto.Data
10 (0,0) Ref.Data 〉 Sto.Data
11 (0,1) Ref.Data = Sto.Data
5. 다중-값 CAM 셀
커패시터들을 사용한 다중비트 CAM 6셀이 공지되어 있다. 예를 들어, 제목 "Functionally Separated, Multiple-Valued Content-addressable Memory and its Applications", IEEE Proc.-Circuits Devices Syst.", Vol.142, No.3, pp.165-172, June 1995의 T.Hanyu et al.에 의한 논문에는 다중-값 데이타 검색이 이루어지는 다중-값 CAM(MVCAM) 셀이 기술되어 있다. 각각의 검색은 2개의 논리 값 변환과 임계치 처리로 구성된다. 논문에는 도 8a에 도시된 바와 같이 하나의 디지트에 대한 2T-1C 다중-값 CAM 셀이 기술되어 있다. 트랜지스터는 임계치 처리를 수행하는데 사용된다. 도 8B는 2T-1C 다중-값 CAM 셀의 회로를 도시한다. 커패시터 C는 다중-값 데이타를 저장하고 저장된 데이타와 다중-값 단일-디지트 입력 데이타를 합(sum-up)하는데 사용된다. NMOS 트랜지스터 Mt는 만일 합이 임계치보다 크다면 정합 라인 ML을 풀-다운하고 만일 합이 임계치보다 같거나 작다면 바꾸지 않음으로써 임계치 처리를 수행한다.
커패시터는 비휘발성의 MVCAM을 제공하기 위해 강유전체 커패시터에 의해 대체된다. 그러나, 현재의 강유전체 재료와 기술이 다중 레벨 분극을 지원하지 않기 때문에 저장 소자로서의 단일의 강유전체 커패시터는 몇 가지 어려운 점이 있다. 그러나, 각각의 셀 내에 하나 이상의 강유전체 커패시터를 사용함으로써 다중 비트 정보를 저장하는 것이 가능하다.
도 9는 2비트 정볼을 저장하기 위해 2개의 강유전체 커패시터가 사용되는 셀의 한 예를 도시한다. 도 9에서, 강유전체 커패시터(910)은 구동 라인(DL, 912)와 소오스가 비트 라인(BL1, 916)에 접속된 NMOS 트랜지스터(914)의 드레인 사이에 접속된다. 비트 라인(916) 상의 2진 데이타("0"과 "1")은 각각 0볼트와 Vdd/2(예를 들어 2.5볼트)에 대응한다. 마찬가지로, 강유전체 커패시터(918)은 구동 라인(912)와 소오스가 비트 라인(BL2, 922)에 접속된 NMOS 트랜지스터(920)의 드레인 사이에 접속된다. 비트 라인(922) 상의 2진 데이타("0"과 "1")은 각각 0볼트 및 Vdd(예를 들어 5.0볼트)에 대응한다. 강유전체 커패시터(910 및 918)의 커패시턴스는 각각 CFE1과 CFE2이다. 하나의 강유전체 커패시터(918)의 면적은 다른 강유전체 커패시터(910)의 면적의 2배이다. 커패시턴스 CFE1은 커패시턴스 CFE2보다 작다. 트랜지스터(914 및 920)의 게이트들은 워드 라인(WL, 924)에 접속된다. 셀에서, 만일 워드 라인(924)와 구동 라인(912)가 어써팅되고 비트 라인(916 및 922)가 스위치(도시되지 않음)에 의해 함께 단락되면 4개의 전압 레벨이 구별될 수 있다. 강유전체 커패시터(910 및 918) 모두가 디지털 상태 "0"을 가지고 있을 때 가장 낮은 전압 레벨이 공유된 비트 라인 상에서 감지될 수 있다. 강유전체 커패시터(910 및 918) 모두가 디지털 상태 "1"을 가지고 있을 때 가장 높은 전압 레벨이 공유된 비트 라인 상에서 감지될 수 있다. 두번째로 가장 낮은 전압은 강유전체 커패시터(910)상의 "1"과 강유전체 커패시터(918)상의 "0"에 대응한다. 두번째로 가장 높은 전압은 강유전체 커패시터(910)상의 "0"과 강유전체 커패시터(918)상의 "1"에 대응한다.
6. 다중-값 CAM
(i) 병렬 액세스-구조 다중-값 FCAM
도 10A는 j행×k열 셀 어레이를 포함하는 MVCAM의 일부를 도시한다. 도 10A에서, 각각의 셀(926)은 도 9에 도시된 셀과 동일한다. 트랜지스터(914 및 920)의 게이트들은 각각의 행의 워드 라인(928)에 접속된다. 강유전체 커패시터(910 및 918)은 각각의 행의 구동 라인(930)에 접속된다. 트랜지스터(914 및 920)의 소오스들은 각각의 열의 비트 라인쌍(BL1, 932) 및 (BL2, 934)에 접속된다. 한 열의 비트 라인들(932 및 934)는 서로 다른 비트 라이들이 아니며 서로 다른 전압의 데이타 "1"을 가진다. MVCAM은 감지 증폭기, 데이타 레지스터 및 정합 레지스터를 갖는 데이타 획득 회로(936)을 포함한다. 또한, MVCAM은 각각의 열 내에 데이타 저장 커패시터와 감지 트랜지스터들을 갖는 데이타 비교 회로를 포함한다. 비트 라인(932 및 934)는 소오스들이 각각 데이타 획득 회로(936)에 접속된 NMOS 트랜지스터(938 및 940)의 드레인에 각각 접속된다. 트랜지스터(938 및 940)의 게이트들은 감지 라인(SE, 942)에 접속된다. 비트 라인(932 및 934)는 소오스들이 NMOS 트랜지스터(948)의 게이트에 접속된 NMOS 트랜지스터(944 및 946)의 드레인에 접속된다. 트랜지스터(948)의 드레인은 정합 라인(ML)을 통해 데이타 획득 회로(936)에 접속된다. 트랜지스터(944 및 946)의 게이트들은 제어 라인(CNTL, 950)에 접속된다. 데이타 라인(DATA, 952)는 커패시터(954)를 통해 트랜지스터(944 및 946)의 소오스에 접속된다. 4개의 전압 레벨을 갖는 비교 데이타 신호는 데이타 라인(952)에 의해 운반된다.
도 10A에 도시된 다중-값 FCAM을 사용하여, 비트-직렬 검색 동작이 2진 CAM에 필요한 싸이클의 반 싸이클 만에 완료된다. 다중-값 데이타는 다중비트 FRAM 셀 냉에 다중비트 데이타의 형태로 저장된다. 2비트 정보를 저장하기 위해 2-비트 FRAM 셀(unified cell)이 사용된다. 또한, 임계 동작 중에 감지된 데이타의 순간적인 저장을 허용하는 열당 2비트 레지스터가 있다. GT, Lt, 또는 equality 검색과 같은 임의의 관계형 검색 동작은 2개의 다중-값 임계 동작의 조합에 의해 수행될 수 있다.(제목 "Functionally Separated, Multiple-Valued Content-addressable Memory and its Applications", IEEEProc.-Circuit Devices Syst., Vol.142, No.3, pp. 165-172, June 1995인 T,Hanyu 등에 의한 논문을 참조한다)
도 10B는 도 10A에 도시된 회로 동작의 타이밍 챠트를 도시한다. 도 10A 및 도 10B를 참조하면, 임계 동작은 워드 라인(928) 및 구동 라인(930)에 펄스를 가함으로써 2비트 저장된 데이타의 동시 판독으로부터 시작한다. 판독 동작은 데이타 획득 회로(936)의 2비트 레지스터로의 순간적인 기입뿐만 아니라 앞서 언급한 바와 같이 되기입(write-back)을 포함한다. 그 결과, 강유전체(910)은 그 데이타를 비트 라인(932)에 보내면서 동시에, 강유전체 커패시터(918)은 그 데이타를 비트 라인(934)에 보낸다. 이것은 저장된 데이타에 따라 4개의 가능한 레벨 중 어떠한 하나를 취할 수 있는 비트 라인(932) 및 비트 라인(934) 상의 전압 증분을 유발할 것이다. 제어 신호(CNTL)을 펄싱(pulsing)함으로써, 다중 레벨 전압이 트랜지스터(948)의 게이트에 나타날 것이다. 다음으로 다중 레벨 기준 데이타(또는 변환된 버전) 커플링 커패시터(954)를 통해 트랜지스터(948)의 게이트에 첨가될 것이다. 이 합이 트랜지스터 임계치보다 큰지 또는 작은지에 따라 트랜지스터(948)을 턴온 또는 턴오프할 것이다. 임계 동작은 2비트 레지스터의 내용을 2비트 FRAM 셀에 되기입함으로써 완료된다. 또한, 회로는 2진 FRAM 셀로서 사용될 수도 있다.
(ii) 직렬-액세스 구조의 다중-값 FCAM
도 11A는 j행×k열 셀 어레이를 포함하는 또 다른 MVCAM의 일부를 도시한다. 각각의 셀은 2개의 강유전체 커패시터와 2개의 NMOS 트랜지스터를 포함한다. 셀(960)에서, NMOS 트랜지스터(962)의 드레인은 강유전체 커패시터(966)을 통해 제1 구동 라인(DL1, 964)에 접속된다. 트랜지스터(962)의 게이트 및 소오스는 제1 워드 라인(WL1, 968)과 비트 라인(BL, 970)에 각각 접속된다. 또 다른 NMOS 트랜지스터(972)의 드레인은 또 다른 강유전체 커패시터(976)를 통해 제2 구동 라인(DL2, 974)에 접속된다. 트랜지스터(972)의 게이트 및 소오스는 제2 워드 라인(WL2)와 비트 라인(970)에 각각 접속된다. MVCAM은 감지 증폭기, 데이타 레지스터들 및 정합 레지스터들을 갖는 데이타 획득 회로(980)을 포함한다. 또한, MVCAM은 각각의 열 내에 데이타 저장 커패시터와 감지 트랜지스터를 갖는 데이타 비교 회로를 포함한다. 비트 라인(970)은 소오스가 커패시터(988)을 통해 또 다른 NMOS 트랜지스터(984)의 드레인과 데이타 라인(DATA, 986)에 접속된 NMOS 트랜지스터(982)의 드레인에 접속된다. 데이타 라인(986)은 4개의 전압 레벨을 갖는 비교 데이타 신호를 운반한다. 트랜지스터(982)의 게이트는 제어 라인(CNTL, 990)에 접속된다. 트랜지스터(984)의 드레 및 소오스는 각각 정합 라인과 접지 단자를 통해 데이타 획득 회로(980)에 접속된다.
도 11B는 도 11A에 도시된 회로 동작의 타이밍 챠트를 도시한다. 도 11A 및 11B를 참조하면, 우선 1비트 데이타가 트랜지스터(962)를 어써팅하고 제1 구동 라인(964)를 구동함으로써 강유전체 커패시터(966) 내에 저장된다. 그 후, 또 다른 1비트 데이타가 트랜지스터(972)를 어써팅하고 제2 구동 라인(974)를 구동함으로써 강유전체 커패시터(976)에 저장된다. 그 결과, 2비트 데이타가 통합된 셀(960) 내에 저장된다.(즉, 데이타 래칭) 임계 동작은 워드 라인(968 및 970)과 구동 라인(964 및 974)에 펄스를 공급함으로써 2비트 저장된 데이타의 동시 판독으로부터 시작한다. 판독 동작은 데이타 획득 회로(980)의 2비트 레지스터로의 자동 되기입과 순간 기입을 포함한다. 그 결과, 강유전체 커패시터(966 및 976)은 그들의 데이타를 비트 라인(970)에 보낸다. 저장된 데이타에 따라 4개의 가능한 레벨 중 어느 하나를 취할 것이다. 제어 신호 CNTL을 펄싱함으로써, 다중 레벨 전압이 트랜지스터(984)의 게이트 상에 나타날 것이다. 다음으로, 다중 레벨 기준 데이타가 커플링 커패시터(988)을 통해 트랜지스터(984)의 게이트에 첨가될 것이다. 이 합은 합이 트랜지스터 임계치보다 큰지 또는 작은지에 따라 트랜지스터(984)를 턴온 또는 턴오프 할 것이다. 임계 동작은 2비트 레지스터의 내용을 2비트 FRAM 셀(도시되지 않음)에 되기입함으로써 완료된다.
비록 본 발명의 특정 실시예가 상세히 기술되었지만, 많은 변형, 수정, 및 개조가 청구 범위에 정의된 본 발명의 영역으로부터 벗어나지 않고 만들어질 수 있음을 알 수 있을 것이다.
본 발명은 리프레싱 없이 2진 데이타 또는 다중비트 데이타를 저장할 수 있는 메모리에 응용가능하다. 메모리 칩은 고밀도 또는 과부하일 수 있다.

Claims (33)

  1. 2진 비휘발성의 내용별 어드레싱가능한 메모리에 있어서,
    비트 라인, 워드 라인, 및 구동 라인에 접속된 j행×k열 메모리 셀 어레이
    를 포함하며,
    각각의 셀은 상기 워드 라인이 어써팅(asserting)될 때 상기 비트 라인과 상기 구동 라인에 의해 데이타를 저장하기 위한 강유전체(ferroelectric) 커패시터를 포함하며, 여기서, j와 k는 정수인 것
    을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  2. 제1항에 있어서, 상기 데이타 액세스는 워드-직렬 기반이어서 상기 워드의 데이타는 각각의 행의 셀들 내에 저장되는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  3. 제1항에 있어서, 상기 데이타 액세스는 비트-직렬 기반이어서 상기 데이타의 비트들은 각각의 열의 셀들 내에 저장되는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  4. 제1항에 있어서, 상기 셀은 전계 효과 트랜지스터(FET)를 포함하며, 상기 FET의 게이트는 상기 워드 라인에 접속되고, 상기 FET의 다른 2개의 전극은 상기 비트 라인과 상기 강유전체 커패시터의 한 전극에 각각 접속되며, 상기 강유전체 커패시터의 다른 전극은 구동 신호가 입력되는 구동 라인에 접속되는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  5. 제4항에 있어서, 상기 FET는 금속 산화물 반도체(MOS) 트랜지스터인 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  6. 제1항에 있어서, 상기 셀은 2개의 FET를 포함하고, 상기 FET의 게이트들은 상기 워드 라인에 직렬로 접속되며, 상기 FET의 다른 2개의 전극들은 한 쌍의 서로 다른 비트 라인들 사이에 접속되고, 상기 2개의 FET들의 접합은 상기 강유전체 커패시터의 한 전극에 접속되며, 상기 강유전체 커패시터의 다른 전극은 구동 신호가 입력되는 구동 라인에 접속되는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  7. 제6항에 있어서, 상기 2개의 FET들은 PMOS 및 NMOS 트랜지스터이고, 상기 셀 어레이는 행당 한 쌍의 N-형 및 P-형 모조 셀들을 포함하며, P-형 모조 셀은 PMOS 트랜지스터와 강유전체 커패시터를 포함하며, N-형 모조 셀은 NMOS 트랜지스터와 강유전체 커패시터를 포함하는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  8. 제7항에 있어서, 한 셀의 상기 PMOS 및 NMOS 트랜지스터들은 하나의 신호에 의해 교대로 턴온 및 턴오프되는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  9. 제6항에 있어서, 상기 2개의 FET들은 NMOS 트랜지스터들이고, 상기 셀 어레이는 행당 한 쌍의 N-형 모조 셀들을 포함하며, 각각의 모조 셀은 NMOS 트랜지스터와 강유전체 커패시터를 포함하는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  10. 제8항에 있어서, 한 셀의 상기 2개의 NMOS 트랜지스터들은 제1 및 제2 신호에 의해 턴온 및 턴오프되는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  11. 제10항에 있어서, 상기 제1 및 제2 신호는 차분(differential) 신호인 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  12. 제7 또는 제9항에 있어서, 상기 셀들 내에 저장된 데이타를 기준 데이타와 비교하기 위한 비교 수단을 더 포함하는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  13. 제12항에 있어서, 상기 비교 수단은 k 쌍의 제1 및 제2 데이타 비교 수단을 포함하며, 각각의 쌍은 각각의 열의 셀들에 접속되고, 상기 셀 내에 저장된 데이타는 상기 각각의 쌍의 상기 제1 및 제2 데이타 감지 수단에 의해서 상기 MOS 트랜지스터들 중 하나의 MOS 트랜지스터 또는 다른 MOS 트랜지스터를 통해 상기 기준 데이타에 비교되는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  14. 제13항에 있어서, 상기 데이타 감지 수단은 상기 저장된 데이타가 상기 기준 데이타보다 큰지를 판별하는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  15. 제13항에 있어서, 상기 데이타 감지 수단은 상기 저장된 데이타가 상기 기준 데이타보다 작은지를 판별하는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  16. 제13항에 있어서, 상기 데이타 감지 수단은 상기 저장된 데이타가 상기 기준 데이타와 같은지를 판별하는 것을 특징으로 하는 2진 비휘발성의 내용별 어드레싱가능한 메모리.
  17. 다중-값 NVCAM에 있어서,
    j행×k열 메모리 셀 어레이; 및
    상기 셀들 내에 저장된 데이타를 기준 데이타이 비교하기 위한 데이타 감지 수단
    을 포함하며,
    각각의 열의 셀들은 m개의 비트 라인들에 접속되며, 각각의 셀은 m개의 스위칭 수단과 m개의 강유전체 커패시터를 포함하고, j, k, 및 m은 정수이며, 하나의 스위칭 수단과 각각의 강유전체 커패시터는 상기 각각의 비트 라인과 구동 라인 사이에서 직렬로 접속되며, 상기 스위칭 수단은 각각의 워드 라인 상의 신호에 의해 어써팅되는 것을 특징으로 하는 다중-값 NVCAM.
  18. 제17항에 있어서, 상기 데이타 감지 수단은 비교 결과를 얻기 위한 데이타 획득 수단을 포함하는 것을 포함하는 것을 특징으로 하는 다중-값 NVCAM.
  19. 제18항에 있어서, 상기 데이타 감지 수단은 j개의 데이타 비교 수단을 더 포함하며, 각각의 데이타 비교 수단은 각각의 열의 셀들과 상기 데이타 획득 수단에 접속되며, 각각의 데이타 획득 수단은 상기 각각의 열의 셀들 내에 저장된 데이타를 상기 기준 데이타와 비교하여 비교 결과를 상기 데이타 획득 수단에 제공하는 것을 특징으로 하는 다중-값 NVCAM.
  20. 제17항에 있어서, 하나의 셀 내의 상기 강유전체 커패시터들의 각각은 서로 다른 커패시턴스를 가지는 것을 특징으로 하는 다중-값 NVCAM.
  21. 제20항에 있어서, 강유전체 커패시터들의 각각은 서로 다른 크기의 면적을 가지는 것을 특징으로 하는 다중-값 NVCAM.
  22. 제17항에 있어서, m은 2이고, 각각의 열 내의 비트 라인들은 제1 및 제2 비트 라인이며, 상기 셀은 제1 및 제2 강유전체 커패시터들을 포함하고, 상기 NVCAM은 4-값 데이타를 저장하고, 상기 제1 강유전체 커패시터의 커패시터 면적 크기는 상기 제2 강유전체 커패시터의 커패시터 면적 크기와 다른 것을 특징으로 하는 다중-값 NVCAM.
  23. 제22항에 있어서, 각각의 셀은 제1 및 제2 스위칭 수단과 제1 및 제2 강유전체 커패시터를 포함하고, 상기 제1 스위칭 수단과 상기 제1 강유전체 커패시터는 상기 제1 비트 라인과 구동 라인 사이에서 직렬로 접속되며, 상기 제2 스위칭 수단과 상기 제2 강유전체 커패시터는 상기 제2 비트 라인과 구동 라인 사이에서 직렬로 접속되고, 상기 제1 및 제2 스위칭 수단은 상기 각각의 워드 라인에 의해 어써팅되는 것을 특징으로 하는 다중-값 NVCAM.
  24. 제22항에 있어서, 상기 데이타 비교 수단은
    상기 각각의 열의 상기 제1 및 제2 비트 라인들 사이에서 직렬로 접속되며 제어 라인에 의해 어써팅되는 j쌍의 제3 및 제4 스위칭 수단;
    상기 각각의 열의 제3 및 제4 스위칭 수단의 접합부와 기준 데이타를 수신하기 위한 데이타 라인 사이에 있는 j개의 데이타 저장 수단;
    상기 각각의 열의 제3 및 제4 스위칭 수단의 접합부와 상기 데이타 획득 수단에 접속된 j개의 정합 수단; 및
    각각의 비트 라인들과 상기 데이타 획득 수단 사이에 접속되며 감지 라인에 의해 어써팅되는 j쌍의 제5 및 제6 스위칭 수단
    을 포함하는 것을 특징으로 하는 다중-값 NVCAM.
  25. 제23항에 있어서, 상기 데이타 저장 수단은 커패시터를 포함하는 것을 특징으로 하는 다중-값 NVCAM.
  26. 제23항에 있어서, 상기 정합 수단은 제7 스위칭 수단을 포함하는 것을 특징으로 하는 다중-값 NVCAM.
  27. 제23항에 있어서, 상기 제1 내지 제7 스위칭 수단들은 NMOS 트랜지스터인 것을 특징으로 하는 다중-값 NVCAM.
  28. 제17항에 있어서, 하나의 셀의 상기 m개의 강유전체 커패시터들은 상기 각각의 비트 라인 상의 "1" 데이타의 서로 다른 전압에 의해 충전되는 것을 특징으로 하는 다중-값 NVCAM.
  29. 다중-값 NVCAM에 있어서,
    j행×k열의 메모리 셀 어레이; 및
    상기 셀들 내에 저장된 데이타를 기준 데이타와 비교하기 위한 데이타 감지 수단
    을 포함하며,
    각각의 열의 셀들은 하나의 비트 라인, m개의 구동 라인, 및 m개의 워드 라인에 접속되고, 각각의 셀은 m개의 FET와 m개의 강유전체 커패시터를 포함하며, 하나의 FET와 각각의 강유전체 커패시터는 상기 비트 라인과 상기 각각의 구동 라인 사이에 직렬로 접속되고, 상기 FET는 상기 각각의 워드 라인 상의 신호에 의해 턴온 및 턴오프되고, j, k, 및 m은 정수이며, 하나의 셀의 m개의 강유전체 커패시터들의 커패시턴스는 서로 다른 것
    을 특징으로 하는 다중-값 NVCAM.
  30. 제29항에 있어서, 상기 데이타 감지 수단은 비교 결과를 얻기 위한 데이타 획득 수단을 포함하는 것을 특징으로 하는 다중-값 NVCAM.
  31. 제30항에 있어서, 상기 데이타 감지 수단은 j개의 데이타 비교 수단을 더 포함하며, 각각의 데이타 비교 수단은 상기 각각의 열의 셀들과 상기 데이타 획득 수단에 접속되며, 각각의 데이타 비교 수단은 상기 각각의 열의 셀들 내에 저장된 데이타를 상기 기준 데이타에 비교하여 상기 데이타 획득 수단에 비교 결과를 제공하는 것을 특징으로 하는 다중-값 NVCAM.
  32. 제29항에 있어서, 하나의 셀의 상기 강유전체 커패시터들은 상기 비트 라인 상의 "1" 데이타의 서로 다른 전압에 의해 충전되는 것을 특징으로 하는 다중-값 NVCAM.
  33. 제29항에 있어서, m은 2이며, NVCAM은 4-값 데이타를 저장하는 것을 특징으로 하는 다중-값 NVCAM.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000057781A (ja) 1998-08-10 2000-02-25 Univ Kyoto Ｅｘｃｌｕｓｉｖｅ−ＯＲ型機能メモリ及びその読出し方法
US6044005A (en) * 1999-02-03 2000-03-28 Sibercore Technologies Incorporated Content addressable memory storage device
CA2266062C (en) * 1999-03-31 2004-03-30 Peter Gillingham Dynamic content addressable memory cell
US6191973B1 (en) * 1999-09-27 2001-02-20 Motorola Inc. Mram cam
JP3662163B2 (ja) * 2000-03-06 2005-06-22 シャープ株式会社 強誘電体メモリ及びその駆動方法
US6639818B1 (en) 2000-03-16 2003-10-28 Silicon Storage Technology, Inc. Differential non-volatile content addressable memory cell and array
US6370052B1 (en) * 2000-07-19 2002-04-09 Monolithic System Technology, Inc. Method and structure of ternary CAM cell in logic process
US6404667B1 (en) * 2000-09-11 2002-06-11 Samsung Electronics Co., Ltd. 2T-1C ferroelectric random access memory and operation method thereof
US6339540B1 (en) 2000-12-05 2002-01-15 Tower Semiconductor Ltd. Content-addressable memory for virtual ground flash architectures
US6483732B2 (en) 2000-12-13 2002-11-19 Koninklijke Philips Electronics N.V. Relational content addressable memory
US6385070B1 (en) * 2001-03-13 2002-05-07 Tality, L.P. Content Addressable Memory array, cell, and method using 5-transistor compare circuit and avoiding crowbar current
JP2003078037A (ja) * 2001-09-04 2003-03-14 Nec Corp 半導体メモリ装置
EP1471643B1 (en) * 2002-01-28 2006-08-09 Rohm Co., Ltd. Logical operation circuit and logical operation method
CN1291552C (zh) * 2002-01-28 2006-12-20 罗姆股份有限公司 逻辑运算电路、逻辑运算装置及逻辑运算方法
US6751110B2 (en) * 2002-03-08 2004-06-15 Micron Technology, Inc. Static content addressable memory cell
JP2003272386A (ja) 2002-03-20 2003-09-26 Mitsubishi Electric Corp Ｔｃａｍセル、ｔｃａｍセルアレイ、アドレス検索メモリおよびネットワークアドレス検索装置
US6836419B2 (en) * 2002-08-23 2004-12-28 Micron Technology, Inc. Split word line ternary CAM architecture
EP1424635B1 (en) * 2002-11-28 2008-10-29 STMicroelectronics S.r.l. Non volatile memory device architecture, for instance a flash kind, having a serial communication interface
US7079408B2 (en) * 2003-08-19 2006-07-18 Texas Instruments Incorporated Circuit and method for reducing fatigue in ferroelectric memories
US7050316B1 (en) 2004-03-09 2006-05-23 Silicon Storage Technology, Inc. Differential non-volatile content addressable memory cell and array using phase changing resistor storage elements
US7196921B2 (en) * 2004-07-19 2007-03-27 Silicon Storage Technology, Inc. High-speed and low-power differential non-volatile content addressable memory cell and array
JP4367281B2 (ja) * 2004-08-03 2009-11-18 ソニー株式会社 演算回路
US7499303B2 (en) * 2004-09-24 2009-03-03 Integrated Device Technology, Inc. Binary and ternary non-volatile CAM
JP2007080311A (ja) * 2005-09-12 2007-03-29 Sony Corp 記憶装置及び半導体装置
US8085567B2 (en) * 2006-02-23 2011-12-27 Cooke Laurence H Iterative serial content addressable memory
US7369422B2 (en) * 2006-02-23 2008-05-06 Laurence Hager Cooke Serial content addressable memory
US7471537B1 (en) 2006-06-23 2008-12-30 Integrated Device Technology, Ltd. Content addressable memories (CAM) having low power dynamic match line sensing circuits therein
US8400802B2 (en) * 2009-11-04 2013-03-19 University-Industry Cooperation Group Of Kyunghee University Binary content addressable memory
US8259518B2 (en) * 2010-06-08 2012-09-04 Sichuan Kiloway Electronics Inc. Low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense MOSFET
US8760907B2 (en) * 2010-11-30 2014-06-24 Radiant Technologies, Inc. Analog memories utilizing ferroelectric capacitors
US9106223B2 (en) * 2013-05-20 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Signal processing device
US8964445B1 (en) * 2013-09-25 2015-02-24 Texas Instruments Incorporated Ferroelectric random access memory with isolated power supply during write and write-back cycles
US9219225B2 (en) 2013-10-31 2015-12-22 Micron Technology, Inc. Multi-bit ferroelectric memory device and methods of forming the same
US9502113B2 (en) 2015-01-14 2016-11-22 Flashsilicon Incorporated Configurable non-volatile content addressable memory
CN106205685B (zh) * 2015-05-06 2018-08-28 闪矽公司 可规划的非易失性内容可定址存储器及其操作方法
US10741585B2 (en) * 2018-06-29 2020-08-11 Sandisk Technologies Llc Content addressable memory using threshold-adjustable vertical transistors and methods of forming the same
KR20220149304A (ko) * 2021-04-30 2022-11-08 삼성전자주식회사 단순한 셀 구성을 갖는 불휘발성 연상기억장치 및 그 동작방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873664A (en) * 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
DE3887924T3 (de) * 1987-06-02 1999-08-12 Nat Semiconductor Corp Nichtflüchtige Speicheranordnung mit einem kapazitiven ferroelektrischen Speicherelement.
US4910708A (en) * 1987-07-02 1990-03-20 Ramtron Corporation Dram with programmable capacitance divider
US4809225A (en) * 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
JPH0346194A (ja) * 1989-07-14 1991-02-27 Mitsubishi Electric Corp 内容アドレスメモリセル
JP3169599B2 (ja) * 1990-08-03 2001-05-28 株式会社日立製作所 半導体装置、その駆動方法、その読み出し方法
JP2723386B2 (ja) * 1991-07-02 1998-03-09 シャープ株式会社 不揮発性ランダムアクセスメモリ
US5291436A (en) * 1991-07-25 1994-03-01 Rohm Co., Ltd. Ferroelectric memory with multiple-value storage states
US5455784A (en) * 1993-08-09 1995-10-03 Nec Corporation Associative memory device with small memory cells selectively storing data bits and don't care bits
JP3218844B2 (ja) * 1994-03-22 2001-10-15 松下電器産業株式会社 半導体メモリ装置
JP2590744B2 (ja) * 1994-07-28 1997-03-12 日本電気株式会社 不揮発性半導体記憶装置
US5640030A (en) * 1995-05-05 1997-06-17 International Business Machines Corporation Double dense ferroelectric capacitor cell memory
US5680344A (en) * 1995-09-11 1997-10-21 Micron Technology, Inc. Circuit and method of operating a ferrolectric memory in a DRAM mode

Also Published As

Publication number Publication date
CA2210643C (en) 2001-08-21
US5930161A (en) 1999-07-27
CA2210643A1 (en) 1997-06-12
JPH10503317A (ja) 1998-03-24
US5808929A (en) 1998-09-15
EP0809848A1 (en) 1997-12-03
KR19980701963A (ko) 1998-06-25
JP3251297B2 (ja) 2002-01-28
WO1997021223A1 (en) 1997-06-12

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