JP2002151479A - アッシング方法 - Google Patents
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- G03F7/26—Processing photosensitive materials; Apparatus therefor
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-
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Abstract
(57)【要約】
【課題】 製造コストの増大を招くことなく、低誘電率
膜の誘電率の上昇を効率的に抑制することができるアッ
シング方法を提供することを目的とする。 【解決手段】 絶縁膜を介して形成されたレジストマス
クを有する基板をアッシング装置のチャンバ内に保持
し、ＲＦ電力を印加してチャンバー内に導入した酸素原
子を含有するガスを活性化させるとともに、前記基板側
にＲＦ電力を印加して前記レジストマスクのアッシング
を行うアッシング方法。
膜の誘電率の上昇を効率的に抑制することができるアッ
シング方法を提供することを目的とする。 【解決手段】 絶縁膜を介して形成されたレジストマス
クを有する基板をアッシング装置のチャンバ内に保持
し、ＲＦ電力を印加してチャンバー内に導入した酸素原
子を含有するガスを活性化させるとともに、前記基板側
にＲＦ電力を印加して前記レジストマスクのアッシング
を行うアッシング方法。
Description
【０００１】
【発明の属する技術分野】本発明はアッシング方法に関
するものであり、より詳しくは、層間絶縁膜として低誘
電率膜を介して形成されたレジストをアッシングする際
に層間絶縁膜の膜質の変化を低減することができるアッ
シング方法に関するものである。
するものであり、より詳しくは、層間絶縁膜として低誘
電率膜を介して形成されたレジストをアッシングする際
に層間絶縁膜の膜質の変化を低減することができるアッ
シング方法に関するものである。
【０００２】
【従来の技術】近年の半導体装置の微細化にしたがい、
半導体装置における配線間容量が増大し、これに伴う信
号遅延が重要な問題となっている。
半導体装置における配線間容量が増大し、これに伴う信
号遅延が重要な問題となっている。
【０００３】配線間容量を低減する方法として、例え
ば、配線層間に使用する層間絶縁膜に低誘電率膜を採用
する方法がある。
ば、配線層間に使用する層間絶縁膜に低誘電率膜を採用
する方法がある。
【０００４】しかし、低誘電率膜は、アッシング等のプ
ラズマに曝されると膜質が変化しやすい。例えば、低誘
電率膜からなる層間絶縁膜上にホールエッチ等を行うた
めに形成されたレジストパターンをアッシング処理によ
り除去する場合、層間絶縁膜の誘電率を低減する源であ
る膜中のＳｉ−Ｈ結合やＳｉ−ＣＨ3結合が、アッシン
グ中に切断され、その部分にＳｉ−ＯＨ結合が生じる。
このような膜質の変化により、誘電率が上昇したり、ホ
ール抵抗が上昇し、さらには配線容量の増大、信号遅延
を招き、デバイスの性能が劣化する。
ラズマに曝されると膜質が変化しやすい。例えば、低誘
電率膜からなる層間絶縁膜上にホールエッチ等を行うた
めに形成されたレジストパターンをアッシング処理によ
り除去する場合、層間絶縁膜の誘電率を低減する源であ
る膜中のＳｉ−Ｈ結合やＳｉ−ＣＨ3結合が、アッシン
グ中に切断され、その部分にＳｉ−ＯＨ結合が生じる。
このような膜質の変化により、誘電率が上昇したり、ホ
ール抵抗が上昇し、さらには配線容量の増大、信号遅延
を招き、デバイスの性能が劣化する。
【０００５】そこで、層間絶縁膜において、アッシング
処理による誘電率の上昇を抑制する種々の方法がある。
処理による誘電率の上昇を抑制する種々の方法がある。
【０００６】例えば、特開２０００−７７４１０号公報
では、枚葉式アッシング装置において、低誘電率膜上に
形成されたレジストマスクをアッシングによって除去す
る場合に、アッシング中の圧力を適切な範囲に制御して
イオン主体のアッシング処置とする方法が提案されてい
る。
では、枚葉式アッシング装置において、低誘電率膜上に
形成されたレジストマスクをアッシングによって除去す
る場合に、アッシング中の圧力を適切な範囲に制御して
イオン主体のアッシング処置とする方法が提案されてい
る。
【０００７】また、特開平１１−８７３３２号公報に
は、Ｏ2アッシング処理中にＳｉ−Ｈ結合やＳｉ−ＣＨ3
結合が切断されても、引き続きＨ2プラズマ中に曝すこ
とによって、切断されたＳｉ−Ｈ結合を復活させる等の
方法が提案されている。
は、Ｏ2アッシング処理中にＳｉ−Ｈ結合やＳｉ−ＣＨ3
結合が切断されても、引き続きＨ2プラズマ中に曝すこ
とによって、切断されたＳｉ−Ｈ結合を復活させる等の
方法が提案されている。
【０００８】
【発明が解決しようとする課題】しかし、圧力制御主体
のアッシング処理方法では、イオン化エネルギー制御に
上限があるため、必要なイオン化エネルギーが圧力制御
では得られないことがあり、低誘電率膜の種類によって
は誘電率上昇の抑制が十分できないことがある。
のアッシング処理方法では、イオン化エネルギー制御に
上限があるため、必要なイオン化エネルギーが圧力制御
では得られないことがあり、低誘電率膜の種類によって
は誘電率上昇の抑制が十分できないことがある。
【０００９】また、Ｏ2アッシング処理後にＨ2プラズマ
中に曝す方法では、Ｈ2プラズマ中に曝す工程が追加さ
れるため、処理時間が延長され、製造コストの増大を招
くことになる。
中に曝す方法では、Ｈ2プラズマ中に曝す工程が追加さ
れるため、処理時間が延長され、製造コストの増大を招
くことになる。
【００１０】本発明は上記課題に鑑みなされたものであ
り、製造コストの増大を招くことなく、低誘電率膜の誘
電率の上昇を効率的に抑制することができるアッシング
方法を提供することを目的とする。
り、製造コストの増大を招くことなく、低誘電率膜の誘
電率の上昇を効率的に抑制することができるアッシング
方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明によれば、絶縁膜
を介して形成されたレジストマスクを有する基板をアッ
シング装置のチャンバ内に保持し、ＲＦ電力を印加して
チャンバー内に導入した酸素原子を含有するガスを活性
化させるとともに、前記基板側にもＲＦ電力を印加して
前記レジストマスクのアッシングを行うアッシング方法
が提供される。
を介して形成されたレジストマスクを有する基板をアッ
シング装置のチャンバ内に保持し、ＲＦ電力を印加して
チャンバー内に導入した酸素原子を含有するガスを活性
化させるとともに、前記基板側にもＲＦ電力を印加して
前記レジストマスクのアッシングを行うアッシング方法
が提供される。
【００１２】
【発明の実施の形態】本発明のアッシング方法は、基板
上に少なくとも絶縁膜を介して形成されたレジストマス
クを除去するために行われる方法である。
上に少なくとも絶縁膜を介して形成されたレジストマス
クを除去するために行われる方法である。
【００１３】本発明の方法で使用できる基板としては、
通常、半導体装置を製造するために使用されるすべての
基板があげられ、ガラス基板、プラスチック基板、半導
体基板、半導体ウェハ等が挙げられる。具体的には、元
素半導体（シリコン、ゲルマニウム等）基板、化合物半
導体（ＧａＡｓ、ＺｎＳｅ、シリコンゲルマニウム等）
基板等の種々の基板、ＳＯＩ、ＳＯＳ等の基板、元素半
導体ウェハ（シリコン等）、石英基板、プラスチック
（ポリエチレン、ポリスチレン、ポリイミド等）等が挙
げられる。なお、この基板上には、トランジスタ、キャ
パシタ、抵抗等の素子、これらを含む回路、層間絶縁
膜、配線層等が形成されていてもよい。
通常、半導体装置を製造するために使用されるすべての
基板があげられ、ガラス基板、プラスチック基板、半導
体基板、半導体ウェハ等が挙げられる。具体的には、元
素半導体（シリコン、ゲルマニウム等）基板、化合物半
導体（ＧａＡｓ、ＺｎＳｅ、シリコンゲルマニウム等）
基板等の種々の基板、ＳＯＩ、ＳＯＳ等の基板、元素半
導体ウェハ（シリコン等）、石英基板、プラスチック
（ポリエチレン、ポリスチレン、ポリイミド等）等が挙
げられる。なお、この基板上には、トランジスタ、キャ
パシタ、抵抗等の素子、これらを含む回路、層間絶縁
膜、配線層等が形成されていてもよい。
【００１４】基板上に形成される絶縁膜としては、通
常、層間絶縁膜として形成されるものが挙げられ、特に
低誘電率膜であることが好ましい。ここで低誘電率と
は、例えば、誘電率が３．５程度以下のものが挙げられ
る。具体的には、シリコン窒化膜又は、ＣＶＤ法で形成
するＳｉＯ2膜、ＳｉＯＦ系膜、ＳｉＯＣ系膜もしくは
ＣＦ系膜又は塗布で形成するＨＳＱ（hydrogen silsesq
uioxane）系膜（無機系）、ＭＳＱ（methyl silsesquio
xane）系膜、ＰＡＥ（polyarylene ether）系膜、ＢＣ
Ｂ系膜、ポーラス系膜もしくはＣＦ系膜又は多孔質膜等
が挙げられる。この絶縁膜の膜厚は特に限定されるもの
ではなく、例えば、４０００〜１００００Å程度が挙げ
られる。
常、層間絶縁膜として形成されるものが挙げられ、特に
低誘電率膜であることが好ましい。ここで低誘電率と
は、例えば、誘電率が３．５程度以下のものが挙げられ
る。具体的には、シリコン窒化膜又は、ＣＶＤ法で形成
するＳｉＯ2膜、ＳｉＯＦ系膜、ＳｉＯＣ系膜もしくは
ＣＦ系膜又は塗布で形成するＨＳＱ（hydrogen silsesq
uioxane）系膜（無機系）、ＭＳＱ（methyl silsesquio
xane）系膜、ＰＡＥ（polyarylene ether）系膜、ＢＣ
Ｂ系膜、ポーラス系膜もしくはＣＦ系膜又は多孔質膜等
が挙げられる。この絶縁膜の膜厚は特に限定されるもの
ではなく、例えば、４０００〜１００００Å程度が挙げ
られる。
【００１５】レジストマスクは、半導体プロセスの分野
で通常使用されているレジストによって形成されるもの
の全てが含まれ、例えば、電子線用又はＸ線用のネガ型
レジスト（環化シス−１，４−ポリイソプレン、ポリ桂
皮酸ビニル等）又はポジ型レジスト（ノボラック系）、
遠紫外線（deep−ＵＶ）レジスト（ポリメチルメタクリ
レート、ｔ−Ｂｏｃ系）、イオンビーム用レジスト等の
種々のレジストによるマスクが挙げられる。具体的に
は、アセタール系レジスト（ＴＤＵＲ−Ｐ０１５）、ア
ニリング（ＴＭＸ−１１９１Ｙ）、ハイブリッド系レジ
スト（ＳＰＲ５５０）等が挙げられる。レジストマスク
の膜厚は特に限定されるものではなく、例えば、７００
０〜９０００Å程度が挙げられる。
で通常使用されているレジストによって形成されるもの
の全てが含まれ、例えば、電子線用又はＸ線用のネガ型
レジスト（環化シス−１，４−ポリイソプレン、ポリ桂
皮酸ビニル等）又はポジ型レジスト（ノボラック系）、
遠紫外線（deep−ＵＶ）レジスト（ポリメチルメタクリ
レート、ｔ−Ｂｏｃ系）、イオンビーム用レジスト等の
種々のレジストによるマスクが挙げられる。具体的に
は、アセタール系レジスト（ＴＤＵＲ−Ｐ０１５）、ア
ニリング（ＴＭＸ−１１９１Ｙ）、ハイブリッド系レジ
スト（ＳＰＲ５５０）等が挙げられる。レジストマスク
の膜厚は特に限定されるものではなく、例えば、７００
０〜９０００Å程度が挙げられる。
【００１６】本発明に使用することができるアッシング
装置としては、一般に使用されているアッシング装置で
あれば、特に限定されるものではなく、導入したガスを
活性化、好ましくはプラズマ化するためにＲＦ電力を印
加することができるとともに、被エッチング基板側にＲ
Ｆ電力を印加することができるものであれば、円筒型、
平行平板型、ヘキソード型、有磁場ＲＩＥ型、有磁場マ
イクロ波型、マイクロ波型、ＥＣＲ型等の種々の形状、
原理のものが挙げられる。具体的には、図１に示すよう
に、少なくとも真空チャンバーと、真空チャンバー内の
下方に形成された下部電極と、真空チャンバー側でガス
を活性化するためのＲＦ電力を印加し得る電源と、基板
側にＲＦ電力を印加し得る電源とから構成されるアッシ
ング装置が挙げられる。なお、このような装置において
は、真空チャンバの外周に上部電極が形成されていても
よく、あるいはプラズマ生成用のコイル（電磁コイル
等）が配置していてもよく、真空チャンバー側でガスを
活性化するためのＲＦ電力を印加し得る電源は、真空チ
ャンバにのみ、あるいは真空チャンバと上部電極又はコ
イル等とに接続されていることが好ましい。また、下部
電極は、基板を保持する機構を備えていることが好まし
く、さらに、基板温度を制御するための機構を備えてい
ることが好ましい。基板側にＲＦ電力を印加し得る電源
は、下部電極に接続されていることが好ましい。
装置としては、一般に使用されているアッシング装置で
あれば、特に限定されるものではなく、導入したガスを
活性化、好ましくはプラズマ化するためにＲＦ電力を印
加することができるとともに、被エッチング基板側にＲ
Ｆ電力を印加することができるものであれば、円筒型、
平行平板型、ヘキソード型、有磁場ＲＩＥ型、有磁場マ
イクロ波型、マイクロ波型、ＥＣＲ型等の種々の形状、
原理のものが挙げられる。具体的には、図１に示すよう
に、少なくとも真空チャンバーと、真空チャンバー内の
下方に形成された下部電極と、真空チャンバー側でガス
を活性化するためのＲＦ電力を印加し得る電源と、基板
側にＲＦ電力を印加し得る電源とから構成されるアッシ
ング装置が挙げられる。なお、このような装置において
は、真空チャンバの外周に上部電極が形成されていても
よく、あるいはプラズマ生成用のコイル（電磁コイル
等）が配置していてもよく、真空チャンバー側でガスを
活性化するためのＲＦ電力を印加し得る電源は、真空チ
ャンバにのみ、あるいは真空チャンバと上部電極又はコ
イル等とに接続されていることが好ましい。また、下部
電極は、基板を保持する機構を備えていることが好まし
く、さらに、基板温度を制御するための機構を備えてい
ることが好ましい。基板側にＲＦ電力を印加し得る電源
は、下部電極に接続されていることが好ましい。
【００１７】本発明のアッシング方法は、通常、チャン
バ内に酸素原子を含有するガスを導入し、チャンバ等に
ＲＦ電力を印加してガスを活性化、例えばプラズマ化さ
せる。導入する酸素原子を有するガスとしては、基板上
に形成された絶縁膜（低誘電体膜）の膜質等に悪影響を
及ぼさない限り、ほぼ純粋な酸素ガス、オゾンガス、こ
れらの混合ガス、あるいはこれらのガスにＮ2ガス、Ｃ
Ｆ4ガス等のガスを添加した混合ガスであってもよい。
酸素原子を含有するガスは、例えば、５０〜５００ＳＣ
ＣＭ程度、１００〜２５０ＳＣＣＭ程度で導入すること
が適当である。
バ内に酸素原子を含有するガスを導入し、チャンバ等に
ＲＦ電力を印加してガスを活性化、例えばプラズマ化さ
せる。導入する酸素原子を有するガスとしては、基板上
に形成された絶縁膜（低誘電体膜）の膜質等に悪影響を
及ぼさない限り、ほぼ純粋な酸素ガス、オゾンガス、こ
れらの混合ガス、あるいはこれらのガスにＮ2ガス、Ｃ
Ｆ4ガス等のガスを添加した混合ガスであってもよい。
酸素原子を含有するガスは、例えば、５０〜５００ＳＣ
ＣＭ程度、１００〜２５０ＳＣＣＭ程度で導入すること
が適当である。
【００１８】チャンバ内に導入したガスを活性化するた
めに印加するＲＦ電力は、特に限定されるものではない
が、上述した導入ガスの種類、量、速度等を考慮する
と、１０００Ｗ程度以下、例えば、１００〜１０００Ｗ
程度の範囲が適当である。
めに印加するＲＦ電力は、特に限定されるものではない
が、上述した導入ガスの種類、量、速度等を考慮する
と、１０００Ｗ程度以下、例えば、１００〜１０００Ｗ
程度の範囲が適当である。
【００１９】また、基板側に印加するＲＦ電力は、好ま
しくは、基板を保持する下部電極を介して基板に印加さ
れるものであり、上述した導入ガスの種類、量、速度、
チャンバ内に導入したガスを活性化するために印加する
ＲＦ電力等を考慮すると、１５０Ｗ程度以上、２００Ｗ
程度以上、２５０Ｗ程度以上、２５０〜４５０Ｗ程度の
範囲が適当である。
しくは、基板を保持する下部電極を介して基板に印加さ
れるものであり、上述した導入ガスの種類、量、速度、
チャンバ内に導入したガスを活性化するために印加する
ＲＦ電力等を考慮すると、１５０Ｗ程度以上、２００Ｗ
程度以上、２５０Ｗ程度以上、２５０〜４５０Ｗ程度の
範囲が適当である。
【００２０】本発明においては、酸素原子を含有するガ
スを活性化するためのＲＦ電力（Ｗｓ）とウェハ側に印
加されるＲＦ電力（Ｗｂ）との比（Ｗｓ／Ｗｂ）を一定
以下に制御することが好ましく、例えば、５程度以下、
４程度以下、０．２２〜４程度の範囲であることが適当
である。別の観点から述べると、Ｗｓ／Ｗｂは、アッシ
ング前後の絶縁膜の誘電率の変化率が１０％程度以下、
８％程度以下、５％程度以下となるように設定すること
が好ましい。
スを活性化するためのＲＦ電力（Ｗｓ）とウェハ側に印
加されるＲＦ電力（Ｗｂ）との比（Ｗｓ／Ｗｂ）を一定
以下に制御することが好ましく、例えば、５程度以下、
４程度以下、０．２２〜４程度の範囲であることが適当
である。別の観点から述べると、Ｗｓ／Ｗｂは、アッシ
ング前後の絶縁膜の誘電率の変化率が１０％程度以下、
８％程度以下、５％程度以下となるように設定すること
が好ましい。
【００２１】本発明のアッシング方法におけるアッシン
グ処理時間は、上述の条件等に設定してレジストのアッ
シングをした場合に、レジストのアッシング残りがほと
んどなく、レジスト直下の絶縁膜のオーバーエッチング
を最小限にとどめるようにレジストがほぼ完全に除去さ
れる程度に設定することが好ましい。具体的には、１．
５〜５分間程度が挙げられる。
グ処理時間は、上述の条件等に設定してレジストのアッ
シングをした場合に、レジストのアッシング残りがほと
んどなく、レジスト直下の絶縁膜のオーバーエッチング
を最小限にとどめるようにレジストがほぼ完全に除去さ
れる程度に設定することが好ましい。具体的には、１．
５〜５分間程度が挙げられる。
【００２２】なお、本発明においては、上記のように基
板が下部電極によって保持されていることが好ましく、
アッシング中の下部電極の温度は、５０℃程度以下、３
５℃程度以下、２５℃程度以下、２０℃程度以下である
ことが好ましい。なお、基板温度は、例えば、基板を保
持する下部電極の温度を上記の温度に設定することによ
り、実質的に基板自体の温度をほぼ上記温度の近辺に設
定することができる。
板が下部電極によって保持されていることが好ましく、
アッシング中の下部電極の温度は、５０℃程度以下、３
５℃程度以下、２５℃程度以下、２０℃程度以下である
ことが好ましい。なお、基板温度は、例えば、基板を保
持する下部電極の温度を上記の温度に設定することによ
り、実質的に基板自体の温度をほぼ上記温度の近辺に設
定することができる。
【００２３】以下に、本発明のアッシング方法を図面に
基づいて説明する。
基づいて説明する。
【００２４】この実施の形態のアッシング方法では、図
１に示したアッシング装置を用いた。このアッシング装
置は、外周にプラズマ生成用コイル１が設けられた真空
チャンバー５と、真空チャンバー５内の下方に形成され
た下部電極３と、これらプラズマ生成用コイル１及び真
空チャンバー５に電圧を印加するための電源２と、下部
電極３に電圧を印加するための電源６と、下部電極３の
温度を制御するためのチラー７とから主として構成され
る。下部電極３上には被エッチングウェハ４が保持され
る。
１に示したアッシング装置を用いた。このアッシング装
置は、外周にプラズマ生成用コイル１が設けられた真空
チャンバー５と、真空チャンバー５内の下方に形成され
た下部電極３と、これらプラズマ生成用コイル１及び真
空チャンバー５に電圧を印加するための電源２と、下部
電極３に電圧を印加するための電源６と、下部電極３の
温度を制御するためのチラー７とから主として構成され
る。下部電極３上には被エッチングウェハ４が保持され
る。
【００２５】半導体ウェハ上に、低誘電率膜であるＭＳ
Ｑ系のＨＯＳＰ(Hydride Organo Siloxane Polymer、誘
電率：２．５〜２．７)膜を、膜厚４００〜１０００ｎ
ｍ程度で層間絶縁膜として塗布形成し、その上にレジス
ト（例えば、アセタール系レジスト）を７００〜９００
ｎｍ程度塗布した。レジストに所定形状の開口を形成
し、このレジストをマスクにして、層間絶縁膜に半導体
ウェハ表面に至るホールを形成した。得られた半導体ウ
ェハを上述のアッシング装置の下部電極３上に保持し、
ウェハ上のレジストのアッシングを行った。
Ｑ系のＨＯＳＰ(Hydride Organo Siloxane Polymer、誘
電率：２．５〜２．７)膜を、膜厚４００〜１０００ｎ
ｍ程度で層間絶縁膜として塗布形成し、その上にレジス
ト（例えば、アセタール系レジスト）を７００〜９００
ｎｍ程度塗布した。レジストに所定形状の開口を形成
し、このレジストをマスクにして、層間絶縁膜に半導体
ウェハ表面に至るホールを形成した。得られた半導体ウ
ェハを上述のアッシング装置の下部電極３上に保持し、
ウェハ上のレジストのアッシングを行った。
【００２６】アッシングは、下部電極（基板）の温度を
２０℃とし、ＲＩＥモード、酸素ガスを２００ＳＣＣＭ
で導入し、圧力２００ｍＴ程度とし、電源２のプラズマ
生成用ＲＦパワーを１０００Ｗ、電源６のウエハへのイ
オン引き込みエネルギーを制御するＲＦパワーを２００
Ｗに設定し、２．５分間程度行った。
２０℃とし、ＲＩＥモード、酸素ガスを２００ＳＣＣＭ
で導入し、圧力２００ｍＴ程度とし、電源２のプラズマ
生成用ＲＦパワーを１０００Ｗ、電源６のウエハへのイ
オン引き込みエネルギーを制御するＲＦパワーを２００
Ｗに設定し、２．５分間程度行った。
【００２７】このようなアッシングにより、レジストを
ほぼ完全に除去した後の層間絶縁膜のフーリエ変換赤外
分光法（ＦＴ−ＩＲ）波形を測定した。その結果を図２
（太線）に示す。なおアッシング処理をする前の同じ層
間絶縁膜のＦＴ−ＩＲ波形を図２（破線）に併せて示
す。
ほぼ完全に除去した後の層間絶縁膜のフーリエ変換赤外
分光法（ＦＴ−ＩＲ）波形を測定した。その結果を図２
（太線）に示す。なおアッシング処理をする前の同じ層
間絶縁膜のＦＴ−ＩＲ波形を図２（破線）に併せて示
す。
【００２８】図２によれば、アッシング前後において、
その波形はほとんど変化しておらず、膜質の変化は認め
られなかった。つまり、Ｓｉ−Ｈ結合等の誘電率を抑制
する結合を示す波長のピークの減少は認められず、ま
た、誘電率の上昇を促すＨ−ＯＨ結合を示す波長のピー
クの増加もほとんど認められなかった。
その波形はほとんど変化しておらず、膜質の変化は認め
られなかった。つまり、Ｓｉ−Ｈ結合等の誘電率を抑制
する結合を示す波長のピークの減少は認められず、ま
た、誘電率の上昇を促すＨ−ＯＨ結合を示す波長のピー
クの増加もほとんど認められなかった。
【００２９】つまり、基板側へのＲＦ電力の印加によっ
て、酸素イオンを容易に基板に引き寄せることができ、
それによって層間絶縁膜の表面にＳｉＯ膜が形成され、
この膜が保護膜として機能して、層間絶縁膜の膜質の変
化を抑制したものと考えられる。
て、酸素イオンを容易に基板に引き寄せることができ、
それによって層間絶縁膜の表面にＳｉＯ膜が形成され、
この膜が保護膜として機能して、層間絶縁膜の膜質の変
化を抑制したものと考えられる。
【００３０】また、アッシング条件を、下部電極の温度
を２０℃とし、電源２のプラズマ生成用ＲＦパワーを１
０００Ｗ又は１００Ｗ、電源６のウエハへのイオン引き
込みエネルギーを制御するＲＦパワーを１００〜４５０
Ｗに変更した以外は、上記と同様の条件に設定した場合
の層間絶縁膜の誘電率の変化を測定した。その結果を図
３に示す。なお、図３中、黒丸は電源２のプラズマ生成
用ＲＦパワーを１０００Ｗ、黒四角は１００Ｗとしたも
のを示す。
を２０℃とし、電源２のプラズマ生成用ＲＦパワーを１
０００Ｗ又は１００Ｗ、電源６のウエハへのイオン引き
込みエネルギーを制御するＲＦパワーを１００〜４５０
Ｗに変更した以外は、上記と同様の条件に設定した場合
の層間絶縁膜の誘電率の変化を測定した。その結果を図
３に示す。なお、図３中、黒丸は電源２のプラズマ生成
用ＲＦパワーを１０００Ｗ、黒四角は１００Ｗとしたも
のを示す。
【００３１】図３によれば、チャンバ内に導入したガス
を活性化するために印加するＲＦ電力が１０００Ｗの場
合、基板側に印加するＲＦ電力を１５０Ｗ程度以上とす
ることにより、アッシング前後の絶縁膜の誘電率の変化
率が１０％程度以下とすることができ、１９０Ｗ程度以
上とすることにより変化率８％程度以下とすることがで
き、２５０Ｗ程度以上とすることにより変化率５％程度
以下とすることができる。
を活性化するために印加するＲＦ電力が１０００Ｗの場
合、基板側に印加するＲＦ電力を１５０Ｗ程度以上とす
ることにより、アッシング前後の絶縁膜の誘電率の変化
率が１０％程度以下とすることができ、１９０Ｗ程度以
上とすることにより変化率８％程度以下とすることがで
き、２５０Ｗ程度以上とすることにより変化率５％程度
以下とすることができる。
【００３２】また、比較のため、下部電極の温度を２０
℃とし、ＲＩＥモードでのアッシング、電源２のプラズ
マ生成用ＲＦパワーを１０００Ｗに設定し、電源６のウ
エハへのイオン引き込みエネルギーを制御するＲＦパワ
ーを印加しなかった場合のＦＴ−ＩＲ波形を測定した。
その結果を図４（太線）に示す。なおアッシング処理を
する前の同じ層間絶縁膜のＦＴ−ＩＲ波形を図４（破
線）に併せて示す。
℃とし、ＲＩＥモードでのアッシング、電源２のプラズ
マ生成用ＲＦパワーを１０００Ｗに設定し、電源６のウ
エハへのイオン引き込みエネルギーを制御するＲＦパワ
ーを印加しなかった場合のＦＴ−ＩＲ波形を測定した。
その結果を図４（太線）に示す。なおアッシング処理を
する前の同じ層間絶縁膜のＦＴ−ＩＲ波形を図４（破
線）に併せて示す。
【００３３】図４によれば、下部電極を２０℃に低減す
ることにより、後述するように、２５０℃の高温でのア
ッシングによって生じる波長３５００Å付近に現れるＨ
−ＯＨ結合の強度０．０３４９を０．０２２２と、２／
３程度に低減することができ、誘電率の上昇を抑制する
ことができる。
ることにより、後述するように、２５０℃の高温でのア
ッシングによって生じる波長３５００Å付近に現れるＨ
−ＯＨ結合の強度０．０３４９を０．０２２２と、２／
３程度に低減することができ、誘電率の上昇を抑制する
ことができる。
【００３４】一方、図５に示したように、外周にプラズ
マ生成用コイル１が設けられた真空チャンバー５と、真
空チャンバー５内の下方に形成された下部電極３と、こ
れらプラズマ生成用コイル１及び真空チャンバー５に電
圧を印加するための電源２と、下部電極３の温度を制御
するためのチラー７とから構成され，下部電極３に電圧
を印加するための電源６が設けられていないダウンフロ
ー型のアッシング装置を用いて、上記と同様の層間絶縁
膜を、下部電極の温度を２５０℃とし、電源２のプラズ
マ生成用ＲＦパワーを１０００Ｗに設定してアッシング
した。このアッシングによってレジストがほぼ完全に除
去された後の層間絶縁膜場合のＦＴ−ＩＲ波形を測定し
た。その結果を図６（太線）に示す。なおアッシング処
理をする前の同じ層間絶縁膜のＦＴ−ＩＲ波形を図６
（破線）に併せて示す。
マ生成用コイル１が設けられた真空チャンバー５と、真
空チャンバー５内の下方に形成された下部電極３と、こ
れらプラズマ生成用コイル１及び真空チャンバー５に電
圧を印加するための電源２と、下部電極３の温度を制御
するためのチラー７とから構成され，下部電極３に電圧
を印加するための電源６が設けられていないダウンフロ
ー型のアッシング装置を用いて、上記と同様の層間絶縁
膜を、下部電極の温度を２５０℃とし、電源２のプラズ
マ生成用ＲＦパワーを１０００Ｗに設定してアッシング
した。このアッシングによってレジストがほぼ完全に除
去された後の層間絶縁膜場合のＦＴ−ＩＲ波形を測定し
た。その結果を図６（太線）に示す。なおアッシング処
理をする前の同じ層間絶縁膜のＦＴ−ＩＲ波形を図６
（破線）に併せて示す。
【００３５】図６によれば、処理前の波形では、誘電率
の低減に関与する波長３０００Å付近にＣ−Ｈ結合、２
３００Å付近にＳｉ−Ｈ結合、１３００Å付近にＳｉ−
Ｃ結合が現れているが、処理後ではそれらの波長がすべ
て減少しており、その反面、誘電率上昇に関与する３５
００Å付近にＨ−ＯＨ結合が顕著に現れており、膜質が
変化していることが分かる。これは、下部電極に独立に
ＲＦ電力を印加することができなかったため、誘電率の
上昇を抑制するのに必要なイオンのエネルギーが制御す
ることができなかったためと考えられる。
の低減に関与する波長３０００Å付近にＣ−Ｈ結合、２
３００Å付近にＳｉ−Ｈ結合、１３００Å付近にＳｉ−
Ｃ結合が現れているが、処理後ではそれらの波長がすべ
て減少しており、その反面、誘電率上昇に関与する３５
００Å付近にＨ−ＯＨ結合が顕著に現れており、膜質が
変化していることが分かる。これは、下部電極に独立に
ＲＦ電力を印加することができなかったため、誘電率の
上昇を抑制するのに必要なイオンのエネルギーが制御す
ることができなかったためと考えられる。
【００３６】
【発明の効果】本発明によれば、絶縁膜を介して形成さ
れたレジストマスクを有する基板をアッシング装置のチ
ャンバ内に保持し、ＲＦ電力を印加してチャンバー内に
導入した酸素原子を含有するガスを活性化させるととも
に、前記基板側にＲＦ電力を印加して前記レジストマス
クのアッシングを行うため、アッシングに起因する絶縁
膜の誘電率の上昇を抑制することができ、配線間容量の
増大による信号遅延を抑制でき、デバイス性能を向上さ
せることができる。
れたレジストマスクを有する基板をアッシング装置のチ
ャンバ内に保持し、ＲＦ電力を印加してチャンバー内に
導入した酸素原子を含有するガスを活性化させるととも
に、前記基板側にＲＦ電力を印加して前記レジストマス
クのアッシングを行うため、アッシングに起因する絶縁
膜の誘電率の上昇を抑制することができ、配線間容量の
増大による信号遅延を抑制でき、デバイス性能を向上さ
せることができる。
【００３７】特に、基板側に印加されるＲＦ電力（Ｗ
ｂ）を一定以上に制御するか、また、酸素原子を含有す
るガスを活性化するためのＲＦ電力（Ｗｓ）と基板側に
印加されるＲＦ電力（Ｗｂ）との比（Ｗｓ／Ｗｂ）を一
定以下に制御することにより、さらに、基板が電極上に
保持され、かつこの電極を２０℃程度以下に設定するこ
とにより、より有効にアッシングに起因する絶縁膜の誘
電率の上昇を抑制することができる。よって、例えば、
低誘電率膜を絶縁膜として採用した半導体装置における
ホール又はダマシントレンチ工程でのホールエッチ後又
はダマシントレンチの溝加工後のマスクレジストのアッ
シングに起因する絶縁膜の膜質の変化を防止し、ひいて
は絶縁膜の誘電率変化を低減することが可能となる。
ｂ）を一定以上に制御するか、また、酸素原子を含有す
るガスを活性化するためのＲＦ電力（Ｗｓ）と基板側に
印加されるＲＦ電力（Ｗｂ）との比（Ｗｓ／Ｗｂ）を一
定以下に制御することにより、さらに、基板が電極上に
保持され、かつこの電極を２０℃程度以下に設定するこ
とにより、より有効にアッシングに起因する絶縁膜の誘
電率の上昇を抑制することができる。よって、例えば、
低誘電率膜を絶縁膜として採用した半導体装置における
ホール又はダマシントレンチ工程でのホールエッチ後又
はダマシントレンチの溝加工後のマスクレジストのアッ
シングに起因する絶縁膜の膜質の変化を防止し、ひいて
は絶縁膜の誘電率変化を低減することが可能となる。
【図１】 本発明のアッシング方法に使用するアッシン
グ装置の要部の概略断面図である。
グ装置の要部の概略断面図である。
【図２】 本発明のアッシング方法を行う前後の層間絶
縁膜のＦＴ−ＩＲ波形を示す図である。
縁膜のＦＴ−ＩＲ波形を示す図である。
【図３】 本発明のアッシング方法においてバイアスパ
ワーを変化させた場合の層間絶縁膜の誘電率の変化を示
すグラフである。
ワーを変化させた場合の層間絶縁膜の誘電率の変化を示
すグラフである。
【図４】 バイアスパワーを印加せずにレジストをアッ
シングした場合の層間絶縁膜のＦＴ−ＩＲ波形を示す図
である。
シングした場合の層間絶縁膜のＦＴ−ＩＲ波形を示す図
である。
【図５】 従来のアッシング方法に使用するアッシング
装置の要部の概略断面図である。
装置の要部の概略断面図である。
【図６】 従来のアッシング装置を用いてアッシングを
行う前後の層間絶縁膜のＦＴ−ＩＲ波形を示す図であ
る。
行う前後の層間絶縁膜のＦＴ−ＩＲ波形を示す図であ
る。
１ プラズマ生成用コイル ２、６ 電源 ３ 下部電極 ４ ウェハ ５ 真空チャンバー ７ チラー
Claims (4)
- 【請求項１】 絶縁膜を介して形成されたレジストマス
クを有する基板をアッシング装置のチャンバ内に保持
し、ＲＦ電力を印加してチャンバー内に導入した酸素原
子を含有するガスを活性化させるとともに、前記基板側
にＲＦ電力を印加して前記レジストマスクのアッシング
を行うことを特徴とするアッシング方法。 - 【請求項２】 基板側に印加されるＲＦ電力（Ｗｂ）を
一定以上に制御する請求項１に記載のアッシング方法。 - 【請求項３】 酸素原子を含有するガスを活性化するた
めのＲＦ電力（Ｗｓ）と基板側に印加されるＲＦ電力
（Ｗｂ）との比（Ｗｓ／Ｗｂ）を一定以下に制御する請
求項１に記載のアッシング方法。 - 【請求項４】 基板が電極上に保持され、該電極を２０
℃程度以下に設定する請求項１〜３に記載のアッシング
方法。
Priority Applications (6)
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|---|---|---|---|
| JP2000348477A JP3770790B2 (ja) | 2000-11-15 | 2000-11-15 | アッシング方法 |
| US09/986,987 US20020061649A1 (en) | 2000-11-15 | 2001-11-13 | Ashing method |
| KR10-2001-0071025A KR100441457B1 (ko) | 2000-11-15 | 2001-11-15 | 애싱 방법 |
| CNB011302496A CN1172355C (zh) | 2000-11-15 | 2001-11-15 | 抛光方法 |
| TW090128327A TW521354B (en) | 2000-11-15 | 2001-11-15 | De-ash method |
| GB0127450A GB2369198B (en) | 2000-11-15 | 2001-11-15 | Ashing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000348477A JP3770790B2 (ja) | 2000-11-15 | 2000-11-15 | アッシング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002151479A true JP2002151479A (ja) | 2002-05-24 |
| JP3770790B2 JP3770790B2 (ja) | 2006-04-26 |
Family
ID=18822061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000348477A Expired - Fee Related JP3770790B2 (ja) | 2000-11-15 | 2000-11-15 | アッシング方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20020061649A1 (ja) |
| JP (1) | JP3770790B2 (ja) |
| KR (1) | KR100441457B1 (ja) |
| CN (1) | CN1172355C (ja) |
| GB (1) | GB2369198B (ja) |
| TW (1) | TW521354B (ja) |
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|---|---|---|---|---|
| KR100481180B1 (ko) * | 2002-09-10 | 2005-04-07 | 삼성전자주식회사 | 포토레지스트 제거방법 |
| JP2005101289A (ja) * | 2003-09-25 | 2005-04-14 | Tokyo Electron Ltd | プラズマアッシング方法 |
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|---|---|---|---|---|
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| JP2003303808A (ja) * | 2002-04-08 | 2003-10-24 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2004247417A (ja) * | 2003-02-12 | 2004-09-02 | Renesas Technology Corp | 半導体装置の製造方法 |
| KR100608435B1 (ko) * | 2004-12-30 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 애싱 방법 |
| US7815815B2 (en) | 2006-08-01 | 2010-10-19 | Sony Corporation | Method and apparatus for processing the peripheral and edge portions of a wafer after performance of a surface treatment thereon |
| CN106584218B (zh) * | 2017-01-03 | 2019-01-01 | 山东理工大学 | 一种微细结构化表面光整加工方法、介质及装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5310703A (en) * | 1987-12-01 | 1994-05-10 | U.S. Philips Corporation | Method of manufacturing a semiconductor device, in which photoresist on a silicon oxide layer on a semiconductor substrate is stripped using an oxygen plasma afterglow and a biased substrate |
| US5453157A (en) * | 1994-05-16 | 1995-09-26 | Texas Instruments Incorporated | Low temperature anisotropic ashing of resist for semiconductor fabrication |
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