JP2002100986A - ノイズ除去データ処理装置、及び該装置を用いたｄｃ電圧測定装置、デジタル電圧測定器、並びにノイズ除去データ処理プログラムを記録した記録媒体 - Google Patents
ノイズ除去データ処理装置、及び該装置を用いたｄｃ電圧測定装置、デジタル電圧測定器、並びにノイズ除去データ処理プログラムを記録した記録媒体Info
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- JP2002100986A JP2002100986A JP2000286880A JP2000286880A JP2002100986A JP 2002100986 A JP2002100986 A JP 2002100986A JP 2000286880 A JP2000286880 A JP 2000286880A JP 2000286880 A JP2000286880 A JP 2000286880A JP 2002100986 A JP2002100986 A JP 2002100986A
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Abstract
(57)【要約】
【課題】 より高速Ａ／Ｄ変換を行え、このＡ／Ｄ変換
出力データから商用電源周波数ノイズを除去できるこ
と。 【解決手段】 Ａ／Ｄ変換器１はアナログ入力信号Ｓ１
を変換データＳ２にデジタル変換する。Ａ／Ｄ変換器１
のノイズ除去時間窓の間のＡ／Ｄ変換回数をｎとして、
Ａ／Ｄ変換毎のデータＳ２をＦｉＦｏメモリ２に書き込
み、ｎ回遅らせた変換データをこのＦｉＦｏメモリ２か
ら出力する。加算器３は変換データＳ２とラッチ回路６
の出力を加算する。加算器３の出力は減算器５に出力さ
れ、減算器５は、加算後の出力から切り換え器４で切り
換えられたＦｉＦｏメモリ２の出力を減算する。切り換
え器４は、イニシャル時からｎデータの間を強制的に０
のデータ内容として減算器５に出力する。ラッチ回路６
の出力は割り算器７でｎ回加算の平均を取り、ノイズ除
去されたデータＳ５が出力される。
出力データから商用電源周波数ノイズを除去できるこ
と。 【解決手段】 Ａ／Ｄ変換器１はアナログ入力信号Ｓ１
を変換データＳ２にデジタル変換する。Ａ／Ｄ変換器１
のノイズ除去時間窓の間のＡ／Ｄ変換回数をｎとして、
Ａ／Ｄ変換毎のデータＳ２をＦｉＦｏメモリ２に書き込
み、ｎ回遅らせた変換データをこのＦｉＦｏメモリ２か
ら出力する。加算器３は変換データＳ２とラッチ回路６
の出力を加算する。加算器３の出力は減算器５に出力さ
れ、減算器５は、加算後の出力から切り換え器４で切り
換えられたＦｉＦｏメモリ２の出力を減算する。切り換
え器４は、イニシャル時からｎデータの間を強制的に０
のデータ内容として減算器５に出力する。ラッチ回路６
の出力は割り算器７でｎ回加算の平均を取り、ノイズ除
去されたデータＳ５が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＣ電圧測定装置
やデジタル電圧測定器等に適用されるノイズ除去装置に
係り、特に高速な変換時間で商用電源周波数成分等のノ
イズを除去できるノイズ除去データ処理装置に関する。
やデジタル電圧測定器等に適用されるノイズ除去装置に
係り、特に高速な変換時間で商用電源周波数成分等のノ
イズを除去できるノイズ除去データ処理装置に関する。
【０００２】
【従来の技術】従来、ＤＣ電圧測定装置などにおいて、
商用電源周波数成分をノイズ除去する回路として特許２
８２７４８７号に開示されたものがある。図５は、この
回路の概略構成を示す回路図、図６は動作タイミング図
である。積分器２０を構成する演算増幅器２１の反転入
力端子には基準電圧＋Ｖref がスイッチ２２及び抵抗２
３を介して入力され、基準電圧−Ｖref 、被測定電圧Ｖ
ｘ及びアース電圧がスイッチ２２及び抵抗２４を介して
入力される。演算増幅器２１の非反転入力端子はアース
に接続され反転入力端子と出力端子の間にはコンデンサ
２５とスイッチ２６が並列に接続されている。演算増幅
器２１の出力端子は、コンパレータを構成する演算増幅
器２７の反転入力端子に接続されている。演算増幅器２
７の非反転入力端子はアースに接続され、出力端子はＡ
／Ｄ変換器２８に接続されている。Ａ／Ｄ変換器２８の
出力はバーグラフ表示器２９に表示されるとともに平均
化回路３０に入力される。平均化回路３０の出力はデジ
タル表示器３１から表示出力される。
商用電源周波数成分をノイズ除去する回路として特許２
８２７４８７号に開示されたものがある。図５は、この
回路の概略構成を示す回路図、図６は動作タイミング図
である。積分器２０を構成する演算増幅器２１の反転入
力端子には基準電圧＋Ｖref がスイッチ２２及び抵抗２
３を介して入力され、基準電圧−Ｖref 、被測定電圧Ｖ
ｘ及びアース電圧がスイッチ２２及び抵抗２４を介して
入力される。演算増幅器２１の非反転入力端子はアース
に接続され反転入力端子と出力端子の間にはコンデンサ
２５とスイッチ２６が並列に接続されている。演算増幅
器２１の出力端子は、コンパレータを構成する演算増幅
器２７の反転入力端子に接続されている。演算増幅器２
７の非反転入力端子はアースに接続され、出力端子はＡ
／Ｄ変換器２８に接続されている。Ａ／Ｄ変換器２８の
出力はバーグラフ表示器２９に表示されるとともに平均
化回路３０に入力される。平均化回路３０の出力はデジ
タル表示器３１から表示出力される。
【０００３】このＡ／Ｄ変換装置は、商用電源が周波数
５０Ｈｚ（周期２０ｍｓｅｃ）、あるいは６０Ｈｚ（周
期１６．７ｍｓｅｃ）においてノイズを除去するための
最小の積分時間は周期の最小公倍数の１００ｍｓｅｃと
なる。なお、図６に示すように、この装置ではバークラ
フ表示処理に８０ｍｓｅｃかかり、５回の平均化処理の
為にデジタル表示器３１での表示周期は４００ｍｓｅｃ
となっている。
５０Ｈｚ（周期２０ｍｓｅｃ）、あるいは６０Ｈｚ（周
期１６．７ｍｓｅｃ）においてノイズを除去するための
最小の積分時間は周期の最小公倍数の１００ｍｓｅｃと
なる。なお、図６に示すように、この装置ではバークラ
フ表示処理に８０ｍｓｅｃかかり、５回の平均化処理の
為にデジタル表示器３１での表示周期は４００ｍｓｅｃ
となっている。
【０００４】
【発明が解決しようとする課題】上述した従来のノイズ
除去回路においては、積分型Ａ／Ｄ変換器を使用してい
るので、原理的に変換最小時間は分離する周波数の１周
期の整数倍の変換時間で決定され、５０Ｈｚのノイズ成
分の分離変換時間には２０ｍ秒以上が必要である。した
がって、これより短い時間でノイズ除去機能を有したＡ
／Ｄ変換を行う事は出来なかった。
除去回路においては、積分型Ａ／Ｄ変換器を使用してい
るので、原理的に変換最小時間は分離する周波数の１周
期の整数倍の変換時間で決定され、５０Ｈｚのノイズ成
分の分離変換時間には２０ｍ秒以上が必要である。した
がって、これより短い時間でノイズ除去機能を有したＡ
／Ｄ変換を行う事は出来なかった。
【０００５】本発明は、上記課題を解決するためになさ
れたものであり、より高速Ａ／Ｄ変換を行いつつ、この
Ａ／Ｄ変換出力データから商用電源周波数ノイズを除去
できるノイズ除去データ処理装置の提供を目的としてい
る。
れたものであり、より高速Ａ／Ｄ変換を行いつつ、この
Ａ／Ｄ変換出力データから商用電源周波数ノイズを除去
できるノイズ除去データ処理装置の提供を目的としてい
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のノイズ除去データ処理装置は、ノイズ除去
に有効な特定時間の窓に特定回数ｎのＡ／Ｄ変換を行う
逐次比較型の高速Ａ／Ｄ変換器と、Ａ／Ｄ変換器から出
力される毎回の変換データとラッチ回路から出力される
データを加算する加算回路と、Ａ／Ｄ変換器から出力さ
れる毎回の変換データを特定回数ｎ分だけ一時格納し、
且つ特定回数ｎの遅れのデータを出力するＦｉＦｏメモ
リと、加算回路の加算結果からＦｉＦｏメモリ出力の特
定回数ｎの遅れのデータを減算する減算回路と、イニシ
ャル時のデータ内容を０として減算回路の出力を保持
し、加算回路に出力するラッチ回路と、Ａ／Ｄ変換器の
イニシャル時から特定回数ｎ迄の間を強制的に０のデー
タ内容として減算回路に出力する切り換え器と、減算回
路から出力されるｎ回加算されたデータの平均を取り出
力する割り算器とを備えたことを特徴とする。上記構成
によれば、Ａ／Ｄ変換器１でＡ／Ｄ変換後のデータＳ１
がｎ回目のとき、１〜ｎ回目までのデータＳ２が加算器
３で加算され割り算器７は回数ｎで割った結果を出力す
る。次に、Ａ／Ｄ変換器１でＡ／Ｄ変換後のデータＳ１
がｎ＋１回目のときには、前回の結果からｎ＋１回目の
データを加算器３で加算し、また、１回目のデータ１の
値を減算器５で減算して、ｎで割った値を２回目計算結
果として出力する。以降、この繰り返しにより得られる
出力データ信号Ｓ５は、ノイズ除去されたデータとして
出力されることになり、より高速なＡ／Ｄ変換でのノイ
ズ除去が可能となる。
に、本発明のノイズ除去データ処理装置は、ノイズ除去
に有効な特定時間の窓に特定回数ｎのＡ／Ｄ変換を行う
逐次比較型の高速Ａ／Ｄ変換器と、Ａ／Ｄ変換器から出
力される毎回の変換データとラッチ回路から出力される
データを加算する加算回路と、Ａ／Ｄ変換器から出力さ
れる毎回の変換データを特定回数ｎ分だけ一時格納し、
且つ特定回数ｎの遅れのデータを出力するＦｉＦｏメモ
リと、加算回路の加算結果からＦｉＦｏメモリ出力の特
定回数ｎの遅れのデータを減算する減算回路と、イニシ
ャル時のデータ内容を０として減算回路の出力を保持
し、加算回路に出力するラッチ回路と、Ａ／Ｄ変換器の
イニシャル時から特定回数ｎ迄の間を強制的に０のデー
タ内容として減算回路に出力する切り換え器と、減算回
路から出力されるｎ回加算されたデータの平均を取り出
力する割り算器とを備えたことを特徴とする。上記構成
によれば、Ａ／Ｄ変換器１でＡ／Ｄ変換後のデータＳ１
がｎ回目のとき、１〜ｎ回目までのデータＳ２が加算器
３で加算され割り算器７は回数ｎで割った結果を出力す
る。次に、Ａ／Ｄ変換器１でＡ／Ｄ変換後のデータＳ１
がｎ＋１回目のときには、前回の結果からｎ＋１回目の
データを加算器３で加算し、また、１回目のデータ１の
値を減算器５で減算して、ｎで割った値を２回目計算結
果として出力する。以降、この繰り返しにより得られる
出力データ信号Ｓ５は、ノイズ除去されたデータとして
出力されることになり、より高速なＡ／Ｄ変換でのノイ
ズ除去が可能となる。
【０００７】本発明のＤＣ電圧測定装置は、ノイズ除去
に有効な特定時間の窓に特定回数ｎのＡ／Ｄ変換を行う
逐次比較型の高速Ａ／Ｄ変換器と、Ａ／Ｄ変換器から出
力される毎回の変換データとラッチ回路から出力される
データを加算する加算回路と、Ａ／Ｄ変換器から出力さ
れる毎回の変換データを特定回数ｎ分だけ一時格納し、
且つ特定回数ｎの遅れのデータを出力するＦｉＦｏメモ
リと加算回路の加算結果からＦｉＦｏメモリ出力の特定
回数ｎの遅れのデータを減算する減算回路と、イニシャ
ル時のデータ内容を０として減算回路の出力を保持し、
加算回路に出力するラッチ回路と、Ａ／Ｄ変換器のイニ
シャル時から特定回数ｎ迄の間を強制的に０のデータ内
容として減算回路に出力する切り換え器と、減算回路か
ら出力されるｎ回加算されたデータの平均を取り出力す
る割り算器とからなるノイズ除去手段と、ＤＣ電圧を測
定しノイズ除去手段に出力するＤＣ測定手段とを備えた
ことを特徴とする。上記構成によれば、高速Ａ／Ｄとノ
イズ除去手段を備えてＤＣ電圧を測定でき、ＤＣ電圧測
定時に電源周波数のノイズの影響を受ける事なく、高精
度なＤＣ電圧測定が可能となる。
に有効な特定時間の窓に特定回数ｎのＡ／Ｄ変換を行う
逐次比較型の高速Ａ／Ｄ変換器と、Ａ／Ｄ変換器から出
力される毎回の変換データとラッチ回路から出力される
データを加算する加算回路と、Ａ／Ｄ変換器から出力さ
れる毎回の変換データを特定回数ｎ分だけ一時格納し、
且つ特定回数ｎの遅れのデータを出力するＦｉＦｏメモ
リと加算回路の加算結果からＦｉＦｏメモリ出力の特定
回数ｎの遅れのデータを減算する減算回路と、イニシャ
ル時のデータ内容を０として減算回路の出力を保持し、
加算回路に出力するラッチ回路と、Ａ／Ｄ変換器のイニ
シャル時から特定回数ｎ迄の間を強制的に０のデータ内
容として減算回路に出力する切り換え器と、減算回路か
ら出力されるｎ回加算されたデータの平均を取り出力す
る割り算器とからなるノイズ除去手段と、ＤＣ電圧を測
定しノイズ除去手段に出力するＤＣ測定手段とを備えた
ことを特徴とする。上記構成によれば、高速Ａ／Ｄとノ
イズ除去手段を備えてＤＣ電圧を測定でき、ＤＣ電圧測
定時に電源周波数のノイズの影響を受ける事なく、高精
度なＤＣ電圧測定が可能となる。
【０００８】本発明のデジタル電圧測定器は、ノイズ除
去に有効な特定時間の窓に特定回数ｎのＡ／Ｄ変換を行
う逐次比較型の高速Ａ／Ｄ変換器と、Ａ／Ｄ変換器から
出力される毎回の変換データとラッチ回路から出力され
るデータを加算する加算回路と、Ａ／Ｄ変換器から出力
される毎回の変換データを特定回数ｎ分だけ一時格納
し、且つ特定回数ｎの遅れのデータを出力するＦｉＦｏ
メモリと、加算回路の加算結果からＦｉＦｏメモリ出力
の特定回数ｎの遅れのデータを減算する減算回路と、イ
ニシャル時のデータ内容を０として減算回路の出力を保
持し、加算回路に出力するラッチ回路と、Ａ／Ｄ変換器
のイニシャル時から特定回数ｎ迄の間を強制的に０のデ
ータ内容として減算回路に出力する切り換え器と、減算
回路から出力されるｎ回加算されたデータの平均を取り
出力する割り算器とからなるノイズ除去手段と、入力電
圧をデジタル測定しノイズ除去手段に出力するデジタル
測定手段とを備えたことを特徴とする。上記構成によれ
ば、高速Ａ／Ｄ変換器とノイズ除去手段を備えて入力電
圧を測定でき、特に測定時における電源周波数のノイズ
の影響を受ける事なく、高精度な入力電圧測定が可能と
なる。
去に有効な特定時間の窓に特定回数ｎのＡ／Ｄ変換を行
う逐次比較型の高速Ａ／Ｄ変換器と、Ａ／Ｄ変換器から
出力される毎回の変換データとラッチ回路から出力され
るデータを加算する加算回路と、Ａ／Ｄ変換器から出力
される毎回の変換データを特定回数ｎ分だけ一時格納
し、且つ特定回数ｎの遅れのデータを出力するＦｉＦｏ
メモリと、加算回路の加算結果からＦｉＦｏメモリ出力
の特定回数ｎの遅れのデータを減算する減算回路と、イ
ニシャル時のデータ内容を０として減算回路の出力を保
持し、加算回路に出力するラッチ回路と、Ａ／Ｄ変換器
のイニシャル時から特定回数ｎ迄の間を強制的に０のデ
ータ内容として減算回路に出力する切り換え器と、減算
回路から出力されるｎ回加算されたデータの平均を取り
出力する割り算器とからなるノイズ除去手段と、入力電
圧をデジタル測定しノイズ除去手段に出力するデジタル
測定手段とを備えたことを特徴とする。上記構成によれ
ば、高速Ａ／Ｄ変換器とノイズ除去手段を備えて入力電
圧を測定でき、特に測定時における電源周波数のノイズ
の影響を受ける事なく、高精度な入力電圧測定が可能と
なる。
【０００９】本発明のノイズ除去データプログラムを記
録した記録媒体は、ノイズ除去に有効な特定時間の窓に
特定回数ｎのＡ／Ｄ変換を行う逐次比較型の高速Ａ／Ｄ
変換器を用い、Ａ／Ｄ変換器から出力される変換データ
をｎ回分の平均を取り出力するためにコンピュータをノ
イズ除去データプログラムの実行でノイズ除去処理させ
るものであり、ノイズ除去データプログラムは、Ａ／Ｄ
変換器から出力される毎回の変換データとラッチ手段で
ラッチしたデータを加算させる加算手段と、Ａ／Ｄ変換
器から出力される毎回の変換データを特定回数ｎ分だけ
一時格納し、且つ特定回数ｎの遅れのデータを出力させ
るＦｉＦｏメモリ手段と、加算手段の加算結果からメモ
リ手段が出力する特定回数ｎの遅れのデータを減算させ
る減算手段と、イニシャル時のデータ内容を０として減
算手段の出力を保持し、加算手段に出力するラッチ手段
と、Ａ／Ｄ変換器のイニシャル時から特定回数ｎ迄の間
を強制的に０のデータ内容として減算手段に出力させる
切り換え手段と、減算手段から出力されるｎ回加算され
たデータの平均を取り出力する割り算手段とを備えたこ
とを特徴とする。上記構成によれば、逐次比較型の高速
Ａ／Ｄ変換器と、上記手段を備えたノイズ除去データプ
ログラムをコンピュータ上で実行させるだけで高速なＡ
／Ｄ変換を行いつつ電源周波数ノイズの除去が可能とな
る。
録した記録媒体は、ノイズ除去に有効な特定時間の窓に
特定回数ｎのＡ／Ｄ変換を行う逐次比較型の高速Ａ／Ｄ
変換器を用い、Ａ／Ｄ変換器から出力される変換データ
をｎ回分の平均を取り出力するためにコンピュータをノ
イズ除去データプログラムの実行でノイズ除去処理させ
るものであり、ノイズ除去データプログラムは、Ａ／Ｄ
変換器から出力される毎回の変換データとラッチ手段で
ラッチしたデータを加算させる加算手段と、Ａ／Ｄ変換
器から出力される毎回の変換データを特定回数ｎ分だけ
一時格納し、且つ特定回数ｎの遅れのデータを出力させ
るＦｉＦｏメモリ手段と、加算手段の加算結果からメモ
リ手段が出力する特定回数ｎの遅れのデータを減算させ
る減算手段と、イニシャル時のデータ内容を０として減
算手段の出力を保持し、加算手段に出力するラッチ手段
と、Ａ／Ｄ変換器のイニシャル時から特定回数ｎ迄の間
を強制的に０のデータ内容として減算手段に出力させる
切り換え手段と、減算手段から出力されるｎ回加算され
たデータの平均を取り出力する割り算手段とを備えたこ
とを特徴とする。上記構成によれば、逐次比較型の高速
Ａ／Ｄ変換器と、上記手段を備えたノイズ除去データプ
ログラムをコンピュータ上で実行させるだけで高速なＡ
／Ｄ変換を行いつつ電源周波数ノイズの除去が可能とな
る。
【００１０】
【発明の実施の形態】本発明のノイズ除去データ処理装
置の実施形態について図面を参照して説明する。図１
は、本発明の構成を示すブロック図である。ノイズ除去
装置は、大略してＡ／Ｄ変換器１と、ＦｉＦｏメモリ２
と、加算器３と、切り換え器４と、減算器５と、ラッチ
回路６と、割り算器７、及び図示しない制御部とを備え
て構成される。Ａ／Ｄ変換器１は、逐次比較型高速Ａ／
Ｄ変換器が用いられる。制御部は、切り換え器４の切り
換え、及びラッチ回路６へのリセット信号ＲＥＳＥＴの
出力時期を制御する。
置の実施形態について図面を参照して説明する。図１
は、本発明の構成を示すブロック図である。ノイズ除去
装置は、大略してＡ／Ｄ変換器１と、ＦｉＦｏメモリ２
と、加算器３と、切り換え器４と、減算器５と、ラッチ
回路６と、割り算器７、及び図示しない制御部とを備え
て構成される。Ａ／Ｄ変換器１は、逐次比較型高速Ａ／
Ｄ変換器が用いられる。制御部は、切り換え器４の切り
換え、及びラッチ回路６へのリセット信号ＲＥＳＥＴの
出力時期を制御する。
【００１１】図１において、アナログ信号Ｓ１はＡ／Ｄ
変換器１に入力されてデジタルデータＳ２に変換され
る。このデータＳ２は高速ノイズ除去データ処理部１０
に入力される。高速ノイズ除去データ処理部１０は、Ａ
／Ｄ変換器１の出力をＦｉＦｏ形式で入出力するＦｉＦ
ｏメモリ２と、Ａ／Ｄ変換器１の出力とラッチ６の出力
を加算する加算器３と、ＦｉＦｏメモリ２の出力、ある
いは予め定められたデータ０のいずれかに切り換え減算
器５に出力する切り換え器４と、加算器３の出力から切
り換え器４の出力（ＦｉＦｏメモリ２の出力あるいは０
データ）を減算する減算器５と、減算器５の出力を保持
するデータラッチ（ラッチ回路）６と、後述する所定の
割算処理を実行する割り算器７によって構成されてい
る。
変換器１に入力されてデジタルデータＳ２に変換され
る。このデータＳ２は高速ノイズ除去データ処理部１０
に入力される。高速ノイズ除去データ処理部１０は、Ａ
／Ｄ変換器１の出力をＦｉＦｏ形式で入出力するＦｉＦ
ｏメモリ２と、Ａ／Ｄ変換器１の出力とラッチ６の出力
を加算する加算器３と、ＦｉＦｏメモリ２の出力、ある
いは予め定められたデータ０のいずれかに切り換え減算
器５に出力する切り換え器４と、加算器３の出力から切
り換え器４の出力（ＦｉＦｏメモリ２の出力あるいは０
データ）を減算する減算器５と、減算器５の出力を保持
するデータラッチ（ラッチ回路）６と、後述する所定の
割算処理を実行する割り算器７によって構成されてい
る。
【００１２】この高速ノイズ除去データ処理部１０は、
図２に示す手順に従ったデータ処理動作を実行する。以
下、このデータ処理動作を説明する。ｎは、ノイズ除去
時間窓の間に行われるＡ／Ｄ変換回数を示す。また、図
中Ｎは、ｎ，ｎ＋１，ｎ＋２，…，という毎回のＡ／Ｄ
変換時におけるデータであり、０または正の整数値であ
る。ＦｉＦｏメモリ２は、上記特定回数ｎの遅れを持た
せてデータを出力する。
図２に示す手順に従ったデータ処理動作を実行する。以
下、このデータ処理動作を説明する。ｎは、ノイズ除去
時間窓の間に行われるＡ／Ｄ変換回数を示す。また、図
中Ｎは、ｎ，ｎ＋１，ｎ＋２，…，という毎回のＡ／Ｄ
変換時におけるデータであり、０または正の整数値であ
る。ＦｉＦｏメモリ２は、上記特定回数ｎの遅れを持た
せてデータを出力する。
【００１３】当初、入力されるＡ／Ｄ変換後のデータＳ
２は、１〜ｎ回目までの期間は、加算器３とラッチ回路
６によるデータ加算のみが行われる。次に、データＳ２
のがｎ＋１回目以降の期間は、減算器５を使用したデー
タ減算処理が始まる。この減算処理はＦｉＦｏメモリ２
の出力であるＮ回目のＡ／ＤデータＳ２を減算する。即
ち、ｎ＋１回目には加算結果から特定回数ｎ遅れたデー
タを減算する。切り換え器４により制御されたデータは
信号Ｓ３である。
２は、１〜ｎ回目までの期間は、加算器３とラッチ回路
６によるデータ加算のみが行われる。次に、データＳ２
のがｎ＋１回目以降の期間は、減算器５を使用したデー
タ減算処理が始まる。この減算処理はＦｉＦｏメモリ２
の出力であるＮ回目のＡ／ＤデータＳ２を減算する。即
ち、ｎ＋１回目には加算結果から特定回数ｎ遅れたデー
タを減算する。切り換え器４により制御されたデータは
信号Ｓ３である。
【００１４】このため、Ａ／Ｄ変換後のデータＳ２は１
〜ｎ回目までの期間中は切り換え器４を０データ側に切
り換えてデータＳ３の値を０とする。データＳ１がｎ＋
１回目以後、切り換え器４をＦｉＦｏメモリ２の出力側
に接続させることにより、データＳ１からＦｉＦｏメモ
リ２の出力データＳ３が減算される。なお、イニシャル
時は、ラッチ回路６の出力が０に確定する様にイニシャ
ルＲＥＳＥＴ信号Ｓ４をラッチ６に入力させる。
〜ｎ回目までの期間中は切り換え器４を０データ側に切
り換えてデータＳ３の値を０とする。データＳ１がｎ＋
１回目以後、切り換え器４をＦｉＦｏメモリ２の出力側
に接続させることにより、データＳ１からＦｉＦｏメモ
リ２の出力データＳ３が減算される。なお、イニシャル
時は、ラッチ回路６の出力が０に確定する様にイニシャ
ルＲＥＳＥＴ信号Ｓ４をラッチ６に入力させる。
【００１５】割り算器７は、これらの加減算の結果を用
いて、常に最新のｎ回分のデータ平均を取り出力データ
信号Ｓ５として出力する。Ａ／Ｄ変換後のデータＳ２は
ノイズ１周期後（ｎ＋１回目以降）から有効なデータ
（ノイズ除去データ）として使用できる。図示のよう
に、Ａ／Ｄ変換後のデータがｎ回目のとき、１〜ｎ回目
までのデータＳ２の加算結果を回数ｎで割った結果（１
回目計算結果）を出力する。次に、ｎ＋１回目のときに
は、前回の結果（１回目計算結果）からｎ＋１回目のデ
ータの加算を行い、また、１回目のデータ１の値を減算
して、ｎで割った値を２回目計算結果として出力する。
ｎ＋２回目のときには、前回の結果（２回目計算結果）
からｎ＋２回目のデータの加算を行い、また、２回目の
データ２を減算して、ｎで割った値を３回目計算結果と
して出力することを各回毎に繰り返す。この出力データ
信号Ｓ５は、ノイズ除去されたデータとして出力される
ことになる。
いて、常に最新のｎ回分のデータ平均を取り出力データ
信号Ｓ５として出力する。Ａ／Ｄ変換後のデータＳ２は
ノイズ１周期後（ｎ＋１回目以降）から有効なデータ
（ノイズ除去データ）として使用できる。図示のよう
に、Ａ／Ｄ変換後のデータがｎ回目のとき、１〜ｎ回目
までのデータＳ２の加算結果を回数ｎで割った結果（１
回目計算結果）を出力する。次に、ｎ＋１回目のときに
は、前回の結果（１回目計算結果）からｎ＋１回目のデ
ータの加算を行い、また、１回目のデータ１の値を減算
して、ｎで割った値を２回目計算結果として出力する。
ｎ＋２回目のときには、前回の結果（２回目計算結果）
からｎ＋２回目のデータの加算を行い、また、２回目の
データ２を減算して、ｎで割った値を３回目計算結果と
して出力することを各回毎に繰り返す。この出力データ
信号Ｓ５は、ノイズ除去されたデータとして出力される
ことになる。
【００１６】図３，図４は、ノイズ除去効果を示すシミ
ュレーション結果の図である。ノイズ除去時間窓をノイ
ズ１周期として設定し、測定値であるＤＣ成分を１Ｖ、
ノイズ成分をサイン波１Ｖｐｐとしてある。図３
（ａ），（ｂ）は、それぞれ時間窓に対してＡ／Ｄ変換
が４回とした時間窓をノイズ成分サイン波と０°〜３６
０°で同期した場合と、３５°〜３９５°で同期した２
つのケースのシミュレーション結果である。図４
（ａ），（ｂ）は、それぞれ時間窓に対してＡ／Ｄ変換
が７回とした時間窓をノイズ成分サイン波と０°〜３６
０°で同期した場合と、３５°〜３９５°で同期した２
つのケースのシミュレーション結果である。各図の上部
は波形図、下部は位相位置に対する電圧の数値が示され
ている。これらの各結果、いずれにおいても積分計算値
は平均化されてＤＣ成分の１Ｖだけが残る結果となり、
ノイズ除去効果があることが確認できた。
ュレーション結果の図である。ノイズ除去時間窓をノイ
ズ１周期として設定し、測定値であるＤＣ成分を１Ｖ、
ノイズ成分をサイン波１Ｖｐｐとしてある。図３
（ａ），（ｂ）は、それぞれ時間窓に対してＡ／Ｄ変換
が４回とした時間窓をノイズ成分サイン波と０°〜３６
０°で同期した場合と、３５°〜３９５°で同期した２
つのケースのシミュレーション結果である。図４
（ａ），（ｂ）は、それぞれ時間窓に対してＡ／Ｄ変換
が７回とした時間窓をノイズ成分サイン波と０°〜３６
０°で同期した場合と、３５°〜３９５°で同期した２
つのケースのシミュレーション結果である。各図の上部
は波形図、下部は位相位置に対する電圧の数値が示され
ている。これらの各結果、いずれにおいても積分計算値
は平均化されてＤＣ成分の１Ｖだけが残る結果となり、
ノイズ除去効果があることが確認できた。
【００１７】上記実施形態によれば、Ａ／Ｄ変換毎に高
速で最新のノイズ除去データを得ることが可能となる。
つまり、５０Ｈｚのノイズ１周期時間である２０ｍ秒の
間に１６回のＡ／Ｄ変換を行う場合は、１．２５ｍ秒毎
にノイズ除去データを得ることが可能となる。動作ブロ
ックをすべてハードウェアで構成し、ノイズ１周期のＡ
／Ｄ変換回数Ｎが２nである場合は更に高速処理が可能
で、計算処理時間は２μ秒以内となると予測できる。Ａ
／Ｄ変換時間が３０μ秒の物を使用して、３０μ＋２μ
＝３２μ以上であれば総合処理が可能である。５０Ｈｚ
のノイズ１周期時間２０ｍ秒の間に５１２回のＡ／Ｄ変
換を行う場合、変換時間は約３９μ秒となり、３２μよ
り大きい。この条件下では３９μ秒毎にノイズ除去デー
タを得ることが可能となる。以上から上記実施形態によ
れば、積分型Ａ／Ｄ変換器を使用したノイズ除去回路よ
り遥かに高速なノイズ除去動作を行う事が可能となる。
速で最新のノイズ除去データを得ることが可能となる。
つまり、５０Ｈｚのノイズ１周期時間である２０ｍ秒の
間に１６回のＡ／Ｄ変換を行う場合は、１．２５ｍ秒毎
にノイズ除去データを得ることが可能となる。動作ブロ
ックをすべてハードウェアで構成し、ノイズ１周期のＡ
／Ｄ変換回数Ｎが２nである場合は更に高速処理が可能
で、計算処理時間は２μ秒以内となると予測できる。Ａ
／Ｄ変換時間が３０μ秒の物を使用して、３０μ＋２μ
＝３２μ以上であれば総合処理が可能である。５０Ｈｚ
のノイズ１周期時間２０ｍ秒の間に５１２回のＡ／Ｄ変
換を行う場合、変換時間は約３９μ秒となり、３２μよ
り大きい。この条件下では３９μ秒毎にノイズ除去デー
タを得ることが可能となる。以上から上記実施形態によ
れば、積分型Ａ／Ｄ変換器を使用したノイズ除去回路よ
り遥かに高速なノイズ除去動作を行う事が可能となる。
【００１８】上記実施形態で説明した高速ノイズ除去デ
ータ処理部１０の構成は、上述したように数値積分計算
を行うものであり、この数値演算処理は、汎用のマイク
ロコンピュータを用いノイズ除去データ処理プログラム
の実行で構成することもでき、ＦｉＦｏメモリ２〜割り
算器７、及び制御部に相当する機能をこのノイズ除去デ
ータ処理プログラムによって構成すれば上記同様の作用
効果を得ることができる。
ータ処理部１０の構成は、上述したように数値積分計算
を行うものであり、この数値演算処理は、汎用のマイク
ロコンピュータを用いノイズ除去データ処理プログラム
の実行で構成することもでき、ＦｉＦｏメモリ２〜割り
算器７、及び制御部に相当する機能をこのノイズ除去デ
ータ処理プログラムによって構成すれば上記同様の作用
効果を得ることができる。
【００１９】上記実施形態で説明したノイズ除去データ
処理装置は、ＤＣ電圧を測定するＤＣ電圧測定装置や、
デジタル電圧測定器に適用してこれら電圧測定時におけ
るノイズ除去動作を行うことができ、測定時における高
速Ａ／Ｄ変換出力の商用電源周波数ノイズを除去できる
測定データの高精度化を図ることができるようになる。
処理装置は、ＤＣ電圧を測定するＤＣ電圧測定装置や、
デジタル電圧測定器に適用してこれら電圧測定時におけ
るノイズ除去動作を行うことができ、測定時における高
速Ａ／Ｄ変換出力の商用電源周波数ノイズを除去できる
測定データの高精度化を図ることができるようになる。
【００２０】
【発明の効果】以上説明したように、本発明は高速Ａ／
Ｄ変換しつつデータノイズを除去することが可能とな
り、特に商用電源周波数のノイズの影響を受ける事な
く、高速なＡ／Ｄ変換が行えるようになる。
Ｄ変換しつつデータノイズを除去することが可能とな
り、特に商用電源周波数のノイズの影響を受ける事な
く、高速なＡ／Ｄ変換が行えるようになる。
【図１】本発明のノイズ除去データ処理装置の構成を示
すブロック図
すブロック図
【図２】本発明の測定データ処理アルゴリズムを示す図
【図３】本発明のノイズ除去効果を示すためのシミュレ
ーション結果の図
ーション結果の図
【図４】本発明のノイズ除去効果を示すためのシミュレ
ーション結果の図
ーション結果の図
【図５】従来例を示すブロック図
【図６】従来例のタイミング図
１ Ａ／Ｄ変換器 ２ ＦｉＦｏメモリ ３ 加算器 ４ データ切り換え器 ５ 減算器 ６ ラッチ回路 ７ 割り算器
Claims (4)
- 【請求項１】 ノイズ除去に有効な特定時間の窓に特定
回数ｎのＡ／Ｄ変換を行う逐次比較型の高速Ａ／Ｄ変換
器と、 前記Ａ／Ｄ変換器から出力される毎回の変換データとラ
ッチ回路から出力されるデータを加算する加算回路と、 前記Ａ／Ｄ変換器から出力される毎回の変換データを前
記特定回数ｎ分だけ一時格納し、且つ特定回数ｎの遅れ
のデータを出力するＦｉＦｏメモリと、 前記加算回路の加算結果から前記ＦｉＦｏメモリ出力の
特定回数ｎの遅れのデータを減算する減算回路と、 イニシャル時のデータ内容を０として前記減算回路の出
力を保持し、前記加算回路に出力するラッチ回路と、 前記Ａ／Ｄ変換器のイニシャル時から前記特定回数ｎ迄
の間を強制的に０のデータ内容として前記減算回路に出
力する切り換え器と、 前記減算回路から出力されるｎ回加算されたデータの平
均を取り出力する割り算器とを備えたことを特徴とする
ノイズ除去データ処理装置。 - 【請求項２】 ノイズ除去に有効な特定時間の窓に特定
回数ｎのＡ／Ｄ変換を行う逐次比較型の高速Ａ／Ｄ変換
器と、 前記Ａ／Ｄ変換器から出力される毎回の変換データとラ
ッチ回路から出力されるデータを加算する加算回路と、 前記Ａ／Ｄ変換器から出力される毎回の変換データを前
記特定回数ｎ分だけ一時格納し、且つ特定回数ｎの遅れ
のデータを出力するＦｉＦｏメモリと、 前記加算回路の加算結果から前記ＦｉＦｏメモリ出力の
特定回数ｎの遅れのデータを減算する減算回路と、 イニシャル時のデータ内容を０として前記減算回路の出
力を保持し、前記加算回路に出力するラッチ回路と、 前記Ａ／Ｄ変換器のイニシャル時から前記特定回数ｎ迄
の間を強制的に０のデータ内容として前記減算回路に出
力する切り換え器と、 前記減算回路から出力されるｎ回加算されたデータの平
均を取り出力する割り算器とからなるノイズ除去手段
と、 ＤＣ電圧を測定し前記ノイズ除去手段に出力するＤＣ測
定手段とを備えたことを特徴とするＤＣ電圧測定装置。 - 【請求項３】 ノイズ除去に有効な特定時間の窓に特定
回数ｎのＡ／Ｄ変換を行う逐次比較型の高速Ａ／Ｄ変換
器と、 前記Ａ／Ｄ変換器から出力される毎回の変換データとラ
ッチ回路から出力されるデータを加算する加算回路と、 前記Ａ／Ｄ変換器から出力される毎回の変換データを前
記特定回数ｎ分だけ一時格納し、且つ特定回数ｎの遅れ
のデータを出力するＦｉＦｏメモリと、 前記加算回路の加算結果から前記ＦｉＦｏメモリ出力の
特定回数ｎの遅れのデータを減算する減算回路と、 イニシャル時のデータ内容を０として前記減算回路の出
力を保持し、前記加算回路に出力するラッチ回路と、 前記Ａ／Ｄ変換器のイニシャル時から前記特定回数ｎ迄
の間を強制的に０のデータ内容として前記減算回路に出
力する切り換え器と、 前記減算回路から出力されるｎ回加算されたデータの平
均を取り出力する割り算器とからなるノイズ除去手段
と、 入力電圧をデジタル測定し前記ノイズ除去手段に出力す
るデジタル測定手段とを備えたことを特徴とするデジタ
ル電圧測定器。 - 【請求項４】 ノイズ除去に有効な特定時間の窓に特定
回数ｎのＡ／Ｄ変換を行う逐次比較型の高速Ａ／Ｄ変換
器を用い、 前記Ａ／Ｄ変換器から出力される変換データを前記ｎ回
分の平均を取り出力するために、ンピュータをノイズ除
去データプログラムの実行でノイズ除去処理させるもの
であり、該ノイズ除去データプログラムは、 前記Ａ／Ｄ変換器から出力される毎回の変換データとラ
ッチ手段でラッチしたデータを加算させる加算手段と、 前記Ａ／Ｄ変換器から出力される毎回の変換データを前
記特定回数ｎ分だけ一時格納し、且つ特定回数ｎの遅れ
のデータを出力させるＦｉＦｏメモリ手段と、 前記加算手段の加算結果から前記メモリ手段が出力する
特定回数ｎの遅れのデータを減算させる減算手段と、 イニシャル時のデータ内容を０として前記減算手段の出
力を保持し、前記加算手段に出力するラッチ手段と、 前記Ａ／Ｄ変換器のイニシャル時から前記特定回数ｎ迄
の間を強制的に０のデータ内容として前記減算手段に出
力させる切り替え手段と、 前記減算手段から出力されるｎ回加算されたデータの平
均を取り出力する割り算手段とを備えたことを特徴とす
るノイズ除去データ処理プログラムを記録した記録媒
体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286880A JP2002100986A (ja) | 2000-09-21 | 2000-09-21 | ノイズ除去データ処理装置、及び該装置を用いたｄｃ電圧測定装置、デジタル電圧測定器、並びにノイズ除去データ処理プログラムを記録した記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286880A JP2002100986A (ja) | 2000-09-21 | 2000-09-21 | ノイズ除去データ処理装置、及び該装置を用いたｄｃ電圧測定装置、デジタル電圧測定器、並びにノイズ除去データ処理プログラムを記録した記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100986A true JP2002100986A (ja) | 2002-04-05 |
Family
ID=18770735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000286880A Pending JP2002100986A (ja) | 2000-09-21 | 2000-09-21 | ノイズ除去データ処理装置、及び該装置を用いたｄｃ電圧測定装置、デジタル電圧測定器、並びにノイズ除去データ処理プログラムを記録した記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100986A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100529779C (zh) * | 2005-03-12 | 2009-08-19 | 鸿富锦精密工业（深圳）有限公司 | 排线开短路测试仪 |
-
2000
- 2000-09-21 JP JP2000286880A patent/JP2002100986A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100529779C (zh) * | 2005-03-12 | 2009-08-19 | 鸿富锦精密工业（深圳）有限公司 | 排线开短路测试仪 |
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