JP2002100877A - セラミック多層基板の表面電極構造及び表面電極の製造方法 - Google Patents

セラミック多層基板の表面電極構造及び表面電極の製造方法

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Abstract

(57)【要約】 【課題】 ＳＡＷ素子の金−金接合及びはんだ部品のは
んだ付けによる搭載の両方に適し、セラミック多層基板
を用いた各々の部品の安定した搭載を可能にし、信頼性
の向上が可能なセラミック多層基板の表面電極構造を提
供する。 【解決手段】 表面弾性波素子としてのフリップチップ
３０を金−金接合で搭載するＳＡＷ素子搭載用表面電極
及びはんだ部品搭載用表面電極を表面に有するセラミッ
ク多層基板の表面電極構造において、少なくとも最下層
を、一部がセラミック多層基板４０に埋設される銀焼結
導体５１とし、ニッケル又はニッケル合金層５２を中間
に含み、最表層を金層５３としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、セラミック多層基
板上に、はんだ搭載型表面実装部品とフリップチップ実
装型表面弾性波素子を搭載する高周波モジュール部品に
おいて、各々の部品の安定した搭載を可能にし、信頼性
の向上を図ることのできるセラミック多層基板の表面電
極構造及び表面電極の製造方法に関する。
【０００２】
【従来の技術】電子機器において、その小型化は市場要
求が常にあり、使用される部品についても小型化、軽量
化が要求される。携帯電話に代表される、高周波機器に
おいてはこの傾向が著しく、使用する部品においても、
特にこの傾向が顕著に見られる。高周波機器において
は、部品の搭載においても、高密度化が進み、小型、軽
量化の要求に対応してきている。素子を搭載する基板
も、このような小型化に対応するために、導体層が単層
の基板に代わって多層基板が主に用いられている。
【０００３】セラミック多層基板は多層基板の絶縁層を
電気的に絶縁体のセラミックで、また、導体層を銀等で
形成する。一般的な樹脂多層基板に比べて、高周波での
損失が少ない、熱伝導がよい、寸法精度がよい、信頼性
に優れる等の特徴を併せ持つ。
【０００４】また、セラミック多層基板においては、内
導体をコイル形状にする、あるいは平行に対向させるこ
とによって、それぞれ内部にインダクタンス、キャパシ
タンスを形成することが可能で、さらに、低損失で寸法
精度がよいことから、Ｑの高くまた、公差の小さい素子
を内部に形成することができる。
【０００５】こうした特徴は、特に携帯電話等の高周波
回路において、表面に様々な部品を搭載し、あわせて高
特性、小型化を併せ持つ集合素子、つまり、モジュール
として活かされている。
【０００６】高周波モジュールは、一方で、回路をその
機能毎にまとめるために、従来のディスクリート部品を
一つ一つ搭載して、回路を形成していく手法に比べて、
機器の構造がシンプルになり、信頼性、特性に優れるも
のを提供できるようになる。また、従来のデスクリート
部品においては各部品ごとの特性を組み合わせて、機能
を果たしていくために、設計が複雑になっているが、モ
ジュール化をすることによってモジュール毎に特性仕様
が決まっているために、機器の設計を行う際に、設計の
構造化ができ、短期間化、省力化ができる。
【０００７】図６に全世界でもっとも端末数の多いＧＳ
Ｍデュアルバンド型携帯電話のブロック図を示す。図
中、ＡＮＴは電波の送受信用のアンテナ、ＤＰＸは複数
周波分離フィルタとしてのダイプレクサ（２周波切り換
えフィルタ）、Ｔ／Ｒ ＳＷは送受信切り替え手段とし
ての送受切り替えスイッチ、ＬＰＦは送信段高調波抑圧
フィルタとしてのローパスフィルタ、ＢＰＦは受信段の
バンドパスフィルタである。
【０００８】このような携帯電話用回路において、モジ
ュール化はいくつかの機能で行われており、例えばアン
テナスイッチ部で実際に多層基板上に素子を搭載するこ
とで進められている。
【０００９】図７にアンテナスイッチ部にあたるモジュ
ールの例を示す。図中、１０はセラミック多層基板であ
り、内部にインダクタ部１１、キャパシタ部１２が設け
られ、外部電極１３を有している。また、セラミック多
層基板１０上にはスイッチ素子としてのダイオードや抵
抗等のチップ部品１５が搭載され、さらにセラミック多
層基板上部全体を覆うようシールドケース１６が設けら
れている。但し、図７のモジュールは表面弾性波素子
（以下、ＳＡＷ素子という）は含んではいないか、含む
としてもパッケージ部品を搭載していた。
【００１０】現在は、パワーアンプ、アンテナスイッチ
モジュール等の単機能でモジュール化が実現されている
が、より広範の機能がモジュール化されれば、さらに、
モジュール化の利点が引き出されることになる。勿論Ｓ
ＡＷ素子を加えたモジュール化も重要となる。
【００１１】従来のＳＡＷ素子は、いわゆるパッケージ
部品を用いていた。勿論、パッケージ部品を搭載してモ
ジュール化を行うことも可能であるが、本発明で後述す
るように素子チップを直接基板に搭載する方が、小型、
低背形状が実現でき、さらに低コストが実現できると思
われる。
【００１２】セラミック多層基板はインダクタンス、キ
ャパシタンスが内蔵でき、そのために小型化ができるこ
とが特徴になるが、反面、そのために、低背化が困難に
なる。そのため、基板にさらにパッケージを搭載する一
般的なモジュールにおいては、今後進む低背化の需要に
十分にこたえられない。また、パッケージ品において
は、もともとのベアチップに比べて広い占有面積を必要
とする。使用部品の中で、ＳＡＷ素子はもっとも高背の
もので、また、占有面積も広い。こうした状況では、Ｓ
ＡＷチップを何らかの形で、パッケージを用いずに、直
接、セラミック多層基板に搭載することが望まれてい
る。
【００１３】一方、ＳＡＷ素子の製造においては、ＳＡ
Ｗチップを作成する工程とパッケージに搭載、密閉する
工程の各々があり、各々のコストが同程度かかってい
る。仮に、セラミック多層基板に直接搭載が可能なら
ば、パッケージに搭載、密閉する工程を経ることがない
ために、安価なものを作成することもできる。
【００１４】以上、記してきたように高周波モジュール
においては、ＳＡＷ素子をチップのまま直接、他の部品
をはんだ付けでセラミック多層基板に搭載することが望
ましい。
【００１５】
【発明が解決しようとする課題】ところで、上述したも
のを実現するためにはセラミック多層基板上に対して、
ＳＡＷ素子のフリップ実装工程と、はんだ搭載部品のは
んだ付け工程を両立させる必要がある。
【００１６】ＳＡＷ素子の接合はセラミック多層基板の
表面電極の最表層を金（Ａｕ）として金−金のバンプ接
合で行うのが一般的であり、はんだ接合の場合は基板上
のランド部分の表面は錫、又ははんだ皮膜が一般的であ
り、各々メッキで形成するのが通常である。
【００１７】また、はんだ付け工程は、一般的に、基板
表面のランド部分にはんだペーストを塗布し、次いで、
はんだ搭載部品を載せ、リフロー等の熱処理を行うこと
によって固着する。この場合、はんだペースト中のフラ
ックスが気化して、表面電極との界面を活性化してはん
だの濡れ性を確保する。
【００１８】本発明の場合、ＳＡＷ素子は露出したかた
ちで搭載することを前提とするので、先に搭載された場
合、はんだ搭載部品のはんだ付けの際にフラックスの付
着がおき、ＳＡＷ素子の特性に大きな影響を与えること
になる。このため、本発明のように、ベア状態のＳＡＷ
素子と、はんだによる搭載部品を混載する方法は確立し
ていない。
【００１９】現行の小型ＳＡＷ素子の場合は、例えば特
開平１０−７９６３８号公報に示すように、フリップチ
ップ搭載と呼ばれる方法で、セラミック基板、又は樹脂
基板に固定されている。これを図８に示し、図中、２０
は基板、３０はＳＡＷ素子としてのフリップチップであ
る。基板２０には表面が金（Ａｕ）の電極２１が形成さ
れ、フリップチップ３０はＳＡＷ用の梯子状電極を形成
した主面に金スタッドバンプ３１を形成したものであ
る。そして、ＳＡＷ用の梯子状電極を形成した主面を下
向きとしてフリップチップ３０は金−金接合によりフリ
ップ搭載（フェースダウンボンディング）される。
【００２０】本発明においても、ＳＡＷ素子の搭載にお
いてはこの方法に倣うことが有効と考えるが、他のはん
だ接合部品と混載しても問題の無いものとしなければな
らない。とくに、ＳＡＷ素子単体の場合と異なり、他の
部品との複合モジュールを組む場合、セラミック多層基
板は厚いものとなる。この場合、接合部にかかる応力は
通常のパッケージ品に比べ大きなものとなる。
【００２１】特開平６−９７３１５号公報にＳＡＷ素子
と他の回路部品を搭載し、封止した先行例が開示されて
いる。この先行例においては、樹脂基板に、ＳＡＷ素子
を表向きに固定し、ワイヤーボンドにより、電気的接続
を取っていて、本発明のように、セラミック多層基板に
ＳＡＷ素子をフリップチップ搭載することを想定したも
のと明らかに異なる。本発明においては、フリップチッ
プ搭載を行うことによって、さらに小型化ができる。ま
たフリップチップという形態をとることによって基板と
の熱膨張率の差による影響を小さくできる点が相違す
る。前記の特開平６−９７３１５号公報においては、セ
ラミック基板は熱膨張率の差があって、そのために、問
題があるとしているが、本発明の場合には、そのような
影響は極めて小さくなる。特に、ＳＡＷ素子の温度係数
と、熱膨張率の差は打ち消す方向にあり、フリップチッ
プ搭載した樹脂基板の場合とセラミック基板の場合のフ
リップチップ中心周波数の温度特性は図５に示すように
セラミック基板の方がむしろ良好になる。
【００２２】また、前記の特開平６−９７３１５号公報
は、一見、他の受動部品との混載を開示しているように
見えるが、本発明のように、はんだ搭載部品との混載を
前提とするものではない。特に封止にはんだを用いてい
るが、この場合、フラックスによる汚染を避けるため
に、瞬間加熱方式を開示している。つまり、はんだ搭載
部品との混載は、極めて難しいことを示唆している。
【００２３】上述したことにおいては、２つの課題が含
まれている。一つは、はんだ付け工程とＳＡＷフリップ
チップ搭載の両方で接続が可能な電極構造であり、さら
に一つは、各々の工程で、影響を与えない工程フローで
ある。例えば、工程フローにおいては、先にはんだ付け
部品を搭載し、ドライエッチング等の処理によりＳＡＷ
素子搭載面のフラックスを除去することで、搭載が可能
となる。
【００２４】本発明においては、特に前者の電極構造を
課題とする。この場合次に示すような解決すべき問題が
ある。
【００２５】(1) 最上層を金−金接合、はんだ接合の
両方に適した、材質及び構造にする。
【００２６】(2) 金−金接合を安定して行うために電
極間で高低差の少ないもの、さらに表面の凹凸の少ない
ものとする必要がある。
【００２７】そこで、本発明は、上記の点に鑑み、ＳＡ
Ｗ素子の金−金接合及びはんだ部品のはんだ付けによる
搭載の両方に適し、セラミック多層基板を用いた各々の
部品の安定した搭載を可能にし、信頼性の向上が可能な
セラミック多層基板の表面電極構造及び表面電極の製造
方法を提供することを目的とする。
【００２８】本発明のその他の目的や新規な特徴は後述
の実施の形態において明らかにする。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、本願請求項１の発明は、表面弾性波素子を金−金接
合で搭載するＳＡＷ素子搭載用表面電極及びはんだ部品
搭載用表面電極を表面に有するセラミック多層基板の表
面電極構造において、少なくとも最下層を、一部がセラ
ミック多層基板に埋設される銀焼結導体とし、ニッケル
又はニッケル合金層を中間に含み、最表層を金層とする
ことを特徴としている。
【００３０】本願請求項２の発明は、請求項１におい
て、前記ニッケル又はニッケル合金層が１μｍ以上１０
μｍ以下の厚さであり、前記金層が０．３μｍ以上３μ
ｍ以下の厚さであることを特徴としている。
【００３１】本願請求項３の発明は、請求項１又は２に
おいて、前記銀焼結導体の厚みを１０μｍ以上４０μｍ
以下とし、前記銀焼結導体の前記セラミック多層基板に
対する埋設部分の深さを前記銀焼結導体の厚みの６０％
以上９５％以下としたことを特徴としている。
【００３２】本願請求項４の発明は、請求項１，２又は
３において、前記ＳＡＷ素子搭載用表面電極同士の高さ
のギャップが３μｍ以下であることを特徴としている。
【００３３】本願請求項５の発明は、表面弾性波素子を
金−金接合で搭載するＳＡＷ素子搭載用表面電極及びは
んだ部品搭載用表面電極を表面に有するセラミック多層
基板の表面電極の製造方法において、銀導体ペーストを
塗布した焼成前のセラミック多層基板にプレス処理を施
し、次いで焼成することにより、少なくとも一部がセラ
ミック多層基板に埋設される最下層の銀焼結導体を形成
する工程と、中間層として無電解メッキによってニッケ
ル又はニッケル合金層を形成する工程と、最表層として
電解又は無電解メッキにより金層を形成する工程とを備
えることを特徴としている。
【００３４】(1) 前記［発明が解決しようとする課
題］の項で述べた最上層を金−金接合、はんだ接合の両
方に適した、材質及び構造にする点については、表面電
極の最表層を金によって形成すればよい。ただし金−金
接合に用いる金は超音波印加時の接着性をよくするため
に９９．９９％以上の純金を用いることが望ましい。こ
の場合、純金ははんだ濡れ性に富み、はんだ搭載部品の
表面電極としても適している。しかしながら、純金は柔
らかく、また、はんだ溶融時にいわゆるはんだ食われが
起こり、電極としては形状を維持できなくなることがあ
る。
【００３５】一方、セラミック多層基板においては、そ
の表面導体には一般的に焼結銀が用いられる。この焼結
銀はセラミック材料との密着性を確保するために微量の
ガラスが添加される。焼結銀はもともと粉体であったも
のを粒成長させたものであり、もとより表面の平滑性が
悪い。また、本発明で対象とする電極構造に必要な、金
との接合性、また、はんだ濡れ性も乏しい。
【００３６】このような、銀焼結導体と金層との２層構
造をとれば、上述の問題は一見して解決するように思え
るが、銀と金の密着性が悪い、また、銀も条件によって
ははんだ食われを起こす、下地の凹凸を金層だけでは吸
収しきれない、その結果、金バンプの接合を安定して行
うことができない、等の問題が残り実用的ではない。
【００３７】これらを問題は、銀と金の間に適当な厚さ
のニッケル層又はニッケル合金層をはさむことで解決さ
れる。ニッケル層又はニッケル合金層は、例えばメッキ
によって比較的厚くつけることができ、銀、金とも非常
によく密着する。また、はんだに対しては侵食されず、
また、銀焼結導体の表面の凹凸を吸収できる。
【００３８】また、銀焼結導体を焼結前に、プレス等の
処理で平坦化を施すことによって、大きく改善すること
ができる。また、プレス処理を施して、銀焼結導体の一
部をセラミック焼結体に埋設することで、セラミック基
板と銀焼結導体の密着性を向上させることができる。
【００３９】(2) 金−金接合を安定して行うために基
板上の表面電極間の高低差を小さくする必要がある点に
ついては、以下のことが言える。つまり、銀焼結導体の
形成においては、通常ペースト状態の銀をスクリーン印
刷によってセラミック多層基板上に形成する。この場
合、スクリーンに設けたパターンの大きさによって、ペ
ーストの塗布量は一定でなく、大きいパターンほど厚く
なる傾向がある。仮に表面電極間に段差があった場合に
は、ＳＡＷ素子側の金バンプと表面電極との間で接合不
良が発生することになる。
【００４０】これについては、もともとの銀焼結導体の
平坦化処理を行う効果は顕著で、後述するように焼結後
の高低差を著しく吸収することができる。さらに、メッ
キ処理においてもこの高低差は拡大する傾向にある。特
に銀表面の凹凸を覆うためには、５μｍ程度のニッケル
メッキを付けることがあるが、この場合、メッキの付着
厚みがパターン間でばらつくことを防がなければならな
い。こうした目的には無電解メッキがとくにふさわし
い。
【００４１】一方で、金においては、付着厚みが少ない
ことで、一定の膜厚が確保できれば、特に問題とはなら
ないが、薄く均一につけることがコスト削減につなが
り、このような目的には、やはり無電解メッキが好まし
い。
【００４２】本発明によれば、これらはすべて、問題な
く解決することができる。
【００４３】
【発明の実施の形態】以下、本発明に係るセラミック多
層基板の表面電極構造及び表面電極の製造方法の実施の
形態を図面に従って説明する。
【００４４】図１（Ａ）は本発明の実施の形態であっ
て、ＳＡＷ素子を含む高周波モジュール部品を構成する
ときのセラミック多層基板の表面電極構造を、同図
（Ｂ）の比較例の表面電極構造と対比して示し、図２は
実施の形態における表面電極の平坦化処理工程を示し、
図３はＳＡＷ素子を含む高周波モジュール部品を構成し
た場合の表面導体パターン及び部品配置を示し、図４は
その高周波モジュール部品の回路図を示す。
【００４５】図１（Ａ）において、４０はセラミック多
層基板であり、このセラミック多層基板には、例えばア
ルミナガラス複合セラミックを絶縁層とし、内導体層
（図示せず）を１５層有するものを用いた。外形は約６
mm×４mmで厚みは０．８mmとした。セラミック多層基板
４０の表面導体層、つまり表面電極５０のパターン、及
びＳＡＷ素子、ダイオードＤｉ、抵抗Ｒ、インダクタＬ
等の部品搭載位置を図３に示す。
【００４６】前記セラミック多層基板４０の表面電極５
０は、最下層を銀の焼結導体５１で形成する。この場
合、図２（Ａ）のようにセラミック多層基板４０となる
焼成前のセラミック銀積層体４０Ａに対して、その焼結
処理前に、銀の焼結導体となるべき銀導体ペースト５１
Ａをスクリーン印刷で塗布した表面にプレス体４５を押
し当てて加圧プレスを行い、同図（Ｂ）のように平坦化
処理する。その後、セラミック銀積層体４０Ａと銀導体
ペースト５１Ａとを同時焼成して一部がセラミック多層
基板に埋設された銀の焼結導体５１を有するセラミック
多層基板４０を得る。
【００４７】セラミック多層基板４０の焼成後、銀の焼
結導体５１の厚みが１０μｍ以上４０μｍ以下となるよ
うにし、銀の焼結導体５１の前記セラミック多層基板４
０に対する埋設部分の深さを当該銀の焼結体５１の厚み
の６０％以上９５％以下に設定することが好ましい。
【００４８】なお、前記プレス圧を変化させた場合にお
ける銀の焼結導体５１の焼成後の埋設状態と各焼結導体
５１同士のギャップ（高低差）、表面粗さの状態の関係
については、表１の説明の所で後述する。
【００４９】図１（Ａ）のように最下層の銀の焼結導体
５１を有するセラミック多層基板４０に対して、中間層
となる下地メッキ層としてニッケル又はニッケル合金層
５２を電解メッキ又は無電解メッキで所定膜厚で形成す
る（但し、後述するように無電解メッキの方が好まし
い）。
【００５０】その後、最表層の金層５３となる金皮膜を
電解メッキ又は無電解メッキで所定膜厚で形成する。
【００５１】この結果、最下層の銀の焼結導体５１、中
間層のニッケル又はニッケル合金層５２及び金層５３か
らなる表面電極５０がセラミック多層基板４０上に形成
される。
【００５２】このような表面電極構造を持つセラミック
多層基板４０にはんだ部品を搭載する場合、表面電極５
０のうちのはんだ接合部に、はんだペーストを塗布し、
インダクタ、キャパシタ、ダイオード、抵抗等のそれぞ
れの部品を搭載し、続いて、リフロー炉に通して、はん
だの固着を行う。その後、プラズマ洗浄を行い、後でＳ
ＡＷ素子を搭載するＳＡＷ素子搭載面のフラックスを除
去する。
【００５３】ＳＡＷ素子の搭載は、ＳＡＷ素子を金−金
接合（金ボールボンド法による接合）によりフリップ実
装するものであり、ＳＡＷ素子は、パッケージ品ではな
くフリップチップ実装型ＳＡＷ素子、つまりベアチップ
である図８のようなフリップチップ３０を用いる。フリ
ップチップ３０は、パッケージ品と同様のプロセスを経
て、ＳＡＷ用の梯子状電極を形成した主面に金スタッド
バンプ３１を形成したものである（つまり、パッケージ
品における後半のパッケージに搭載、密閉する工程を省
略して得られる）。そして、セラミック多層基板４０上
の表面電極５０に対して、ＳＡＷ用の梯子状電極を形成
した主面を下向きとしてフリップチップ３０は金−金接
合によりフリップ搭載（フェースダウンボンディング）
される。なお、図１（Ａ）では表面電極５０上に搭載さ
れるフリップチップ３０を仮想線で示した。このフリッ
プチップ３０のフェースダウンボンディングは、セラミ
ック多層基板４０にフリップチップ３０を伏せた形で、
所定の位置におき、フリップチップ３０側から９Ｗの超
音波を０．６秒間、同時に３００ｇの荷重をかけながら
印加して、金スタッドバンプ３１と基板側表面電極５０
の金表面との接合を超音波ボンディングで行った。
【００５４】なお、表面電極５０のメッキの種類、厚
み、ギャップ、横押し強度の関係等を表２の説明の所で
後述する。なお、表１及び表２の測定に際しては電子顕
微鏡で断面の観察を行った。
【００５５】この実施の形態において、セラミック多層
基板４０上に、図３のようにダイオードＤｉ、抵抗Ｒ、
インダクタＬ等のはんだ部品をはんだ付けし、ＳＡＷ素
子としてのフリップチップ３０をフェースダウンボンデ
ィングして図４の回路の高周波モジュール部品を作製し
た場合、その外形は、縦横約６mm×４mmで、高さは１．
５mmとすることが可能である。
【００５６】図４の回路図のうち、ＳＡＷ素子を除く部
分は、モジュールとしてすでに製品化しており、その大
きさは同様に約６mm×４mmの大きさとなっている。今回
同様の大きさのものに、ＳＡＷ素子を２個搭載でき、そ
のことでも小型化が可能であることが十分わかる。ま
た、本実施の形態に係るモジュール部品の高さは１．５
mmであり、従来製品（セラミック多層基板上にはんだ部
品を装着したモジュール）に単にＳＡＷパッケージ品を
搭載する場合に比べて低背化が十分に行えることがわか
る。
【００５７】図５は本実施の形態のようにセラミック基
板にＳＡＷ素子のフリップチップを搭載した場合（点
線）と、樹脂基板に同様にフリップチップを搭載した場
合（実線）の中心周波数の温度特性を示す。セラミック
多層基板の方が温度変化に伴う周波数変化が小さいこと
が判る。
【００５８】以下の表１は、基板４０上の表面電極５０
の最下層となる銀の焼結導体５１の厚みを１０μｍ、３
０μｍ、４０μｍと変え、かつプレス圧を変化させて基
板４０に対する導体５１の埋設量を５０〜１００％の範
囲で変化させた試料を作製し、導体５１相互のギャップ
（高低差）、表面粗さを測定したものである。このとき
用いた導体パターンは図３であり、実際の測定点はＡ、
Ｂとした。図中のＡ、Ｂは実際に金バンプの接触位置に
当たる。
【００５９】
【表１】 図２のプレス工程を省略した場合には、図１（Ｂ）の比
較例のように最下層の銀の焼結導体５１が埋設されない
ため、表面電極５０間のギャップが大きくなり、かつ表
面粗さも大きくなるが、プレス工程で最下層の銀の焼結
導体５１の一部を基板４０中に埋設することで、表１の
ようにギャップは縮小し、かつ表面粗さも小さくなる。
表１中のギャップについてはこの後のメッキ工程によっ
て大きく左右されるが、この段階で概ね３μｍ程度以下
に収めておくことが望ましい。また表面粗さについて
は、やはりこのあとのメッキ工程で軽減することができ
るが５μｍ程度以下に収めることが望ましい。銀の焼結
導体５１の導体厚さは１０μｍ、３０μｍ、４０μｍの
いずれにおいても、ギャップ及び表面粗さを満足させる
範囲が存在する。但し、銀の焼結導体５１の導体厚さ１
０μｍ〜４０μｍの範囲において、埋設量が６０％に満
たない場合、プレス工程を省略したものよりはギャッ
プ、表面粗さ共に若干の改善が見られるが著しい改善は
見られない。また９５％を超えて埋設させると、焼成時
にセラミックとの界面でクラックが入る。望ましい埋設
量の範囲は６０％以上９５％以下であり、とくに８０％
以上９０％以下が好ましい。
【００６０】次に、ニッケルメッキの検討を行う。電解
メッキと無電解メッキを比較するために、銀の焼結導体
の厚さが３０μｍ、９５％埋設量のものに、各々実際に
処理時間を変えてメッキを行った。
【００６１】電解メッキを用いた場合、電極個所によっ
て厚みのバラツキが大きく、すべてを覆うためには、も
っとも厚い部分が３μｍ以上となった。また後で記すよ
うに、銀の焼結導体５１の凹凸を吸収するためには２μ
ｍ以上の厚みのニッケル層が望ましいが、最薄部を２μ
ｍにするためには最厚部を６μｍとする必要があり、結
局ギャップが４μｍ程度発生した。
【００６２】同様に無電解メッキを用いた場合、このよ
うなギャップは、最厚部を５μｍとした場合でも、最薄
部は３μｍ程度であり、こうした目的については、ニッ
ケル無電解メッキを用いることが望ましいことがわかっ
た。
【００６３】ニッケル無電解メッキについては、広くＮ
ｉＰ，ＮｉＢの系統が知られているが、本実施の形態で
はいわゆる広義のＮｉメッキをさすもので、各々はもち
ろん含んでいる。
【００６４】以下の表２はニッケルメッキ、金メッキの
種類、厚みと、電極間のギャップ、横押し強度、熱衝撃
試験結果との関係を示す。
【００６５】
【表２】 ここで、ニッケルメッキは無電解メッキとし、膜厚０．
５μｍ〜１５μｍの範囲で変化させ、その後の金メッキ
は無電解又は電解メッキとし、膜厚０．１μｍ〜１０μ
ｍの範囲で変化させた試料を作製して測定を行った。横
押し強度の測定に際しては、ＳＡＷチップにあらかじめ
金スタッドバンプを形成し、これを多層基板に伏せた形
で所定の位置におき、ＳＡＷ素子側から９Ｗの超音波を
０．６秒、同時に３００ｇの荷重をかけながら印加し
て、金バンプと基板の金表面との接合を行い、この状態
で、各条件試料の横押し強度を測定し、また、電子顕微
鏡で断面の観察を行った。熱衝撃試験はさらに条件を明
確にするために行ったものであり、試験条件は低温側で
−４０℃、高温側で８５℃、各々３０分間保持を１００
サイクル実施した。評価は基板４０上に搭載したＳＡＷ
素子の挿入損失の測定を行い、初期に２ｄＢ程度であっ
たものが、５ｄＢ以上となったものを不合格とし、試料
１００個中の不合格数で判断した。
【００６６】表２において、ニッケル無電解メッキを１
μｍ以上にした場合、概ね、表面の平滑状態が実現でき
た。１０μｍを超えると、メッキ延びが発生し、パター
ン間のショートが頻発した。従って、ニッケル無電解メ
ッキの好ましい膜厚は、１μｍ以上１０μｍ以下であ
り、より好ましい範囲は２μｍ以上５μｍ以下である。
【００６７】また、金メッキ層は厚さが０．３μｍより
も少ないと、金接合強度が著しく劣化し、横押し強度が
著しく低下した。また、３μｍを超えるとやはり劣化
し、このときに、メッキが剥がれる現象が見られた。従
って、０．３μｍ以上３μｍ以下の範囲が好ましい。ギ
ャップの大きさを３μｍ以下、あるいは表面粗さを３μ
ｍ以下にすると、金−金接合の密着性（横押し強度、熱
衝撃試験）がさらに安定することがわかる。
【００６８】この実施の形態によれば、次の通りの効果
を得ることができる。
【００６９】(1) セラミック多層基板４０に、フリッ
プチップ実装型ＳＡＷ素子やはんだ搭載部品を実装して
高周波電子回路モジュール部品を構成するような場合に
おいて、ＳＡＷ素子搭載用表面電極、はんだ搭載部品用
表面電極を、前記基板４０に一部埋設される銀焼結導体
５１の最下層、中間層のニッケル又はニッケル合金層５
２、最表層の金層５３を順に重ねることによって構成し
たので、ＳＡＷ素子としてのフリップチップ３０の金−
金接合（フェースダウンボンディング）による搭載、は
んだ部品のはんだ付けによる搭載を両立して行え、か
つ、ＳＡＷ素子搭載部における安定した金−金接合、及
び、はんだ接合部の機械的強度、はんだ濡れ性を同時に
確保できる電極構造を実現できる。
【００７０】(2) ニッケル又はニッケル合金層５２が
１μｍ以上１０μｍ以下の厚さ、金層５３が０．３μｍ
以上３μｍ以下の厚さとなるようにメッキ処理を施すこ
とで、表面粗さを小さくし、必要十分な横押し強度を確
保するとともに熱衝撃試験による不良発生を無くすこと
ができる。
【００７１】(3) セラミック多層基板４０及び銀焼結
導体５１の焼成前において、所定圧のプレス加工を施す
ことで、銀焼結導体５１の厚みを１０μｍ以上４０μｍ
以下、銀焼結導体５１のセラミック多層基板４０に対す
る埋設部分の深さを銀焼結導体５１の厚みの６０％以上
９５％以下とすることで、最下層の銀焼結導体５１同士
のギャップ（高低差）を小さくし、かつ表面粗さも小さ
くできる。このことは、後工程で中間層のニッケル又は
ニッケル合金層のメッキ、最表層の金層のメッキ処理後
のギャップ及び表面粗さを小さくできることになり、Ｓ
ＡＷ素子の金−金接合を良好に実行できる。
【００７２】なお、本発明は、ＳＡＷ素子の金−金接合
による搭載及びはんだ部品のはんだ付けによる搭載の両
方が必要とされる多様なセラミック多層基板を用いたモ
ジュール部品に適用可能であり、図３の部品配置や図４
の回路構成のみに限定されないことは勿論である。
【００７３】以上本発明の実施の形態について説明して
きたが、本発明はこれに限定されることなく請求項の記
載の範囲内において各種の変形、変更が可能なことは当
業者には自明であろう。例えば、さらに中間層としてメ
ッキ第３層を入れても同様の効果が得られることは明ら
かである。
【００７４】
【発明の効果】以上説明したように、本発明によれば、
セラミック多層基板に、フリップチップ実装型ＳＡＷ素
子やはんだ搭載部品を実装して高周波電子回路モジュー
ル部品を構成するような場合において、ＳＡＷ素子搭載
用表面電極、はんだ搭載部品用表面電極を、前記基板に
一部埋設される銀焼結導体の最下層、中間層のニッケル
又はニッケル合金層、最表層の金層を順に重ねることに
よって構成したので、ＳＡＷ素子としての金−金接合に
よる搭載、はんだ部品のはんだ付けによる搭載を両立し
て行え、かつ、ＳＡＷ素子搭載部における安定した金−
金接合、及び、はんだ接合部の機械的強度、はんだ濡れ
性を同時に確保できる電極構造を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態の場合のセラミック多層基
板の表面電極構造を、比較例の場合と対比して示す断面
図である。
【図２】焼成前の銀導体ペーストを塗布したセラミック
多層基板をプレス加工する工程を示す説明図である。
【図３】実施の形態において高周波モジュール部品を構
成するときの表面電極パターン及び部品配置の例を示す
平面図である。
【図４】高周波モジュール部品の回路図である。
【図５】ＳＡＷ素子の温度特性を示すセラミック基板及
び樹脂基板の特性図である。
【図６】ＧＳＭデュアルバンド型携帯電話の高周波回路
ブロック図である。
【図７】アンテナスイッチ部を含むフロントエンドモジ
ュールの例を示す正断面図である。
【図８】ＳＡＷ素子の金−金接合によるフェースダウン
ボンディング（フリップチップ搭載）の例を示す正面図
である。
【符号の説明】
１０，４０ セラミック多層基板 １１ インダクタ部 １２ キャパシタ部 １３ 外部電極 １５ チップ部品 １６ シールドケース ３０ フリップチップ ３１ 金スタッドバンプ ４５ プレス体 ５０ 表面電極 ５１ 銀の焼結導体 ５１Ａ 銀導体ペースト ５２ ニッケル又はニッケル合金層 ５３ 金層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｈ 9/25 Ｈ０５Ｋ 3/34 ５０１Ｆ 9/72 Ｈ０１Ｌ 23/12 Ｃ Ｈ０５Ｋ 3/34 ５０１ 23/14 Ｍ Ｆターム(参考） 5E319 AA03 AB05 AC04 AC17 BB04 CC22 CD25 GG03 5E346 BB16 CC16 CC17 CC37 CC38 CC39 DD23 DD24 DD45 GG40 5J097 AA30 AA34 BB15 HA09 JJ06 JJ09

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 表面弾性波素子を金−金接合で搭載する
    ＳＡＷ素子搭載用表面電極及びはんだ部品搭載用表面電
    極を表面に有するセラミック多層基板の表面電極構造に
    おいて、 少なくとも最下層を、一部がセラミック多層基板に埋設
    される銀焼結導体とし、ニッケル又はニッケル合金層を
    中間に含み、最表層を金層とすることを特徴とするセラ
    ミック多層基板の表面電極構造。
  2. 【請求項２】 前記ニッケル又はニッケル合金層が１μ
    ｍ以上１０μｍ以下の厚さであり、前記金層が０．３μ
    ｍ以上３μｍ以下の厚さである請求項１記載のセラミッ
    ク多層基板の表面電極構造。
  3. 【請求項３】 前記銀焼結導体の厚みを１０μｍ以上４
    ０μｍ以下とし、前記銀焼結導体の前記セラミック多層
    基板に対する埋設部分の深さを前記銀焼結導体の厚みの
    ６０％以上９５％以下とした請求項１又は２記載のセラ
    ミック多層基板の表面電極構造。
  4. 【請求項４】 前記ＳＡＷ素子搭載用表面電極同士の高
    さのギャップが３μｍ以下である請求項１，２又は３記
    載のセラミック多層基板の表面電極構造。とする
  5. 【請求項５】 表面弾性波素子を金−金接合で搭載する
    ＳＡＷ素子搭載用表面電極及びはんだ部品搭載用表面電
    極を表面に有するセラミック多層基板の表面電極の製造
    方法において、 銀導体ペーストを塗布した焼成前のセラミック多層基板
    にプレス処理を施し、次いで焼成することにより、少な
    くとも一部がセラミック多層基板に埋設される最下層の
    銀焼結導体を形成する工程と、 中間層として無電解メッキによってニッケル又はニッケ
    ル合金層を形成する工程と、 最表層として電解又は無電解メッキにより金層を形成す
    る工程とを備えることを特徴とするセラミック多層基板
    の表面電極の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023691A (ja) * 2009-07-16 2011-02-03 Samsung Electro-Mechanics Co Ltd セラミックス基板及びセラミックス基板の製造方法
WO2011138949A1 (ja) * 2010-05-07 2011-11-10 旭硝子株式会社 素子搭載用基板およびその製造方法
WO2012118111A1 (ja) * 2011-03-03 2012-09-07 株式会社村田製作所 基板、デュプレクサ及び基板モジュール
JP2014060446A (ja) * 2013-12-05 2014-04-03 Asahi Glass Co Ltd 素子搭載用基板
JP5737388B2 (ja) * 2011-03-28 2015-06-17 株式会社村田製作所 ガラスセラミック基板およびその製造方法
JP7498680B2 (ja) 2021-03-22 2024-06-12 日本特殊陶業株式会社 配線基板

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI289491B (en) * 2002-04-16 2007-11-11 Tadatomo Suga Reflow soldering method
US9084377B2 (en) * 2007-03-30 2015-07-14 Stats Chippac Ltd. Integrated circuit package system with mounting features for clearance
US8293587B2 (en) 2007-10-11 2012-10-23 International Business Machines Corporation Multilayer pillar for reduced stress interconnect and method of making same
KR20100013033A (ko) * 2008-07-30 2010-02-09 삼성전자주식회사 도금 층을 구비한 도전성 잉크 및 페이스트 인쇄회로기판및 그 제조 방법
US9675443B2 (en) 2009-09-10 2017-06-13 Johnson & Johnson Vision Care, Inc. Energized ophthalmic lens including stacked integrated components
CN102554488B (zh) * 2010-12-16 2015-11-25 北京有色金属研究总院 Led封装用高导热焊锡浆
US8950862B2 (en) 2011-02-28 2015-02-10 Johnson & Johnson Vision Care, Inc. Methods and apparatus for an ophthalmic lens with functional insert layers
US9889615B2 (en) * 2011-03-18 2018-02-13 Johnson & Johnson Vision Care, Inc. Stacked integrated component media insert for an ophthalmic device
US9698129B2 (en) * 2011-03-18 2017-07-04 Johnson & Johnson Vision Care, Inc. Stacked integrated component devices with energization
US10451897B2 (en) 2011-03-18 2019-10-22 Johnson & Johnson Vision Care, Inc. Components with multiple energization elements for biomedical devices
US9110310B2 (en) 2011-03-18 2015-08-18 Johnson & Johnson Vision Care, Inc. Multiple energization elements in stacked integrated component devices
US9804418B2 (en) 2011-03-21 2017-10-31 Johnson & Johnson Vision Care, Inc. Methods and apparatus for functional insert with power layer
US8857983B2 (en) 2012-01-26 2014-10-14 Johnson & Johnson Vision Care, Inc. Ophthalmic lens assembly having an integrated antenna structure
RU2629902C2 (ru) * 2012-01-26 2017-09-04 Джонсон Энд Джонсон Вижн Кэа, Инк. Несущая вставка для офтальмологического устройства с наложенными друг на друга интегрированными компонентами
KR101742412B1 (ko) * 2013-02-08 2017-06-15 미쓰비시덴키 가부시키가이샤 무전해 도금 방법, 및 세라믹 기판
CN103594395A (zh) * 2013-10-24 2014-02-19 天津大学 纳米银焊膏粘接大面积芯片的加压辅助烧结模块及方法
US9715130B2 (en) 2014-08-21 2017-07-25 Johnson & Johnson Vision Care, Inc. Methods and apparatus to form separators for biocompatible energization elements for biomedical devices
US10361405B2 (en) 2014-08-21 2019-07-23 Johnson & Johnson Vision Care, Inc. Biomedical energization elements with polymer electrolytes
US9793536B2 (en) 2014-08-21 2017-10-17 Johnson & Johnson Vision Care, Inc. Pellet form cathode for use in a biocompatible battery
US10361404B2 (en) 2014-08-21 2019-07-23 Johnson & Johnson Vision Care, Inc. Anodes for use in biocompatible energization elements
US9941547B2 (en) 2014-08-21 2018-04-10 Johnson & Johnson Vision Care, Inc. Biomedical energization elements with polymer electrolytes and cavity structures
US9383593B2 (en) 2014-08-21 2016-07-05 Johnson & Johnson Vision Care, Inc. Methods to form biocompatible energization elements for biomedical devices comprising laminates and placed separators
US10627651B2 (en) 2014-08-21 2020-04-21 Johnson & Johnson Vision Care, Inc. Methods and apparatus to form biocompatible energization primary elements for biomedical devices with electroless sealing layers
US10381687B2 (en) 2014-08-21 2019-08-13 Johnson & Johnson Vision Care, Inc. Methods of forming biocompatible rechargable energization elements for biomedical devices
US9599842B2 (en) 2014-08-21 2017-03-21 Johnson & Johnson Vision Care, Inc. Device and methods for sealing and encapsulation for biocompatible energization elements
US10847691B2 (en) * 2014-12-11 2020-11-24 Luminus, Inc. LED flip chip structures with extended contact pads formed by sintering silver
CN106032327B (zh) * 2015-03-20 2020-09-08 深圳光启高等理工研究院 陶瓷基超材料及其制造方法
US10345620B2 (en) 2016-02-18 2019-07-09 Johnson & Johnson Vision Care, Inc. Methods and apparatus to form biocompatible energization elements incorporating fuel cells for biomedical devices
CN115448758B (zh) * 2022-09-16 2023-08-29 北京七星华创微电子有限责任公司 一种ltcc基板的制作方法及ltcc基板

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6056073A (ja) 1983-09-05 1985-04-01 Hitachi Ltd セラミツク基板への部分厚付け金被覆方法
JP3161831B2 (ja) 1992-09-09 2001-04-25 株式会社日立製作所 回路素子モジュール
JP3423855B2 (ja) 1996-04-26 2003-07-07 株式会社デンソー 電子部品搭載用構造体および電子部品の実装方法
JPH1079638A (ja) 1996-09-05 1998-03-24 Oki Electric Ind Co Ltd 表面弾性波フィルタ及びその製造方法
JPH10107078A (ja) * 1996-09-30 1998-04-24 Toshiba Electron Eng Corp 電子部品の製造方法及び電子部品
DE19646369B4 (de) 1996-11-09 2008-07-31 Robert Bosch Gmbh Keramische Mehrlagenschaltung und Verfahren zu ihrer Herstellung
JPH10242327A (ja) * 1997-02-27 1998-09-11 Sumitomo Kinzoku Electro Device:Kk セラミックパッケージの電極構造及びその製造方法
JP3081559B2 (ja) * 1997-06-04 2000-08-28 ニッコー株式会社 ボールグリッドアレイ型半導体装置およびその製造方法ならびに電子装置
JPH11150355A (ja) * 1997-11-17 1999-06-02 Hitachi Ltd セラミック基板のめっき方法
JP2000022295A (ja) * 1998-06-30 2000-01-21 Kyocera Corp 回路基板
JP4137356B2 (ja) * 2000-09-07 2008-08-20 Ｔｄｋ株式会社 表面弾性波素子を含む高周波モジュール部品の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023691A (ja) * 2009-07-16 2011-02-03 Samsung Electro-Mechanics Co Ltd セラミックス基板及びセラミックス基板の製造方法
WO2011138949A1 (ja) * 2010-05-07 2011-11-10 旭硝子株式会社 素子搭載用基板およびその製造方法
JP5857956B2 (ja) * 2010-05-07 2016-02-10 旭硝子株式会社 素子搭載用基板およびその製造方法
WO2012118111A1 (ja) * 2011-03-03 2012-09-07 株式会社村田製作所 基板、デュプレクサ及び基板モジュール
JP5605497B2 (ja) * 2011-03-03 2014-10-15 株式会社村田製作所 基板、デュプレクサ及び基板モジュール
US9083313B2 (en) 2011-03-03 2015-07-14 Murata Manufacturing Co., Ltd. Substrate, duplexer and substrate module
JP5737388B2 (ja) * 2011-03-28 2015-06-17 株式会社村田製作所 ガラスセラミック基板およびその製造方法
JP2014060446A (ja) * 2013-12-05 2014-04-03 Asahi Glass Co Ltd 素子搭載用基板
JP7498680B2 (ja) 2021-03-22 2024-06-12 日本特殊陶業株式会社 配線基板

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