JP2003060106A - 積層セラミックパッケージおよびこれを用いた電子部品 - Google Patents

積層セラミックパッケージおよびこれを用いた電子部品

Info

Publication number
JP2003060106A
JP2003060106A JP2001250061A JP2001250061A JP2003060106A JP 2003060106 A JP2003060106 A JP 2003060106A JP 2001250061 A JP2001250061 A JP 2001250061A JP 2001250061 A JP2001250061 A JP 2001250061A JP 2003060106 A JP2003060106 A JP 2003060106A
Authority
JP
Japan
Prior art keywords
ceramic package
laminated ceramic
alloy
side wall
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001250061A
Other languages
English (en)
Inventor
Satoshi Matsuo
聡 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001250061A priority Critical patent/JP2003060106A/ja
Publication of JP2003060106A publication Critical patent/JP2003060106A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Abstract

(57)【要約】 【課題】 電子部品の実装面や枠体の局部的な焼成時の
収縮率の差により外側又は内側に反り、蓋体との接合
性、封止性が悪くなるのを阻止した積層セラミックパッ
ケージおよびこれを用いた電子部品を提供することを目
的とする。 【解決手段】 積層セラミックパッケージ6の側壁部の
一部に挿入層2を設けることにより、パッケージの反り
を小さくし、蓋体5との接合性、封止性に優れた積層セ
ラミックパッケージおよびこれを用いた電子部品を提供
する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は電子部品の実装に用
いられる積層セラミックパッケージおよびこれを用いた
電子部品に関するものである。
【0002】
【従来の技術】従来、電子部品を収納するパッケージと
してはアルミナセラミックスなどからなる絶縁基板と枠
体をガラスなどの接着部材で接着し、蓋体を用いて封止
する構成が用いられている。
【0003】この構成はパッケージに配設する電子部品
がある程度大きい場合は容易に製造できたが、配設する
電子部品が小型化するにつれて小型のパッケージが求め
られるようになると、小型形状の成形がしにくく寸法精
度が悪くなるため小型の電子部品への適用は不向きとさ
れている。
【0004】一方この問題を解決する手段として特開平
10−98123号公報に記載された方法が知られてい
る。すなわち、平板のセラミックグリーンシートと一部
に開口を設けたセラミックグリーンシートを複数層積層
し、一体焼成することにより中央部に凹部を設けた小型
のパッケージを得る方法が用いられている。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
ように平板のセラミックグリーンシートと一部に開口を
設けたセラミックグリーンシートを複数層積層し一体焼
成する方法では、例えば図3に示すように小型のパッケ
ージは製造できるが、電子部品の実装面や枠体の局部的
な焼成時の収縮率の差により焼成時にパッケージの側壁
部分が内側に反り、蓋体との間に隙間を生じるため、パ
ッケージと蓋体の接合性、封止性が悪くなるという課題
を有していた。
【0006】図3において41はセラミック層、42,
43は金属層、44は蓋体、45は外部電極、46は樹
脂、47は弾性表面波素子、48は櫛形電極、49はパ
ッド電極、50はワイヤーを示している。
【0007】本発明は上記従来の課題を解決するもので
あり、焼成時のパッケージの反りを小さくすることによ
り蓋体との接合性、封止性に優れた積層セラミックパッ
ケージおよびこれを用いた電子部品を提供することを目
的とするものである。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明は以下の構成を有するものである。
【0009】本発明の請求項1に記載の発明は、積層セ
ラミックパッケージの側壁部の一部に挿入層を設けると
共に蓋体を備えたという構成を有しており、これにより
挿入層を設けた部分は密度が大きくなるため収縮し難く
なり、セラミック層の焼成時の収縮率の差を小さくする
ことができるため、側壁部の反りを小さくすることがで
きるという作用効果が得られる。
【0010】本発明の請求項2に記載の発明は、挿入層
はセラミック層であるという構成を有しており、これに
より挿入部分の焼成時の収縮率を小さくすると共に挿入
層がセラミック層であり一体化し易いため、側壁部の反
りを小さくすることができるという作用効果が得られ
る。
【0011】本発明の請求項3に記載の発明は、挿入層
はセラミック層より緻密であるという構成を有してお
り、これにより側壁部の焼成時の収縮率差をさらに小さ
くすることができるため、側壁部の反りを小さくするこ
とができるという作用効果が得られる。
【0012】本発明の請求項4に記載の発明は、挿入層
を設ける位置は、積層セラミックパッケージの側壁部の
変形が大きい部分であるという構成を有しており、これ
により側壁部の焼成時の収縮率差を小さくすることがで
きるため、側壁部の反りを小さくすることができるとい
う作用効果が得られる。
【0013】本発明の請求項5に記載の発明は、挿入層
は積層セラミックパッケージの側壁部の変形を抑制する
ものであるという構成を有しており、これにより側壁部
の焼成時の収縮を抑制しながら均一化することができる
ため、側壁部の反りを小さくすることができるという作
用効果が得られる。
【0014】本発明の請求項6に記載の発明は、挿入層
を複数層設けたという構成を有しており、これにより側
壁部の焼成時の収縮差を効率よく調整することができる
ため、側壁部の内側への反りを小さくすることができる
という作用効果が得られる。
【0015】本発明の請求項7に記載の発明は、挿入層
は積層セラミックパッケージの側壁内部から凹部の内側
表面に向けて部分的に形成したという構成を有してお
り、これにより側壁部の内側の焼成時の収縮率を小さく
することができるため、側壁部が内側へ反るのを抑制す
ることができるという作用効果が得られる。
【0016】本発明の請求項8に記載の発明は、挿入層
は積層セラミックパッケージの側壁内部から前記積層セ
ラミックパッケージの外側表面に向けて部分的に形成し
たという構成を有しており、これにより側壁部の外側の
焼成収縮率を小さくすることができるため、側壁部が外
側へ反るのを抑制することができるという作用効果が得
られる。
【0017】本発明の請求項9に記載の発明は、セラミ
ック層はAl23を主成分とするものであるという構成
を有しており、これによりAl23を主成分とする側壁
部の反りが小さい積層セラミックパッケージが得られる
という作用効果が得られる。
【0018】本発明の請求項10に記載の発明は、セラ
ミック層はガラス成分を含有するものであるという構成
を有しており、これによりガラス成分を含有する例えば
LTCC(低温同時焼成基板:Low Temperature Cohire
d Ceramic)からなる反りの小さい積層セラミックパッ
ケージが得られるという作用効果が得られる。
【0019】本発明の請求項11に記載の発明は、積層
セラミックパッケージは側壁上面に金属層を担持させた
ものであるという構成を有しており、これにより積層セ
ラミックパッケージは側壁上面と蓋体を接合することに
より積層セラミックパッケージを封止することができる
ため、積層セラミックパッケージの内部に配設する素子
の耐候性、耐久性を確保することができるという作用効
果が得られる。
【0020】本発明の請求項12に記載の発明は、金属
層はW、Wの合金、Cu、Cuの合金、Ag、Agの合
金、Ti、Tiの合金、Ta、Taの合金のうち少なく
とも1つを主成分とするものであるという構成を有して
おり、これにより高温焼成するセラミックパッケージで
も、また低温焼成するセラミックパッケージでもいずれ
であっても適切な金属又は合金を選択できるため、蓋体
との接合性を良くし、積層セラミックパッケージの内部
に配設する素子の耐候性、耐久性を確保することができ
るという作用効果が得られる。
【0021】本発明の請求項13に記載の発明は、金属
層はW、Wの合金、Cu、Cuの合金、Ag、Agの合
金、Ti、Tiの合金、Ta、Taの合金のうち少なく
とも1つを主成分とするものの上にメッキを施したもの
であるという構成を有しており、これにより高温焼成す
るセラミックパッケージでも、また低温焼成するセラミ
ックパッケージでもいずれであっても適切な金属を選択
できるため、蓋体との接合性をさらに良くし、積層セラ
ミックパッケージの内部に配設する素子の耐候性、耐久
性を確保することができるという作用効果が得られる。
【0022】本発明の請求項14に記載の発明は、メッ
キはAu、Ni、Snのうちのいずれかであるという構
成を有しており、これにより積層セラミックパッケージ
の側壁上面に設けた金属と蓋体に設けた金属又は合金の
濡れ性が良くなるため、蓋体との接合性を良くし、積層
セラミックパッケージの内部に配設する素子の耐候性、
耐久性を確保することができるという作用効果が得られ
る。
【0023】本発明の請求項15に記載の発明は、蓋体
は金属であるという構成を有しており、これにより蓋体
に担持されるロウ材などの金属層を圧延接合などにより
薄く配設することができるため例えば金属層にAu合金
を用いた場合でもAuの使用量を少なくし、材料コスト
を削減することができるという作用効果が得られる。
【0024】本発明の請求項16に記載の発明は、蓋体
は片面に金属層を担持させたものであるという構成を有
しており、これにより金属層を溶融し積層セラミックパ
ッケージと蓋体を封止することができるという作用効果
が得られる。
【0025】本発明の請求項17に記載の発明は、金属
層は融点が250℃〜400℃の合金又は混合物のいず
れかであるという構成を有しており、これにより金属層
の融点以上の温度で熱処理することができると共に、積
層セラミックパッケージに配設する素子の耐熱温度以下
の温度範囲で熱処理することができるため、これにより
金属層を溶融し積層セラミックパッケージと蓋体を接
合、封止することができるという作用効果が得られる。
【0026】本発明の請求項18に記載の発明は、金属
層はAuの合金、Auの混合物、Agの合金、Agの混
合物、Snの合金、Snの混合物、Pbの合金、Pbの
混合物のうちのいずれかを主成分とするものであるとい
う構成を有しており、これにより積層セラミックパッケ
ージと蓋体を確実に封止することができるという作用効
果が得られる。
【0027】本発明の請求項19に記載の発明は、積層
セラミックパッケージに一端が凹部表面にあり、他端が
表面とは異なる面にある配線パターンを設けたという構
成を有しており、これにより凹部に素子を実装し、電気
的に接合した積層セラミックパッケージを得ることがで
きるという作用効果が得られる。
【0028】本発明の請求項20に記載の発明は、セラ
ミック層を複数層積層し、中央部に凹部を設け、焼成し
てなる積層セラミックパッケージにおいて、積層セラミ
ックパッケージの側壁部の一部に挿入層を設け、一端が
凹部表面にあり、他端が凹部表面とは異なる面にある配
線パターンを設け、凹部に素子を配設し、凹部の開口部
を蓋体により封止した電子部品という構成を有してお
り、これにより積層セラミックパッケージを確実に封止
することができるため、内部に配設する素子の耐候性、
耐久性を確保することができるという作用効果が得られ
る。
【0029】本発明の請求項21に記載の発明は、素子
は弾性表面波素子であるという構成を有しており、これ
により封止性に優れ、耐候性、耐久性に優れた電子部品
を得ることができるという作用効果が得られる。
【0030】
【発明の実施の形態】(実施の形態1)以下に本発明の
実施の形態1を用いて、本発明の請求項1〜7,9,1
1,12,15〜21について説明する。
【0031】図1は本発明の実施の形態1における電子
部品の断面図である。
【0032】図1において、1はセラミック層、2は挿
入層、3は金属層、4は金属層、5は蓋体、6は積層セ
ラミックパッケージ、7は外部電極、8は樹脂、9は弾
性表面波素子、10は櫛形電極、11はパッド電極、1
2は内部配線、13はワイヤーである。
【0033】なお、図1は構成を模式的に示したもので
あり、それぞれの厚みや寸法の相対的な関係を示したも
のではない。
【0034】本発明は積層セラミックパッケージの側壁
部の反りが焼成時の局部的な収縮率の差により発生する
ものであり、この焼成時の局部的な収縮率の差をなくす
ためには収縮率の大きい部分に挿入層2を設け焼成時の
収縮率を調整することが有効であることに着目したもの
である。
【0035】本実施の形態1は積層セラミックパッケー
ジの側壁部が内側に反るのを抑制する場合の例である。
【0036】以下に具体的な積層セラミックパッケージ
の製造工程について説明する。
【0037】セラミック層1用としてドクターブレード
法などによりAl23を主成分とする第1のグリーンシ
ートを作製し、所定寸法に切断する。第1のグリーンシ
ートの一部は打ち抜きなどの方法により開口を設ける。
【0038】次に、挿入層2用としてドクターブレード
法などによりAl23を主成分とする第2のグリーンシ
ートを作製する。ここでスラリー組成を調整することに
より、例えば固形分比率を高めるなどの方法により第2
のグリーンシートのシート密度を第1のグリーンシート
のシート密度より大きくする。
【0039】次に、第1のグリーンシートの所定部分に
Wなどからなる導体ペーストをスクリーン印刷などの方
法で塗布し、内部配線12を形成する。
【0040】次に、第1のグリーンシートと、開口部を
有する第1のグリーンシートと、第2のグリーンシート
を所定場所に所定の枚数積層し、凹部を有し、凹部表面
に達する挿入層2を内蔵する積層体を得る。
【0041】さらに、積層体の凹部表面及び側壁部の上
面の所定場所にWなどからなる導電体ペーストをスクリ
ーン印刷などの方法で塗布し金属層3を設け、積層セラ
ミックパッケージが複数個集合した、積層セラミックパ
ッケージ集合体を得る。
【0042】次に、積層セラミックパッケージ集合体を
電気炉などで1500℃で6時間焼成し、焼成体を得た
後、切断して個片に分割する。
【0043】次に、得られた個片の焼成体に電解法によ
り膜厚が1〜10μmのNiメッキを形成し、さらに電
解法により膜厚が0.1〜1μmのAuメッキを施し、
外部電極7を形成する。なお、電解法に換えて無電解法
を用いる場合の膜厚は、Niメッキが1〜10μm、A
uメッキが0.5〜1.5μmにすることが望ましい。
また、メッキは個片に分割してから行っても、集合体の
状態でメッキし、その後分割してもかまわない。
【0044】積層セラミックパッケージ6の側壁部の上
面の金属層3の上にメッキを施すことによって金属層3
と金属層4の濡れ性が良くなり接合性、封止性をさらに
良くすることができる。なお、メッキの材質としては耐
酸化性、濡れ性を考慮してAuメッキまたはNiメッ
キ、Snメッキなどが適している。
【0045】一方、Fe−Ni−Coなどの合金からな
る金属を所定寸法に切断した蓋体5にAu又はNiなど
のメッキを施し、さらにその片面に封止用の金属例えば
Au−Snなどを圧延などの方法によりクラッド接合す
ることにより金属層4を形成する(図1において蓋体5
に施したメッキは図示せず。)。なお、蓋体5の材質は
セラミックでも金属でもかまわないが、セラミックを用
いた場合担持させる金属層4の厚みを薄くできないた
め、例えば金属層4の材質としてAuなどを用いた場合
材料コストが高くなってしまう。
【0046】一方蓋体5の材質として金属を用いた場
合、担持させる金属層4を例えば圧延などの方法を用い
て10〜40μmのように薄く形成することができるた
め、例えば金属層4の材質としてAu合金などを用いた
場合でも材料コストを低く抑えることができる。従っ
て、蓋体5の材質としては金属を用いる方が望ましい。
【0047】また、蓋体5に設けたメッキ層は全面に設
けても、片面にのみ設けても、主平面にのみ設けてもい
ずれであってもかまわない。
【0048】蓋体5に設けた金属層4の材質としては、
少なくとも積層セラミックパッケージ6に電子部品素子
を内蔵するために行う熱処理温度で溶融などの変化を起
こさないことが必要であり、また電子部品素子の耐熱温
度と同等以下の範囲で使用できれば良いことから、融点
が250℃〜400℃の金属層である必要がある。
【0049】また、金属層4の材質としてはAu−Sn
の合金に換えて、Ag−Snの合金又は混合物、Pb−
Sn系半田又はAu,Ag,Snなどを用いてもかまわ
ない。
【0050】このようにして得られた積層セラミックパ
ッケージ6の凹部に熱硬化性の樹脂8を塗布し、電子部
品素子としての弾性表面波素子9の櫛形電極10などが
形成された機能面が樹脂8と反対面になるように配設
し、150℃で熱処理して硬化する。
【0051】その後、弾性表面波素子9に設けたAlな
どからなるパッド電極11と、積層セラミックパッケー
ジ6に設けたWなどからなる内部配線12をAlなどか
らなるワイヤー13などにより電気的に接続する。
【0052】次に、積層セラミックパッケージ6の開口
部に蓋体5を位置合わせして重ね合わせ、押圧しながら
約350℃で熱処理し、積層セラミックパッケージ6と
蓋体5を封止し、弾性表面波素子9が内部に封止された
電子部品を得る。
【0053】積層セラミックパッケージ6の側壁部で、
側壁部内部から凹部表面に達する挿入層2を内蔵させる
ことにより、挿入層2を内蔵させた部分は挿入層2の厚
み分だけ厚くなるがプレスすることにより挿入層2のあ
る部分とない部分が同じ厚みになる。この状態では、挿
入層2のある部分は挿入層2の厚み分だけ余分に圧縮さ
れるため、その部分の成形密度が高くなる。
【0054】その後焼成すると、挿入層2を形成した部
分は相対的に成形密度が高いため収縮が進まず、挿入層
2のない部分は成形密度が相対的に低いため収縮が進む
ことになる。従って、本来積層セラミックパッケージ6
の側壁部が内側に反るものが、側壁部の内側が収縮しに
くくなり、側壁部の外側が収縮し易くなることにより、
収縮量が平衡になるため側壁部が反らなくなる。
【0055】すなわち、積層セラミックパッケージ6の
側壁部の反りを抑制することにより、蓋体5と面接触さ
せられるため接合面積を大きくすることができるため、
接続強度を高められると共に密封性を高めることがで
き、耐候性、耐久性を改善することができる。
【0056】ここで、焼成時の収縮量を調整するには、
側壁部に設ける挿入層2の面積、厚み、積層数を変える
ことにより調整が可能であり、挿入層2の面積が広い
程、厚みが厚い程、積層数が多い程収縮し難くさせるこ
とができる。挿入層2自身が収縮し難い程全体の収縮量
を小さくできるため側壁部の反りを調整し易くなる。そ
のためには挿入層2の密度は積層セラミックパッケージ
6のセラミック層1の密度より大きい方が良い。
【0057】また、挿入層2を設ける部分としては、焼
成時の収縮が大きい部分に設けることにより効果が得ら
れるものであり、例えば側壁部が内側に反る場合は側壁
部の内側に挿入層2を設け、側壁部が外側に反る場合は
側壁部の外側に挿入層2を設けることにより側壁部の反
りを効率よく抑制することができる。さらに、挿入層2
は連続していても、不連続であってもかまわない。
【0058】なお、積層セラミックパッケージ6には必
要に応じて配設する弾性表面波素子9と電気的に接続す
るための配線及び端子を導電体ペーストを印刷塗布して
一体焼成することにより設けてもかまわない。
【0059】以上に示したように、本実施の形態1にお
いては、挿入層2としてセラミックを用い、側壁部の内
側に挿入層2を設け、プレス成形し、焼成することによ
り側壁部が内側に反るのを抑制することができるため、
積層セラミックパッケージ6と蓋体5との接合性を高
め、封止性に優れた弾性表面波装置を得ることができ
る。
【0060】(実施の形態2)以下に本発明の実施の形
態2を用いて、本発明の請求項8,10,13,14に
ついて説明する。
【0061】図2は本発明の実施の形態2における電子
部品の断面図である。
【0062】図2において、実施の形態1の図1で説明
したものと同一のものについては同一の番号を付し、詳
細な説明は省略する。
【0063】本実施の形態2と実施の形態1との相違す
る点は、セラミック層21の組成、挿入層22の組成、
挿入層22を設ける場所、弾性表面波素子23の実装方
法である。
【0064】すなわち実施の形態1においては、セラミ
ック層1としてAl23を主成分とし、挿入層2はセラ
ミック層1と同一組成で、シート密度を高めたものを用
い、挿入層2は側壁部の内側に設け、弾性表面波素子9
をワイヤー13により電気的に接続し、金属製の蓋体5
により封止する構成になっているが、実施の形態2にお
いてはセラミック層21としてガラス成分を含み低温、
例えば900℃で焼成できるLTCC用のセラミック組
成を用い、挿入層22にはセラミック層21のガラス成
分を減らした組成を用い、挿入層22は側壁部の外側に
設けると共に、積層セラミックパッケージ24の内外面
に外部端子接続用の電極25,26及びそれらを接続す
るスルーホール27、導体配線28を設け、弾性表面波
素子23をバンプ29を用いてフリップチップ実装し、
セラミック製の蓋体32により封止する構成にしたもの
である。
【0065】LTCCパッケージはパッケージ内部に配
線や回路部品を内蔵することができるため部品実装の小
型化に大変有効であるが、反面Al23パッケージなど
のように高温で焼成したパッケージに比べ局部的な収縮
率の差が大きいためパッケージの側壁部が反りやすい。
【0066】従って、LTCC用のセラミック組成を用
いたパッケージに本発明を適用することによりAl23
パッケージに適用した場合よりもパッケージ側壁部の反
りを小さくすることにより大きな効果が得られるもので
ある。
【0067】具体的には、セラミック層21としてBa
O−Al23−SiO2系のセラミック組成に、BaO
−SiO2−PbO系のガラス組成を添加したものを用
い、挿入層22としてセラミック層のガラス成分を1/
5にしたものを用い、第1及び第2のグリーンシートを
作製する。
【0068】次に、第1のグリーンシートの所定位置に
打ち抜きなどの方法でスルーホール27を形成し、スル
ーホール27の内部にAgなどからなる導体ペーストを
埋め込む。
【0069】次に、それらを所定位置に所定枚数積層
し、プレスすることにより積層体を形成し、スルーホー
ル表面にAgなどからなる導体ペーストを印刷して導体
配線28を形成し、電極25,26を形成するととも
に、積層体側壁部の上面の所定場所にAgなどからなる
導電体ペーストをスクリーン印刷などの方法で塗布し金
属層30を設け、所定の寸法に切断し、積層セラミック
パッケージ24の成形体を得る。
【0070】一方、第1のグリーンシートを所定枚数積
層し、片面にAgなどからなる導電体ペーストを印刷塗
布し、所定寸法に切断し蓋体32の成形体を得、その後
それらを900℃で4時間焼成して焼成体を得る。
【0071】次に、弾性表面波素子23のパッド電極3
1上にAuなどからなるバンプ29を形成し、積層セラ
ミックパッケージ24の凹部に設けた電極25にフリッ
プチップ実装する。
【0072】その後蓋体32を位置あわせし、押圧しな
がら加熱することにより接合、封止し、弾性表面波素子
23が内部に封止された電子部品を得る。
【0073】なお、蓋体32に設けた金属層33として
は、Agなどからなる焼き付け導電体の上にNiメッキ
又はAuメッキなどを施してもかまわない。
【0074】積層セラミックパッケージ24の側壁部
で、側壁部内部から外部表面に達する挿入層22を内蔵
させることにより、挿入層22を内蔵させた部分は挿入
層22の厚み分だけ厚くなるが圧縮することにより挿入
層22のある部分とない部分が同じ厚みになる。この状
態では、挿入層22のある部分は挿入層22の厚み分だ
け余分に圧縮されるため、その部分の成形密度が高くな
る。
【0075】その後焼成すると、挿入層22を形成した
部分は相対的に成形密度が高いため収縮が進まず、挿入
層22のない部分は成形密度が相対的に低いため収縮が
進むことになる。
【0076】従って、低温焼成するLTCC用組成を用
いた場合において、本来積層セラミックパッケージ24
の側壁部が外側に反るものが、側壁部の外側が収縮しに
くくなり、側壁部の内側が収縮し易くなることにより、
焼成時の収縮量が平衡になるため側壁部が反らなくな
る。
【0077】以上に示したように、本実施の形態2にお
いては、挿入層22としてセラミック層21を用い、側
壁部の外側に挿入層22を設け、プレス成形し、焼成す
ることにより側壁部が外側に反るのを効率よく抑制する
ことができるため、低温焼成するLTCC用組成を用い
た場合においても蓋体32との接合性、封止性にさらに
優れた弾性表面波装置を得ることができる。
【0078】
【発明の効果】以上のように本発明によれば、挿入層と
してセラミック層を用い、側壁部の収縮の大きい部分に
挿入層を設け、プレス成形し、焼成することにより側壁
部が反るのを抑制することができるため、積層セラミッ
クパッケージと蓋体との接合性を高め、封止性に優れた
電子部品を得ることができるという作用効果が得られ
る。
【図面の簡単な説明】
【図1】本発明の実施の形態1における電子部品の断面
【図2】本発明の実施の形態2における電子部品の断面
【図3】従来の電子部品の断面図
【符号の説明】
1 セラミック層 2 挿入層 3 金属層 4 金属層 5 蓋体 6 積層セラミックパッケージ 7 外部電極 8 樹脂 9 弾性表面波素子 10 櫛形電極 11 パッド電極 12 内部配線 13 ワイヤー 21 セラミック層 22 挿入層 23 弾性表面波素子 24 積層セラミックパッケージ 25 電極 26 電極 27 スルーホール 28 導体配線 29 バンプ 30 金属層 31 パッド電極 32 蓋体 33 金属層

Claims (21)

    【特許請求の範囲】
  1. 【請求項1】 セラミック層を複数層積層し、中央部に
    凹部を設けて焼成してなる積層セラミックパッケージに
    おいて、前記積層セラミックパッケージの側壁部の一部
    に挿入層を設けると共に蓋体を備えた積層セラミックパ
    ッケージ。
  2. 【請求項2】 挿入層はセラミックを主成分とするもの
    である請求項1に記載の積層セラミックパッケージ。
  3. 【請求項3】 挿入層はセラミック層より緻密である請
    求項1に記載の積層セラミックパッケージ。
  4. 【請求項4】 挿入層を設ける位置は積層セラミックパ
    ッケージの側壁部の変形が大きい部分である請求項1に
    記載の積層セラミックパッケージ。
  5. 【請求項5】 挿入層は積層セラミックパッケージの側
    壁部の変形を抑制するものである請求項1に記載の積層
    セラミックパッケージ。
  6. 【請求項6】 挿入層を複数層設けた請求項1に記載の
    積層セラミックパッケージ。
  7. 【請求項7】 挿入層は積層セラミックパッケージの側
    壁内部から凹部の内側表面に向けて部分的に形成した請
    求項1に記載の積層セラミックパッケージ。
  8. 【請求項8】 挿入層は積層セラミックパッケージの側
    壁内部から凹部の外側表面に向けて部分的に形成した請
    求項1に記載の積層セラミックパッケージ。
  9. 【請求項9】 セラミック層はAl23を主成分とする
    ものである請求項1に記載の積層セラミックパッケー
    ジ。
  10. 【請求項10】 セラミック層はガラス成分を含有する
    ものである請求項1に記載の積層セラミックパッケー
    ジ。
  11. 【請求項11】 積層セラミックパッケージは側壁上面
    に金属層を担持させたものである請求項1に記載の積層
    セラミックパッケージ。
  12. 【請求項12】 金属層はW、Wの合金、Cu、Cuの
    合金、Ag、Agの合金、Ti、Tiの合金、Ta、T
    aの合金のうち少なくとも1つを主成分とするものであ
    る請求項11に記載の積層セラミックパッケージ。
  13. 【請求項13】 金属層はW、Wの合金、Cu、Cuの
    合金、Ag、Agの合金、Ti、Tiの合金、Ta、T
    aの合金のうち少なくとも1つを主成分とするものの上
    にメッキを施したものである請求項11に記載の積層セ
    ラミックパッケージ。
  14. 【請求項14】 メッキはAu、Ni、Snのいずれか
    である請求項13に記載の積層セラミックパッケージ。
  15. 【請求項15】 蓋体は金属である請求項1に記載の積
    層セラミックパッケージ。
  16. 【請求項16】 蓋体は片面に金属層を担持させたもの
    である請求項1に記載の積層セラミックパッケージ。
  17. 【請求項17】 金属層は融点が250℃〜400℃の
    合金又は混合物のいずれかである請求項16に記載の積
    層セラミックパッケージ。
  18. 【請求項18】 金属層はAuの合金、Auの混合物、
    Agの合金、Agの混合物、Snの合金、Snの混合
    物、Pbの合金、Pbの混合物のうちのいずれかを主成
    分とするものである請求項16に記載の積層セラミック
    パッケージ。
  19. 【請求項19】 積層セラミックパッケージに一端が凹
    部表面にあり、他端が前記表面とは異なる面にある配線
    パターンを設けた請求項1に記載の積層セラミックパッ
    ケージ。
  20. 【請求項20】 セラミック層を複数層積層し、中央部
    に凹部を設け、焼成してなる積層セラミックパッケージ
    において、前記積層セラミックパッケージの側壁部の一
    部に挿入層を設け、一端が前記凹部表面にあり、他端が
    前記凹部表面とは異なる面にある配線パターンを設け、
    前記凹部に素子を配設し、前記凹部の開口部を蓋体によ
    り封止した電子部品。
  21. 【請求項21】 素子は弾性表面波素子である請求項2
    0に記載の電子部品。
JP2001250061A 2001-08-21 2001-08-21 積層セラミックパッケージおよびこれを用いた電子部品 Pending JP2003060106A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001250061A JP2003060106A (ja) 2001-08-21 2001-08-21 積層セラミックパッケージおよびこれを用いた電子部品

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001250061A JP2003060106A (ja) 2001-08-21 2001-08-21 積層セラミックパッケージおよびこれを用いた電子部品

Publications (1)

Publication Number Publication Date
JP2003060106A true JP2003060106A (ja) 2003-02-28

Family

ID=19078954

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001250061A Pending JP2003060106A (ja) 2001-08-21 2001-08-21 積層セラミックパッケージおよびこれを用いた電子部品

Country Status (1)

Country Link
JP (1) JP2003060106A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006525679A (ja) * 2003-05-05 2006-11-09 ラミナ セラミックス インコーポレーテッド 高温動作用にパッケージ化された発光ダイオード
US7745734B2 (en) 2005-05-12 2010-06-29 Murata Manufacturing Co., Ltd. Ceramic multilayer substrate
CN102254875A (zh) * 2011-07-11 2011-11-23 中国电子科技集团公司第五十五研究所 一种陶瓷外壳及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006525679A (ja) * 2003-05-05 2006-11-09 ラミナ セラミックス インコーポレーテッド 高温動作用にパッケージ化された発光ダイオード
JP4912876B2 (ja) * 2003-05-05 2012-04-11 ラミナ ライティング インコーポレーテッド 高温動作用にパッケージ化された発光ダイオード
US7745734B2 (en) 2005-05-12 2010-06-29 Murata Manufacturing Co., Ltd. Ceramic multilayer substrate
CN102254875A (zh) * 2011-07-11 2011-11-23 中国电子科技集团公司第五十五研究所 一种陶瓷外壳及其制造方法

Similar Documents

Publication Publication Date Title
JP3009788B2 (ja) 集積回路用パッケージ
JP2002100877A (ja) セラミック多層基板の表面電極構造及び表面電極の製造方法
JP4725817B2 (ja) 複合基板の製造方法
US5760466A (en) Semiconductor device having improved heat resistance
US10985098B2 (en) Electronic component mounting substrate, electronic device, and electronic module
JP5388601B2 (ja) 電子部品収納用パッケージ
US6483401B2 (en) Substrate for packaging electronic component and piezoelectric resonance component using the same
JP3618063B2 (ja) 半導体素子収納用パッケージ
JP2003060106A (ja) 積層セラミックパッケージおよびこれを用いた電子部品
WO2019044706A1 (ja) 電子部品搭載用基板、電子装置および電子モジュール
US11417575B2 (en) Board and semiconductor apparatus
JP3783605B2 (ja) 気密封止パッケージおよびこれを用いたデバイス
WO2024075404A1 (ja) チップ型電子部品
JP3810335B2 (ja) 配線基板
JP3935054B2 (ja) 配線基板
WO2024181272A1 (ja) 基板、電子装置、及び、基板の製造方法
US20240258029A1 (en) Multilayer ceramic capacitor and bump-producing paste
JP4227477B2 (ja) 電子部品搭載用基板、電子装置および電子部品搭載用基板の製造方法
JP3441194B2 (ja) 半導体装置及びその製造方法
JP2801449B2 (ja) 半導体素子収納用パッケージ
JP3881542B2 (ja) 配線基板
JP3722737B2 (ja) 配線基板
JP3847219B2 (ja) 配線基板
JP4045050B2 (ja) 電子装置
JP2750255B2 (ja) 電子部品収納用パッケージ