JP2002093947A - 半導体装置およびその製造方法並びに半導体装置実装構造体 - Google Patents

半導体装置およびその製造方法並びに半導体装置実装構造体

Info

Publication number
JP2002093947A
JP2002093947A JP2000284374A JP2000284374A JP2002093947A JP 2002093947 A JP2002093947 A JP 2002093947A JP 2000284374 A JP2000284374 A JP 2000284374A JP 2000284374 A JP2000284374 A JP 2000284374A JP 2002093947 A JP2002093947 A JP 2002093947A
Authority
JP
Japan
Prior art keywords
stress relaxation
semiconductor device
relaxation layer
film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000284374A
Other languages
English (en)
Other versions
JP4174174B2 (ja
Inventor
Yoshihide Yamaguchi
欣秀 山口
Hiroyuki Tenmyo
浩之 天明
Kosuke Inoue
康介 井上
Noriyuki Dairoku
範行 大録
Hiroyuki Hozoji
裕之 宝蔵寺
Shigeharu Tsunoda
重晴 角田
Naoya Isada
尚哉 諌田
Madoka Minagawa
円 皆川
Ichiro Anjo
一郎 安生
Asao Nishimura
朝雄 西村
Kenji Ujiie
健二 氏家
Akira Yajima
明 矢島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2000284374A priority Critical patent/JP4174174B2/ja
Priority to US09/811,401 priority patent/US6930388B2/en
Priority to KR10-2001-0014255A priority patent/KR100417367B1/ko
Priority to TW090106457A priority patent/TW559962B/zh
Publication of JP2002093947A publication Critical patent/JP2002093947A/ja
Application granted granted Critical
Publication of JP4174174B2 publication Critical patent/JP4174174B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01016—Sulfur [S]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 本発明の目的は、アンダーフィルの不要なフ
リップチップ接続を可能とする半導体装置を実現するこ
とにある。 【解決手段】 本発明は、複数の回路電極が配列され、
保護膜が被覆された回路面を有する半導体素子と、該半
導体素子の回路面の保護膜上に前記回路電極を露出させ
て形成され、硬化された熱可塑性樹脂からなり、エッジ
部に傾斜を形成した応力緩和層と、前記回路電極の各々
に接続され、該回路電極から前記応力緩和層のエッジ部
を通して応力緩和層の表面の所望の個所まで電気的につ
ながって配設される複数の配線からなる配線層と、その
上の表面保護膜と、外部接続端子とを備えて構成された
半導体装置である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フリップチップ接
続を可能とする半導体装置およびその製造方法並びに半
導体装置実装構造体に関する。
【０００２】
【従来の技術】フリップチップ接続を可能とする半導体
装置の従来技術としては、特開平１１−１１１７６８号
公報（従来技術１）に記載されているように、アンダー
フィルを用いた半導体装置が知られている。しかしなが
ら、アンダーフィルは、完成した電気製品を使用する際
の発熱等による接続部に生じる歪みに起因する接続部の
破壊を防止する目的で実施されており、実施しない場合
には、半導体装置の接続寿命が極端に短くなってしまう
という課題が生じる。
【０００３】そこで、アンダーフィルを用いないで、フ
リップチップ接続を可能とする半導体装置の従来技術と
しては、特開平１１−５４６４９号公報（従来技術２）
および特開平１１−３５４５６０号公報（従来技術３）
で知られている。この従来技術２には、半導体素子が配
設されている半導体基板と、該半導体基板の主面上に配
列され、上記半導体素子に電気的に接続される素子電極
と、上記半導体基板の主面上に形成され、絶縁性の弾性
材料からなる弾性体層と、少なくとも上記半導体基板上
の上記素子電極を露出させるように上記弾性体層を部分
的に除去して形成された開口部と、上記素子電極の上か
ら上記弾性体層の上に亘って連続的に延ばして形成され
た金属配線層と、該金属配線層の一部として上記弾性体
層の上に設けられ、外部機器との電気的接続を行うため
の外部電極と、上記金属配線層を覆う表面保護膜とを備
えた半導体装置が記載されている。さらに、半導体基板
は、ウェハから切出されたチップ状態であることも記載
されている。さらに、上記弾性体層（低弾性率層）の厚
みは、１０〜１５０μｍであることが好ましく、また、
その弾性率（ヤング率）は１０〜１０００ｋｇ／ｍｍ２
の範囲にあることがより好ましく、また、その線膨張率
は１０〜１００ｐｐｍ／℃の範囲にあることがより好ま
しいと記載されている。さらに、この弾性体層の材料と
しては、感光性を有する絶縁材料膜として、例えばエス
テル結合型ポリイミドやアクリレート系エポキシ等のポ
リマーでよく、低弾性率を有し、絶縁性であればよいと
記載されている。また、感光性を有しない絶縁材料を用
いる場合には、レーザーやプラズマによる機械的な加工
もしくはエッチングなどの化学的加工により半導体基板
上の素子電極を露出させることができることも記載され
ている。
【０００４】また、従来技術３にも同様なことが記載さ
れている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来技術２、３には、弾性体層（応力緩和層）の表面に形
成する配線層の切断を防止しようとする点について十分
考慮されていない。
【０００６】本発明の目的は、上記課題を解決すべく、
配線層の切断を防止して不良発生数を低減したアンダー
フィルの不要なフリップチップ接続を可能とする半導体
装置およびその製造方法並びに半導体装置実装構造体を
提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、特許請求の範囲の通りに構成するもので
ある。
【０００８】即ち、本発明は、複数の回路電極が配列さ
れ、保護膜が被覆された回路面を有する半導体素子と、
該半導体素子の回路面の保護膜上に前記回路電極を露出
させて形成され、硬化された熱可塑性樹脂からなり、エ
ッジ部に傾斜を形成した応力緩和層と、前記回路電極の
各々に接続され、該回路電極から前記応力緩和層のエッ
ジ部を通して応力緩和層の表面の所望の個所まで電気的
につながって配設される複数の配線からなる配線層と、
前記応力緩和層の表面における複数の配線の各々の所定
の個所を露出させて前記配線層の表面を被覆した表面保
護膜と、前記露出した複数の配線の各々の所定の個所に
バンプを接合して形成した外部接続端子とを備えて構成
されたことを特徴とする半導体装置である。
【０００９】また、本発明は、前記半導体装置におい
て、応力緩和層の傾斜エッジ部につながる周辺部にふく
らみ部分を形成してその上の前記配線にたわみ部分を形
成することを特徴とする。これにより、配線の切断を防
止することができる。
【００１０】また、本発明は、前記半導体装置におい
て、応力緩和層の硬化した熱可塑性樹脂の溶融温度Ｔｍ
が、前記配線層および表面保護膜を形成する際の最高到
達温度Ｔｍａｘ以上で構成されたことを特徴とする。
【００１１】また、本発明は、前記半導体装置におい
て、応力緩和層の硬化した熱可塑性樹脂の溶融温度Ｔｍ
が、３５０℃以上で構成されたことを特徴とする。
【００１２】また、本発明は、前記半導体装置におい
て、応力緩和層の硬化した熱可塑性樹脂のガラス転移温
度Ｔｇが、１５０℃〜４００℃の範囲で構成されたこと
を特徴とする。
【００１３】また、本発明は、前記半導体装置におい
て、応力緩和層の硬化した熱可塑性樹脂の線膨張係数
が、２００ｐｐｍ／℃以下で構成されたことを特徴とす
る。
【００１４】また、本発明は、前記半導体装置におい
て、応力緩和層の厚さが約３５μｍ〜約１５０μｍであ
ることを特徴とする。
【００１５】また、本発明は、前記半導体装置におい
て、応力緩和層の硬化した熱可塑性樹脂として、少なく
ともポリイミド、ポリアミド、ポリアミドイミド、エポ
キシ、フェノール、シリコーンの何れかから構成されて
いることを特徴とする。
【００１６】また、本発明は、前記半導体装置におい
て、半導体素子に形成された保護膜として、無機膜とそ
の上に局部的に形成された有機膜とからなることを特徴
とする。
【００１７】また、本発明は、前記半導体装置の配線層
において、少なくとも信号配線については、配線幅を、
前記応力緩和層のエッジ部を応力緩和層の平坦部よりも
太く形成したことを特徴とする。
【００１８】また、本発明は、前記半導体装置におい
て、配線層は、前記応力緩和層の表面に密着した給電膜
層とめっき膜層とで構成されることを特徴とする。
【００１９】また、本発明は、複数の回路電極が配列さ
れ、保護膜が被覆された回路面を有する半導体素子と、
該半導体素子の回路面の保護膜上に前記回路電極を露出
させて形成され、ガラス転移温度Ｔｇが、１５０℃〜４
００℃の範囲である硬化された樹脂からなり、エッジ部
に傾斜を形成した応力緩和層と、前記回路電極の各々に
接続され、該回路電極から前記応力緩和層のエッジ部を
通して応力緩和層の表面の所望の個所まで電気的につな
がって配設される複数の配線からなる配線層と、前記応
力緩和層の表面における複数の配線の各々の所定の個所
を露出させて前記配線層の表面を被覆した表面保護膜
と、前記露出した複数の配線の各々の所定の個所にバン
プを接合して形成した外部接続端子とを備えて構成され
たことを特徴とする半導体装置である。
【００２０】また、本発明は、前記半導体装置を、該半
導体装置における外部接続端子を回路基板に形成された
電極に接合することにより、該回路基板に実装して構成
することを特徴とする半導体装置実装構造体である。
【００２１】また、本発明は、複数の回路電極が配列さ
れた回路面を有する複数の半導体素子が配列されたウエ
ハを製造するウエハ製造工程と、該ウエハ製造工程にお
いて製造されたウエハ状態における各半導体素子の回路
面上に保護膜を形成する保護膜形成工程と、該保護膜形
成工程で形成されたウエハ状態における保護膜上に、前
記回路電極が露出するように、熱可塑性樹脂ペーストを
マスク印刷を用いてエッジ部に傾斜を有する応力緩和層
を印刷し、該印刷された応力緩和層を硬化させて前記保
護膜上に形成する応力緩和層形成工程と、前記ウエハ状
態における回路電極の各々に接続され、該回路電極から
前記応力緩和層形成工程で形成された応力緩和層のエッ
ジ部を通して応力緩和層の表面の所望の個所まで電気的
につながって配設される複数の配線からなる配線層を形
成する配線層形成工程と、該配線層形成工程で形成され
たウエハ状態における配線層の表面を、前記応力緩和層
の表面における複数の配線の各々の所定の個所を露出さ
せて表面保護膜で被覆する表面保護膜形成工程と、前記
ウエハ状態において露出した複数の配線の各々の所定の
個所にバンプを接合して形成する外部接続端子形成工程
と、ウエハ状態から所望の単位に切断して半導体装置を
得る切断工程とを有することを特徴とする半導体装置の
製造方法である。
【００２２】また、本発明は、前記半導体装置の製造方
法において、配線層形成工程は、スパッタ成膜工程とめ
っき成膜工程とを有することを特徴とする。
【００２３】また、本発明は、前記半導体装置の製造方
法の応力緩和層形成工程において、熱可塑性樹脂ペース
トの中に絶縁粒子を含有することを特徴とする。
【００２４】以上説明したように、前記構成によれば、
応力緩和層の材料として、熱可塑性樹脂材料を使用する
ことによって、加熱硬化した際、溶剤が蒸発することに
なり、マスク印刷によって生じさせたふくらみ部分の形
状を維持（確保）することが可能となり、その結果、そ
の上に形成する配線にたわみ部分を形成して配線が切断
されることを防止することが可能となる。
【００２５】
【発明の実施の形態】本発明に係る実施の形態について
図面を用いて説明する。なお、全ての図において、同一
符号は同一部位を示しているため、重複する説明を省い
ている場合があり、また説明を容易にするため各部の寸
法比を実際とは変えてある。
【００２６】まず、本発明に係る半導体装置の構造につ
いて説明する。半導体装置は、ウエハ単位で多数個が一
括して製造されるが、以下では説明を容易にするため
に、その一部を取り出して説明する。図１に本発明に係
る半導体装置１３の部分断面図を示す。
【００２７】半導体回路が形成されたウエハ９とは、半
導体製造工程でいうところの前工程を終了したウエハで
あり、多数個の半導体装置１３に分割切断前のものであ
る。各半導体装置１３にはアルミパッド（回路電極）７
が形成されている。このアルミパッド７は従来型の半導
体装置１３において、ＱＦＰ（Ｑｕａｄ ＦｌａｔＰａ
ｃｋａｇｅ）などの半導体パッケージにおさめる場合
に、金ワイヤ等を接続し、半導体パッケージの外部端子
との導通を実現するために使用されている。半導体回路
が形成された半導体装置１３の表面（回路面）は、アル
ミパッド（回路電極）７上および多数個の半導体が形成
されたウエハ９をチップ状の半導体装置１３に切断する
際の切断部２４およびその周辺を除き、保護膜８で覆わ
れている。この保護膜８は、厚さ１〜１０μｍ程度の無
機材料からなる絶縁樹脂単独、あるいは前記無機絶縁膜
の上部に有機材料からなる有機絶縁膜を積層した複合膜
を使用している。この複合膜を使用する場合、該有機膜
４０は感光性樹脂材料を使用することが望ましい。本実
施例で保護膜８の有機膜４０として好適な感光性材料を
例示すると、感光性ポリイミド、感光性ベンゾシクロブ
テン、感光性ポリベンズオキサゾールなどがある。本実
施例では、これに限らず保護膜として公知慣用の無機材
料、有機材料あるいはこれらの複合膜が使用できる。例
えば、無機膜４１としては、ＳｉＮやＳｉＯ2などが使
用できる。
【００２８】また、有機膜４０は、無機膜４１のほぼ全
面を覆うように形成されていても勿論かまわないが、図
１７に示されるようにアルミパッド（回路電極）７の近
傍となる領域のみに形成されていてもかまわないし、図
１８に示されるように無機膜４１の表面の任意の複数箇
所のみに形成されていても構わない。このように有機膜
４０の領域を限定することによって保護膜８の内部応力
によるウエハ９の反りが低減され、製造工程におけるハ
ンドリングや露光時の焦点合わせなどの点で有利とな
る。なお、本実施例では、アルミパッド７の近傍の領域
とは、アルミパッド７の端部から最大距離１ｍｍまでの
領域を指している。なお、図１７及び図１８ではアルミ
パッド７の周囲の有機膜４０は連続領域に形成されてい
るが、個々のアルミパッド毎にそれぞれ独立した領域に
形成しても構わない。具体的には、例えば図１９のよう
な領域となる。図１７から図１９のいずれの形態を使用
するかは、該有機膜４０に使用する感光性樹脂のパター
ン精度、膜の内部応力、および該半導体装置１３の素子
特性を鑑みて決定する。ここで言う素子特性の一例を挙
げると、該半導体装置への応力作用により素子内部の個
々のアクティブセル（トランジスタ）におけるエネルギ
ー障壁の準位が変動したりすることを指している。
【００２９】上記保護膜８の上には、本実施例に係る厚
さ３５〜１５０μｍの応力緩和層５を選択的に形成す
る。応力緩和層５の膜厚は、半導体素子のサイズ、応力
緩和層の弾性率、半導体素子厚などにも依存していて一
概には断定できないが、一般的に使用される半導体素子
厚は、およそ１５０〜７５０μｍであり、半導体素子と
その表面に形成される応力緩和層とからなるバイメタル
モデルで応力シミュレーション実験をおこなったとこ
ろ、所要の応力緩和層５の膜厚は、１０〜２００μｍが
望ましく、更に好ましくは３５〜１５０μｍであること
がわかったため、本発明に係る実施例ではこの膜厚範囲
で形成した。この応力緩和層５の膜厚は、半導体素子の
厚みに対して約１／２０から１／５程度の厚みに相当す
る。応力緩和層５の膜厚が３５μｍより小さくなると、
所望の応力緩和を得ることができず、また応力緩和層５
の膜厚が１５０μｍを越えて厚くなると応力緩和層５自
身が持っている内部応力のためにウエハの反りが発生
し、露光工程でのピントズレや配線形成工程などでのハ
ンドリング不具合などが発生し易くなり、生産性が低下
するという問題がある。
【００３０】そして、本実施例に係る応力緩和層５は、
半導体ウエハ９より大幅に小さい弾性係数、例えば室温
（２０℃程度とする。）において０．１ＧＰａから１０
ＧＰａの弾性係数を有する樹脂材料、特に硬化した熱可
塑性樹脂材料により形成する。この範囲の弾性係数を有
する応力緩和層であれば信頼性のある半導体装置を提供
することができる。すなわち、０．１ＧＰaを下回る弾
性係数の応力緩和層の場合、半導体素子そのものの重量
を支えることが困難になって半導体装置として使用する
際に特性が安定しないという問題が生じやすい。一方、
１０ＧＰaを越える弾性係数の応力緩和層を使用する
と、応力緩和層５自身が持っている内部応力のためにウ
エハの反りが発生し、露光工程でのピントズレや配線形
成工程などでのハンドリング不具合などが発生し易くな
り、さらにはウエハが割れるという不具合が発生する危
険性すらある。
【００３１】更に、本実施例に係る応力緩和層５のエッ
ジ部は、傾斜を有しており、その平均勾配は５〜３０％
程度である。５％を下回る傾斜角の場合、傾斜が長くな
りすぎて所望の膜厚が得られない。例えば、平均勾配３
％の傾斜角で厚み１００μｍとするためには、３ｍｍ超
の水平距離が必要となり左右のエッジ部をあわせるとほ
ぼ７ｍｍがなければ所望の膜厚が得られないことにな
る。一方、傾斜角が３０％超の場合、水平距離の点では
問題がないが、逆に配線形成の際に十分なステップカバ
レッジが得られない危険性が高い。特にめっきレジスト
の付き回りや露光および現像の工程でのプロセスマージ
ンがなく、特別な技能または技術が必要となる。さらに
傾斜角が大きい場合には、いわゆる応力集中効果が作用
してそのエッジ部に応力が集中し、その結果としてエッ
ジ部で再配線用配線４の断線が発生しやすくなる傾向が
あらわれ、配線構造に特別な工夫が必要となる場合があ
る。
【００３２】図１の場合、応力緩和層５のエッジより５
００μｍの水平距離にて５０μｍの膜厚となっているた
め、平均勾配は１０％程度である。
【００３３】更に、本実施例に係る応力緩和層５の表面
に電極、例えばバンプパッド３を形成するために、銅な
どの導体で形成された再配線用配線４でアルミパッド７
と接続する必要がある。すなわち、再配線用配線４は、
銅などの導体で形成されており、アルミパッド（回路電
極）７と、応力緩和層５の表面のはんだボール等の外部
接続用端子を形成するための電極、例えばバンプパッド
３とを接続している。またバンプパッド３上は、バンプ
パッド３の酸化を防止するための金めっき２を設けても
よい。半導体装置１３の表面はバンプパッド３および多
数個の半導体が形成されたウエハ９を各半導体装置１３
に切断する際の切断部２４を除き、表面保護膜６で覆わ
れている。
【００３４】表面保護膜６で保護膜８および応力緩和層
５を完全に覆うことで封止しているため、半導体素子が
形成されたウエハ９の表面から保護膜８および応力緩和
層５が剥離することを防止し、半導体の性能劣化を引き
起こすイオン等の異物の侵入をも軽減できる。また、保
護膜８、応力緩和層５、表面保護膜６は、いずれも切断
部２４より後退しているため、半導体装置１３を切断分
離する際に損傷を受けることがない。
【００３５】表面保護膜６としては、電気絶縁特性を有
する各種樹脂材料を使用することが出来る。パターンを
形成する必要があるため感光性材料であることが望まし
いが、例えばインクジェットなどの高精度印刷に対応し
た材料を用いて印刷で成膜しても構わない。その他、カ
ーテンコートなどの安価な塗布方法によって絶縁膜をベ
タ形成した後にフォトリソグラフィプロセスを用いてエ
ッチングレジストを形成してパターニングし、このレジ
ストパターンを用いて上記絶縁膜をエッチング加工、レ
ジスト剥離という工程を経て成膜してもよい。
【００３６】このような材料として、本実施例では様々
な材料が使用可能であるが、いくつか例示すると（１）
感光性材料としてアクリル変成感光性エポキシ樹脂、感
光性ポリイミド樹脂、（２）インクジェット印刷材料と
してポリアミドイミド樹脂、ポリイミド樹脂、（３）ベ
タ成膜用材料として変成トリアゾール樹脂、変成メラミ
ン樹脂、ポリイミド樹脂などが好適に用いられる。感光
性材料についてさらに具体的に例示すると、安価な感光
性樹脂材料としてプリント基板製造工程で好適に使用さ
れるソルダーレジストやフレキシブルプリント基板の表
面カバーに用いられる感光性ポリイミドなどが表面保護
膜６として好適に利用される。一方、ベタ成膜用材料と
しては、例えば東レ（株）のフォトニースTMなどが好適
である。なお、本実施例では、ソルダーレジストを用い
た。
【００３７】更に、バンプパッド３上には、半導体装置
１３を回路基板上に接続実装させるためのバンプ１が形
成される。このバンプ１は、はんだ材料で形成するのが
一般的である。ここでバンプ１が外部接続端子となる。
【００３８】図２には、図１で示した半導体装置１３が
ウエハ上に連続的に形成されている状態を、本来は存在
するバンプ１を省略した平面図で示した。図２において
ハッチングで示した部位が表面保護膜６であるソルダー
レジストである。また、応力緩和層５が角を丸めた長方
形状に形成されている状態で形成されおり、各半導体装
置１３の間には各半導体装置１３を分離する際の切りし
ろとなる切断部２４が存在する。切りしろは、例えば表
面保護膜６の端部から１０〜１００μｍ程度に位置する
のが望ましい。１０μｍ程度より短いと各半導体装置を
分離する際にチッピングを誘発しやすくなる傾向があ
り、逆に１００μｍ程度より長くなると半導体素子とし
て使用可能な有効面積が減少する。従って、半導体装置
１３の歩留まり向上のために切りしろと表面保護層６と
の間隔を本実施例では１０〜１００μｍ程度に位置させ
ることが望ましい。なお、再配線用配線４の一端の下層
には図示されてはいないがアルミパッド７が存在する。
【００３９】このように本発明に係る半導体装置の構造
によれば、応力緩和層５が再配線用配線４とウエハ９間
に存在するため、半導体装置１３が回路基板１４上に接
続され、それが動作する際にバンプ１が受ける熱による
歪みを分散させることが可能となる。このため、この半
導体装置１３を、図２１に示すように、回路基板１４に
搭載してもアンダーフィルを実施することなく接続寿命
を延ばすことが可能となる。また、応力緩和層５は、な
だらかな傾斜部を有しているため、再配線用配線４の途
中に応力集中部となる配線屈曲部は存在しない。
【００４０】本実施例における半導体装置１３の製造工
程の一例を、図を用いて説明する。図３により第一工程
から第三工程までを、図４により第四工程から第六工程
を、図５により第七工程から第九工程を説明する。な
お、いずれの図においても、本実施例における半導体装
置１３の断面構造がわかりやすいように、一部分を取り
出した断面図としてある。
【００４１】第一工程：外部接続用のアルミパッド７が
形成済みである半導体が形成されたウエハ９について
は、従来の半導体装置１３と同じ工程にて製造する。本
実施例で使用した半導体装置では外部接続用パッドの材
質はアルミニウムであったが、外部接続パッドは銅であ
ってもかまわない。本実施例では外部接続としてワイヤ
ボンディングを使用しないため、外部接続パッドが銅の
場合に生じやすいボンディング性の問題を考慮する必要
がないからである。外部接続パッドが銅であれば配線の
電気抵抗を低減できるため、半導体素子の電気特性向上
の観点からも望ましい。
【００４２】第二工程：必要に応じて、保護膜８を形成
する。保護膜８は、無機材料を用いて半導体製造工程に
おけるいわゆる前工程において既に形成される場合もあ
り、また、更に無機材料の上に有機材料を用いて重ねて
形成する場合もある。本実施の形態に於いては、半導体
工程におけるいわゆる前工程で形成された無機材料から
なる絶縁膜、例えばＣＶＤ法等で形成した窒化珪素、テ
トラエトキシシラン等によって形成された二酸化珪素、
あるいはそれらの複合膜からなる絶縁膜の上に、有機材
料である感光性ポリイミドを塗布し、これを感光、現
像、硬化することで厚さ６μｍ程度の保護膜８を形成し
ている。これにより、半導体が形成されたウエハ９上に
保護膜８が形成される。本実施例では保護膜８の膜厚を
６μｍ程度としたが、所要膜厚は当該半導体素子の種類
によって異なっており、その範囲は１〜１０μｍ程度と
なる。なお、図２に示している表面保護膜６と同様に有
機膜４０は無機膜４１のほぼ全面を覆うように形成され
ていても勿論かまわないが、図１７〜図１９に示される
ようにアルミパッド７の近傍となる領域のみに形成され
ていてもかまわない。無機材料のみからなる絶縁膜８の
場合、膜厚の範囲は３μｍ程度以下となる。また、本実
施例で使用した感光性ポリイミド以外にも、ポリベンズ
オキサゾール、ポリベンゾシクロブテン、ポリキノリ
ン、ポリフォスファゼンなども使用できる。なお、図１
７（ｂ）、図１８（ｂ）、および図１９は、チップ領域
１０を示す。
【００４３】第三工程：ペースト状ポリイミド材料、特
にペースト状熱可塑性ポリイミド材料を応力緩和層５の
形成予定箇所に印刷塗布し、その後これを加熱すること
で硬化させる。これにより保護膜８上に本実施例に係る
応力緩和層５が１０〜２００μｍ程度（好ましくは３５
〜１５０μｍ程度）の膜厚で形成される。
【００４４】第四工程：電気めっきに用いるための給電
膜（例えばＣｒ薄膜とＣｕ薄膜からなる）１６をスパッ
タ等の方法で形成した後に、配線の逆パターン１７をフ
ォトレジストを用いて形成する。
【００４５】第五工程：この給電膜１６および配線の逆
パターン１７を利用して電気めっきを行い、再配線用配
線４およびバンプパッド３の形成を行う。また、必要に
応じて電気めっきを繰り返すことで再配線用配線４を多
層構造とする。
【００４６】第六工程：フォトレジストからなる配線の
逆パターン１７および電気めっきの給電膜１６をエッチ
ング処理により除去する。
【００４７】第七工程：ソルダーレジストを用いて表面
保護膜６を形成する。そして、このパターンを利用して
バンプパッド３の最表面に無電解金めっき２を行う。
【００４８】第八工程：バンプパッド３上にフラックス
と共にはんだボールを搭載し、加熱することでバンプパ
ッド３にはんだボールを接続し、バンプ１を形成する。
【００４９】第九工程：半導体が形成されたウエハ９の
切断部２４をウエハダイシング技術により切断すること
によって、図２１に示すように、回路基板１４に接続実
装できる半導体装置１３が完成することになる。
【００５０】以下では、上記の第三工程から第八工程ま
でについて詳細に説明する。
【００５１】まず、第三工程について具体的に説明す
る。本実施例に係る応力緩和層５は、１０〜２００μｍ
程度（好ましくは３５〜１５０μｍ程度）の膜厚にする
必要があるため、印刷することによって形成するように
した。印刷に使用するマスク３０としては、プリント配
線板に対するはんだペースト印刷などで使用する印刷用
マスクと同じ構造のものが使用可能である。例えば、図
６に示すように、ニッケル合金製のステンシル２５を、
樹脂シート２６を介して枠２７に貼り付けた形態のメタ
ルマスクを使うことが出来る。印刷用マスク３０のパタ
ーン開口部２８は、５０μｍ程度は印刷後にペーストが
濡れ広がるため、それを見込んだ分、小さめに製作する
ようにしてもよい。図７に示すように、ペースト印刷
は、印刷用マスク３０と半導体が形成されたウエハ９の
パターンとを位置合わせした状態で密着させ、その状態
で、スキージ３２がステンシル２５上を移動すること
で、パターン開口部２８をペースト３１で充填し、その
後、印刷用マスク３０を半導体が形成されたウエハ９に
対して相対的に上昇させることで、印刷をするいわゆる
コンタクト印刷をおこなう。なお、ここで言うウエハ９
と印刷用マスク３０の密着は、両者の間に隙間を全くな
くすることを必ずしも意味しない。ウエハ９上には既に
保護膜８が部分的に形成されているため、この上に印刷
マスク３０を隙間なく密着させることは実用上困難なた
めである。本実施例では、ウエハ９と印刷用マスク３０
との間の隙間が０〜１００μｍ程度となるような印刷条
件で印刷した。このほかにも、第一スキージで印刷用マ
スク３０のスキージ面全体をペースト３１でコーティン
グし、その後、第二スキージで印刷用マスクのパターン
開口部２８を充填し、かつ余分なペーストを除去する。
その後、印刷用マスク３０を半導体が形成されたウエハ
９に対して相対的に上昇させる印刷方法もある。図８に
示すように、印刷マスク３０をウエハ９に対して相対的
に上昇させる際、垂直に上昇させてもかまわないが、相
対的に傾斜角を持つように動かしながら上昇させても良
い。傾斜角を持たせることによって、印刷マスク３０が
ウエハ９から離れる場合の版離れ角がウエハ面内で均一
になりやすい。また、印刷マスク３０はウエハ９の一方
の端から他方の端へ向かって離れていくことになり、版
抜けが不安定になりやすい版離れの最後の瞬間は半導体
装置のない領域で行われることになって歩留り向上の点
でも有利となる。さらに、同一の印刷機を用いて複数枚
ウエハ９に連続的印刷を行なう場合には、適宜のタイミ
ングでマスク版の裏側を拭きとる工程を挿入すると良
い。例えば、本実施例では１０枚連続印刷すると１回マ
スク版の裏側の清掃を行ない、しかる後に１１枚目の印
刷を行なった。マスク裏側の清掃のタイミング、回数、
その方法はペースト材料の粘度や固形分濃度、フィラー
量などによって適宜調節が必要となる。
【００５２】引き続きペーストパターン３３が印刷塗布
された半導体が形成されたウエハ９をホットプレートや
加熱炉を用いて段階的に加熱することでペーストパター
ン３３が硬化し、応力緩和層５が形成される。
【００５３】ここで使用している応力緩和層５の形成用
の材料は、ペースト状のポリイミドであり、保護膜８の
上に印刷塗布された後に加熱することで硬化することが
出来る。また、このペースト状のポリイミドは、ポリイ
ミドの前駆体と溶媒およびその中に分散した多数のポリ
イミドの微小粒子からなっている。微粒子としては、具
体的には平均粒径１〜２μｍ程度であり、最大粒径が約
１０μｍとなる粒度分布を有する微小粒子を使用した。
本実施例に用いられているポリイミドの前駆体は、硬化
するとポリイミドの微小粒子と同一材料となるので、ペ
ースト状のポリイミドが硬化した際には、一種類の材料
からなる均一な応力緩和層５が形成されることとなる。
本実施例では、応力緩和層形成材料としてポリイミドを
用いたが、本実施の形態では、ポリイミド以外にアミド
イミド樹脂、エステルイミド樹脂、エーテルイミド樹
脂、シリコーン樹脂、アクリル樹脂、ポリエステル樹
脂、これらを変性した樹脂などを用いることも可能であ
る。ポリイミド以外の樹脂を使用する場合には、上記ポ
リイミド微小粒子表面に相溶性を付与する処理を施す
か、あるいは、上記ポリイミド微小粒子との親和性を向
上するように樹脂組成に変成を施すことが望ましい。
【００５４】上記列挙した樹脂のうち、イミド結合を有
する樹脂、例えばポリイミド、アミドイミド、エステル
イミド、エーテルイミド等では、イミド結合による強固
な骨格のおかげで熱機械的特性、例えば高温での強度な
どに優れ、その結果として、配線のためのめっき給電膜
形成方法の撰択肢が広がる。例えば、スパッタなどの高
温処理を伴うめっき給電膜形成方法を選択できる。シリ
コーン樹脂やアクリル樹脂、ポリエステル樹脂、アミド
イミド、エステルイミド、エーテルイミドなどイミド結
合以外の結合で縮合した部分がある樹脂の場合、熱機械
特性は若干劣るものの加工性や樹脂価格などの点で有利
な場合がある。例えば、ポリエステルイミド樹脂では、
一般にポリイミドよりも硬化温度が低いため扱いやす
い。本実施の形態においては、これらの樹脂の中から素
子特性、価格、熱機械特性などを総合的に勘案してこれ
らの樹脂を適宜使い分ける。
【００５５】ペースト状のポリイミド中にポリイミド微
小粒子を分散させることで材料の粘弾特性を調整するこ
とが可能となるため、印刷性に優れたペースト３１を使
用することが出来る。微小粒子の配合を調整すること
で、ペースト３１のチキソトロピー特性を制御すること
が可能となるため、粘度の調整と組み合わせることで、
印刷特性を改善することが出来る。また、応力緩和層５
の傾斜角度を調節することもできる。
【００５６】本実施例で、好適なペースト３１のチクソ
トロピー特性は、回転粘度計を用いて測定した回転数１
ｒｐｍでの粘度と、回転数１０ｒｐｍでの粘度との比か
ら求めた、いわゆるチクソトロピーインデックスが２．
０から３．０の範囲にあることが望ましい。なお、チク
ソトロピーインデックスに温度依存性が現れるペースト
の場合、チクソトロピーインデックスが２．０から３．
０の範囲になるような温度領域で印刷すると高成績が得
られる。
【００５７】印刷したペースト状のポリイミドを加熱硬
化した後には、図９に示す如く、ウエハ９上に傾斜部３
５および平坦部３６からなる断面形状を有する応力緩和
層５が形成される。このように印刷により応力緩和層５
を形成すると、応力緩和層５のエッジ部より２００〜１
０００μｍのところにふくらみ部分３４が存在する場合
があるが、このふくらみ部分３４の位置および存在の有
無については、ペースト状のポリイミドの組成を調整し
たり、印刷に関わる各種条件を変更することで、ある程
度制御可能となる。
【００５８】なお、この場合の印刷に関わる各種条件と
しては、メタルマスク厚さ、スキージ速度、スキージ材
質、スキージ角度、スキージ圧（印圧）、版離れ速度、
印刷時のウエハの温度、印刷環境の湿度等々があげられ
る。
【００５９】上記ふくらみ部分３４の高さや形状の制御
は、上記印刷条件によって達成できるが、その他の制御
方法として、保護層８の構造調整による方法もある。例
えば、図３６に示したように保護膜８の有機層４０の形
成領域をパッド７の近傍のみに限定すれば、有機層４０
上部に相当する部分の応力緩和層５を盛り上げさせるこ
とは容易である。
【００６０】更に、図１に示すように応力緩和層５にふ
くらみ部分３４を積極的に形成した場合は、配線４のた
わみ部分を形成することができ、これにより熱膨張など
による応力を吸収しやすい構造となり、配線４の断線を
より防止することができる。具体的には、応力緩和層５
の平均厚さに対して、最大で約２５μｍ、望ましくは７
〜１２μｍ程度の高さを持つふくらみ部分３４が形成さ
れることが好ましい。この程度の頂点であれば、マスク
印刷３０により十分形成可能である。例えばこのふくら
み部３４を半径が１０μｍの半円筒形状と仮定すると、
ふくらみ部３４の半弧の長さは（２×３．１４×１０μ
ｍ）／２＝３１．４μｍとなり、配線４の冗長長さは、
ふくらみ部１個について３１．４μｍ―１０μｍ＝２
１．４μｍ、応力緩和層５の両側に１つずつ形成した場
合には４２．８μｍとなる。このように、配線４に冗長
部を設けることができるため、配線構造およびはんだ接
合部に作用する熱応力が緩和され、従って、信頼性の高
い配線構造を提供できる。
【００６１】なお、このふくらみ部３４の所要厚さは、
応力緩和層５の膜厚および弾性率、半導体素子１３のサ
イズ、半導体素子の消費電力、半導体素子を搭載する回
路基板１４の物性値などを勘案した実験およびシミュレ
ーションから求める。例えば、本実施例では、半導体素
子１３の対角長さをＬｍｍとし、半導体素子１３とそれ
を搭載する回路基板１４の線膨脹係数の差が１５ｐｐｍ
／℃、半導体素子１３の基板搭載プロセス〜動作中のＯ
Ｎ／ＯＦＦによって生じる最大温度範囲が摂氏２００度
とすると、基板実装品が実使用環境での使用で配線部が
受ける最大熱変形量は、１５（ｐｐｍ／℃）×Ｌ／２
（ｍｍ）×２００（℃）＝０．００１５×Ｌｍｍとな
る。従って、上記ふくらみ部３４に要求される冗長長さ
は、０．００２×Ｌｍｍ程度あれば充分であると考え
た。この計算からふくらみ部３４を半円筒形状で近似し
て、本実施例では、そのふくらみ部分の高さは応力緩和
層５の平均厚さに対してＬ／２０００ｍｍ〜Ｌ／５００
ｍｍ程度の範囲に収まるようにした。
【００６２】ところで、特に、印刷したペースト状の樹
脂が、具体的には後述するように、熱可塑性樹脂の場
合、加熱硬化した際、溶剤が蒸発することになり、マス
ク印刷によって生じさせたふくらみ部分３４の形状を維
持（確保）することが可能となり、その結果、その上に
形成する配線４にたわみ部分を形成して配線４が切断さ
れることを防止することが可能となることを実験によっ
て確認することができた。
【００６３】逆に、印刷したペースト状の樹脂が、後述
するように、熱硬化性樹脂の場合、加熱硬化した際、該
樹脂が溶融して硬化する関係で、マスク印刷によって生
じさせたふくらみ部分３４が溶融してなくなってしまう
傾向にあり、その結果、その上に形成する配線４にたわ
み部分を形成することが難しくなる。
【００６４】必要となる応力緩和層５の膜厚が１回の印
刷および加熱硬化で形成されないときには、印刷及び材
料の硬化を複数回繰り返すことで所定の膜厚を得ること
ができる。例えば、固形分濃度３０〜４０％のペースト
３１を用いて厚さ６５μｍのメタルマスクを使用した場
合、２回の印刷で硬化後の膜厚として約５０μｍを得る
ことが出来る。また特に、回路基板１４に半導体装置１
３を接続した際に歪みが集中しやすい箇所に配置されて
いるバンプ１については、該当する個所の応力緩和層５
のみに限定して厚さを厚膜化することで、歪みの集中を
緩和することも出来る。このためには、例えば、ペース
ト状ポリイミドを半導体が形成されたウエハ９上に対し
て、１回目の印刷にて使用したものとは異なるメタルマ
スクを使い複数回の印刷をすれば良い。第２の方法とし
て、ひずみが集中しやすいバンプの直下における保護層
８の構造を調整することによって応力緩和層５の厚みを
部分的に変更することもできる。例えば、保護膜８の構
造を、該当するバンプ１の直下では無機膜のみからなる
無機層４１を使用し、その他の領域では無機と有機複合
層とすると、低弾性な応力緩和層５の厚みは、該バンプ
の直下では有機層の厚み分だけ厚くすることができる。
【００６５】なお、必ずしも応力緩和層５中に微粒子を
有する必要はなく、微粒子をペースト中に分散させない
場合でも印刷に必要な最低限の粘弾性特性が確保されれ
ばよい。ただし、微小粒子をペースト中に分散させない
場合は、印刷に関わる各種条件のマージンが極端に狭く
なる可能性がある。
【００６６】次に、第四工程について具体的に説明す
る。本実施の形態では、再配線用配線４を電気銅めっき
と電気ニッケルの２層とした。なお、再配線用配線４の
一端をバンプパッド３と兼用してもよい。ここでは、
銅、ニッケルとも電気めっきを用いて導体を形成する方
法を示したが、無電解めっきを用いることも可能であ
る。
【００６７】まず、電気めっきを実施するための給電膜
１６を、半導体ウエハ全面に形成する。ここでは、蒸着
や、無電解銅めっき、ＣＶＤなども用いることが可能で
あるが、保護層８および応力緩和層５との接着強度が強
いスパッタを用いることとした。スパッタの前処理とし
て、ボンディングパッド７と再配線用配線４導体との間
の導通を確保するためにスパッタエッチングを行った。
本実施例におけるスパッタ膜としては、Ｃｒ（７５ｎｍ
〜０．１μｍ程度）／Ｃｕ（０．２μｍ〜０．５μｍ程
度）の多層膜を形成した。ここでのＣｒの機能は、その
上下に位置するＣｕと応力緩和層５等との接着を確保す
ることにあり、その膜厚はそれらの接着を維持する最低
限が望ましい。Ｃｒの膜厚が厚くなると成膜時間が増大
して生産効率が低下するという問題に加えて、保護層８
や応力緩和層５を長時間にわたってスパッタチャンバー
内に発生している高エネルギー状態のプラズマに曝すこ
とになり、これらの層を形成している材料が変質すると
いう危険性がある。なお、所要膜厚は、スパッタエッチ
ングおよびスパッタの条件、Ｃｒの膜質などによっても
変動するが、おおむね最大で０．５μｍである。なお、
本実施の形態で使用したＣｒ膜に代えてＴｉ膜やＴｉ／
Ｐｔ膜、Ｗなどでも代替できる。一方、スパッタ銅の膜
厚は、後の工程で行う電気銅めっき及び電気ニッケルめ
っきを行ったときに、めっき膜の膜厚分布が生じない最
小限度の膜厚が好ましく、めっき前処理として行なう酸
洗などでの膜減り量も考慮に入れたうえで膜厚分布を誘
発しない膜厚を決定する。スパッタ銅の膜厚を必要以上
に厚くした場合、例えば１μｍを越える銅厚の場合に
は、スパッタ時間が長くなって生産効率が低下するとい
う問題に加えて、後の工程で実施する給電膜１６のエッ
チング除去の際に長時間エッチングが避けられず、その
結果として再配線用配線４のサイドエッチングが大きく
なる。単純な計算では、１μｍの給電膜をエッチングす
る場合には配線も片側１μｍ、両側で２μｍのエッチン
グが起こる。実際の生産では、給電膜のエッチング残り
が発生しないようにオーバーエッチングすることが一般
的に行われているため、１μｍの給電膜をエッチングす
る場合には配線が５μｍ程度サイドエッチングされるこ
とになる。サイドエッチングがこのように大きくなる
と、配線抵抗が大きくなったり、断線を誘発しやすくな
ったりして、配線性能の観点で問題を発生しやすい。従
って、スパッタ銅の膜厚はおおむね最大で１μｍとな
る。
【００６８】次に、ホトリソグラフィー技術を用いて、
再配線用配線４の逆パターン形状１７をレジストを用い
て形成する。図４中のＢで示した応力緩和層５のエッジ
部におけるレジストの膜厚は、斜面部から流れ出たレジ
ストにより、他の場所と比べ厚くなる。このため、解像
度を確保するためには、ネガ型の方が好ましい。レジス
トとして、液状レジストを用いた場合、図４中のＢで示
した応力緩和層５のエッジ部の斜面上部ではレジスト膜
厚が薄くなりやすく、斜面下部では逆にレジスト膜厚が
厚くなり易い傾向がある。斜面上部と斜面下部とで膜厚
の異なるレジストを同一露光量、同一現像条件でパター
ニングするには広い現像裕度が必要となる。一般に、膜
厚に対する現像裕度はポジ型感光特性レジストよりもネ
ガ型感光特性レジストが広いため、本実施例ではネガ型
の液状レジストを用いた。なお、フィルムレジストを使
用する場合には、斜面上下での膜熱差は発生しないため
ネガ型でもポジ型でも使用可能となるが、斜面部はなな
めから露光することになって実質光路長が長くなるた
め、この場合にもネガ型を用いると好成績が得られるこ
とが多い。応力緩和層５のエッジ部の傾斜が大きい場合
やブリーチング特性の弱いフィルムレジストを用いる場
合には、ネガ型が特に好ましい。
【００６９】本実施例では、図１０に示すように、露光
マスク２１とレジスト２２が密着し、一部に隙間２０を
有するタイプの露光機を用いた。該露光機での解像限界
は、露光用マスク２１とレジスト２２とが密着した場合
で約１０μｍであった。我々の実験結果によると、露光
マスク２１下部の隙間２０と解像する配線幅の関係は、
表１に示すようになった。なお、表１中の値は露光機の
光学系や現像条件、レジストの感度、レジスト硬化条
件、配線幅／配線間隔の比などにより変化する。
【００７０】表１に示している実験結果は、配線幅／配
線間隔の比が１．０の場合の値である。
【００７１】
【表１】 図１１には、アルミパッド７との接続部２３とバンプパ
ット３が再配線用配線４で接続されている様子を示す。
本実施の形態で使用した露光装置の場合には、表１の横
軸である露光マスクの下部の隙間は、応力緩和層５の厚
さにほぼ対応しているので、例えば応力緩和層５の厚さ
が６０μｍであれば配線の幅は２５μｍまで解像可能で
ある。したがって、信号線の配線幅を２５μｍとし、電
源またはグランド線の配線幅を４０μｍとして配線４を
することもできる。また、信号線の配線を２５μｍとし
て、その信号線の一部を太くすることも可能である。
【００７２】なお、図１２には、応力緩和層５の傾斜部
付近における再配線用配線４を拡大して示す。
【００７３】上述のように、応力緩和層５のエッジ部近
傍でレジスト膜厚が不均一となっているため、その領域
で現像不足が発生しやすい傾向があった。図１３には、
実際に応力緩和層５のエッジ部分で現像不足が起こって
いる様子を示す。本実施の形態では、この対策のために
現像液の回り込みを改善することによって解決した。よ
り具体的に例示すると、配線パターン形状を図１４や図
１５に示したように変更することなどの方策である。
【００７４】図１４はアルミパッドとの接続部２３から
応力緩和層５の頂上付近まで配線幅を太くした場合を、
図１５は解像性が悪い応力緩和層５のエッジ部分のみの
配線幅を太くした場合を示している。なお、これら図１
４および図１５における配線幅は、応力緩和層５の厚さ
と表１に示した解像特性とを考慮して決定する。他の解
決策として現像時間を延長することで現像残りを解消す
る方法も考えられる。
【００７５】また、マスク面で光が回折するため、露光
マスク２１の下に隙間２０が存在することに起因して解
像性低下やパターン精度低下が起こる場合がある。この
現象の解決策として、（１）露光機の光学系変更、
（２）レジストのブリーチング性改良、（３）レジスト
のプリベーク条件適正化、（４）多段露光などがあげら
れる。露光機の光学系の変更について具体例を１つ挙げ
ると、ＮＡ値が０．０００１以上０．２以下の露光機を
使用するという方策があげられる。ここで挙げた例に限
らず、公知慣用のプロセス上の工夫を適宜組み合わせる
ことで、パターンの解像性、精度を向上することができ
る。
【００７６】応力緩和層５のエッジ部は、ウエハ９と応
力緩和層５の物性値の違いにより生じる応力が集中しや
すい構造上の特徴があるので、応力緩和層５の傾斜部で
配線を太くすることにより断線を効果的に防止すること
もできる。なお、必ずしもすべての配線を同じ太さにす
る必要はなく、例えば図１６に示すように電源／グラン
ド線４ｂと信号線４ａで配線の幅を変えるようにしても
よい。この場合、電気的な特性を考慮すると一般には電
源／グランド線４ｂを信号線４ａよりも太くすることが
望ましい。
【００７７】信号線４ａを太くした場合、これにより配
線の有する容量成分が増加し、高速動作時に影響を及ぼ
すからである。逆に、電源／グランド線４ｂを太くする
と電源電圧が安定するという効果が期待できるのでむし
ろ好ましい。したがって、図示するように信号用配線４
ａについては、応力の集中する部分だけを最低限緩和で
きるようにエッジ周辺を太くしたパターンとし、電源用
またはグランド用配線４ｂについては傾斜部を一様に太
くすることが望ましい。一方、応力緩和層５が形成され
ていない平坦部については、配線の容量成分の影響を考
慮し、信号配線４ａを細くしている。ただし、これは、
半導体素子の種類やその配線パターンによりその都度考
慮する必要がある。例えば、半導体素子やその配線パタ
ーンにも依存するが、保護膜８の厚みを増大すると配線
４の容量低減に大きな効果があるので、応力緩和層５が
形成されていない平坦部で信号配線４ａを太くせざるを
得ない場合には、保護膜８を厚く形成することが望まし
い。具体的には、配線幅を１０％増大させる場合には、
保護膜８の膜厚も約１０％程度増大させることが望まし
い。一方、応力緩和層５の上部平坦部３６での配線幅
は、信号線容量よりもむしろ配線密度によって制限を受
ける。すなわち、バンプパッド３の間隔に通す配線本
数、バンプパッド３の径、配線形成工程における位置合
せ精度、などから応力緩和層５の上部平坦部３６での配
線幅の上限値が求められる。具体的に一例を示すと、バ
ンプパッド３の間隔が０．５ｍｍで、パッド径が３００
μｍ、パッド間に３本配線４をひく場合には、（５００
−３００）／（３×２―１）＝４０程度という計算とな
る。この計算結果から、本実施例では、平均配線幅／配
線間隔＝４０μｍ程度とした。
【００７８】次に、第五工程について具体的に説明す
る。本実施例では、硫酸酸性銅めっき液を用い銅めっき
を実施した。電気銅めっきは、界面活性剤による洗浄、
水洗、希硫酸による洗浄、水洗を行った後、給電膜１６
を陰極に接続し、リンを含有する銅板を陽極に接続して
実施した。
【００７９】引き続き、電気ニッケルめっきを行う。な
お、電気ニッケルめっき前に、界面活性剤による洗浄、
水洗、希硫酸による洗浄、水洗を行うと良好な膜質の電
気ニッケルめっき膜が得られ易い傾向がある。電気ニッ
ケルめっきは、給電膜１６を陰極に接続し、ニッケル板
を陽極に接続して行った。本実施例で好適な電気ニッケ
ルめっきは、公知慣用ないずれのニッケルめっき浴でも
使用可能であり、ワット浴系でもスルファミン浴系でも
よいが、本実施例ではワット浴系を用い、めっき膜内部
応力が適正範囲になるように調整しためっき条件下で行
なった。スルファミン浴はめっき液成分がワット浴と比
べると高価であるうえ若干分解しやすい傾向があるとい
う欠点はあるが皮膜応力が制御しやすい。一方、ワット
浴は一般に皮膜応力が大きくなりやすいので、厚膜めっ
きした場合には自身の持つ皮膜応力（引っ張り応力）の
ために配線層にクラックが入る危険性が増大するという
欠点がある。本実施例ではワット浴を用いたが、スルフ
ァミン浴を用いる場合でもワット浴を用いる場合でも、
添加剤（皮膜応力抑制剤）の種類および濃度、めっき電
流密度、めっき液温度の適正範囲を求めるためのモデル
実験をあらかじめ実施してから行うと良い。本実施例で
はこれらを適正に制御して膜厚１０μｍ以下では配線に
クラックがはいらない条件をあらかじめ求めてから実施
した。
【００８０】なお、めっき膜応力は、析出したニッケル
の金属結晶配向性に関わる指標の１つであり、後述する
はんだ拡散層の成長を抑制するために、適正に制御する
必要がある。膜応力が適正に制御された条件下でめっき
すると、めっき皮膜は特定量の微量成分を共析するよう
になる。例えば、硫黄０．００１〜０．０５％を含有す
る膜の場合、特定の結晶配向面の含有率が高まる。より
具体的に言えば、配向面１１１、２２０、２００、３１
１の含有率合計が５０％以上となる。
【００８１】電気ニッケルめっきの膜厚は、その後の工
程で用いるはんだの種類やリフロー条件、及び半導体装
置の製品特性（実装形態）により最適値を決定する。具
体的には、はんだリフローや実装リペアの際に形成され
るはんだとニッケルとの合金層の膜厚がニッケルめっき
膜厚以上になるように決定すれば良い。上記合金層の膜
厚は、はんだ中のスズの濃度が高いほど大きく、リフロ
ー上限温度が高いほど大きくなる。
【００８２】次に、第六工程では、電気銅めっきおよび
電気ニッケルめっきを行ったのちに配線４の逆パターン
であるレジスト１７を除去し、エッチング処理をするこ
とで予め成膜した給電膜１６を除去する。
【００８３】銅のエッチングには、塩化鉄、アルカリ系
エッチング液等の種類があるが、本実施例では硫酸／過
酸化水素水を主成分とするエッチング液を用いた。１０
秒以上のエッチング時間がないと制御が困難となって実
用的観点では不利であるが、あまりに長い時間エッチン
グを行なうと、例えば５分を越えてエッチングするよう
な場合には、サイドエッチングが大きくなったりタクト
が長くなるという問題も生じるため、エッチング液およ
びエッチング条件は、適宜実験により求めるのがよい。
引き続いて実施する給電膜１６のクロム部分のエッチン
グには、本実施例では過マンガン酸カリウムとメタケイ
酸を主成分とするエッチング液を用いた。なお、上記電
気ニッケルめっき膜は給電膜１６のエッチングの際のエ
ッチングレジストとしても機能している。従って、Ｎｉ
とＣｕ、ＮｉとＣｒのエッチング選択比を勘案してエッ
チング液の組成成分、エッチング条件を決定するとよ
い。例えば、具体的に言えば、銅のエッチングの際に使
用する硫酸過酸化水素エッチング剤では、硫酸の含有量
は最大でも５０％以下、望ましくは１５％以下とする。
これにより、Ｎｉに対して１０倍程度のエッチング選択
比でＣｕをエッチングすることができる。
【００８４】次に、第七工程では、バンプパッド３およ
び切断部２４およびその周囲のみが開口した表面保護膜
６を形成し、引き続き無電解金めっきを実施することで
バンプパッド部３に金を成膜した。ここでは表面保護膜
６としてソルダーレジストを使用し、これを半導体装置
１３の全面に塗布した後に露光、現像することでパター
ンを形成する。なお、ソルダーレジストの他にも感光性
ポリイミドや印刷用ポリイミドなどの材料を用いて表面
保護膜６を形成することも可能である。
【００８５】以上のような工程を経ることで、表面保護
膜６は、再配線用配線４、応力緩和層５、保護膜８など
を完全に覆うこととなる。このため、表面保護膜６は、
再配線用配線４、応力緩和層５、保護膜８が刺激性物質
により変質、剥離、腐蝕することを抑止できる。表面保
護膜６に使用する材料には、このような最終の保護膜と
しての特性が求められるため、室温（２０℃程度とす
る。）付近における破断伸びが少なくとも３％以上必要
で、１０％超の破断伸びを有する材料であることが好ま
しい。破断伸びが３％を下回る材料の場合には、製造段
階での様々なプロセス、パッケージとして流通させる際
のハンドリング、あるいは機器に組み込んで使用してい
る環境下でのさまざまの衝撃や応力などにより表面にク
ラックが発生しやすい傾向があり、最終保護層としての
機能の一部を失う危険性がある。逆に破断伸びが１０％
超であると上述のようなクラック発生の危険性は低いの
で、本実施例を実施する上で特段の問題はないが、一般
的にはおおむね破断伸び２００％以下であることが望ま
しい。破断伸び２００％超の材料は、耐熱性や耐候性の
点で劣る場合が見受けられる。従って、より好ましくは
破断伸び１００％以下の材料を用いることが好ましい。
【００８６】また、最終保護膜６には、下層との密着信
頼性確保という別の機能も要求される。したがって、表
面保護膜６の成膜プロセスは材料の持つ密着特性を損な
わないような工夫が必要で、本実施例では、硬化フロー
の適正化を行なっている。具体的に例示すると、（１）
多段階の温度階層からなる硬化フローの採用、（２）最
終硬化温度での硬化時間の適正化、などの工夫があげら
れる。さらに具体的に記載すれば、プレッシャークック
条件にさらした後の密着性成績を鑑みて、上記例示した
工夫とその他公知慣用の工夫とを適宜組み合わせる。
【００８７】以上説明した第七工程までで、図２０およ
び図２に示すごとく、アルミパッド７からバンプパッド
３までの再配線用配線４およびバンプパッド３が、半導
体が形成されたウエハ９上に形成される。
【００８８】次に、第八工程では、はんだボール搭載装
置とリフロー炉を使用しバンプを形成する。つまり、は
んだボール搭載装置を利用することで、バンプパッド３
上に所定量のフラックスとはんだボールを搭載する。こ
のはんだボールとしては、鉛フリーのはんだボールを用
いることが好ましい。この際、はんだボールはフラック
スの粘着力によりバンプパッド上に仮固定される。はん
だボールが搭載された半導体ウエハをリフロー炉に投入
することではんだボールは一旦溶融し、その後再び固体
化することで、図１に示したバンプパッド３に接続した
バンプ１となる。このほかにも印刷機を用いてはんだペ
ーストをバンプパッド３上に印刷塗布し、これをリフロ
ーすることでバンプ１を形成する方法もある。何れの方
法においてもはんだ材料は様々なものを選択することが
可能となり、現時点において市場に供給されているはん
だ材料の多くが使用できる。この他、はんだ材料は限定
されるものの、めっき技術を用いることで、バンプ１を
形成する方法もある。また、金や銅を核としたボールを
使用したバンプや導電材料を配合した樹脂を使用して形
成したバンプを使用しても良い。
【００８９】以上、第一工程から第九工程までの工程を
経ることで、図１に示した応力緩和層５を有し、かつ少
ない工程数で再配線用配線４が形成され、しかも再配線
用配線４の途中には応力が集中する屈曲部が存在しない
半導体装置１３を実現できる。また、上述した如く、ス
クリーン印刷等の印刷技術を使用することで、露光や現
像技術を用いることなく厚膜の絶縁層である応力緩和層
５をパターン形成することができ、その応力緩和層５は
再配線用配線４を形成するための斜面を有することがで
きる。
【００９０】本実施例によれば、アンダーフィルを実施
せず、半導体装置１３をフリップチップ接続した場合で
も半導体装置１３の接続信頼性を大幅に向上させること
ができる。
【００９１】このため本実施例によれば、多くの電気製
品においてアンダーフィルを使用しないフリップチップ
接続が可能となり、各種電気製品の価格を低減すること
が可能となることがわかる。
【００９２】さらに、アンダーフィルを実施しないた
め、半導体装置１３の取り外しが可能となる。つまり、
回路基板に接続した半導体装置１３が不良品であった場
合、半導体装置１３を回路基板上から取り外し回路基板
を再生することが可能となり、これによっても各種電気
製品の価格を低減することが可能となる。
【００９３】以上説明した本発明に係るパッケージ（半
導体装置）１３では、図２１に示すように、回路基板１
４への接合バンプ１の下部に応力緩和層５を設けた構造
となっており、バンプ１に作用する熱応力はバンプ１の
下部から応力緩和層５へと伝達されることになる。即
ち、本発明に係る半導体装置１３は、応力シミュレーシ
ョン実験により、熱応力がバンプ１の上下部へ集中する
ことを明らかにした上で、応力集中点であるバンプ下部
で直接的かつ効率的に応力緩和できる構造を構築したこ
とにある。このように、本発明に係るパッケージ（半導
体装置）自体の持つ構造的特徴をうまく引き出すため
に、応力緩和層５の材料組成にも工夫を施した。即ち、
本実施例に係る応力緩和層５の材料は、アンダーフィル
レジンと比べて弾性率を低減させており、その結果とし
てバンプ１へ作用する熱応力を柔軟に緩和させることが
できる。この応力緩和層５に好適な材料の弾性率は、室
温において０．１から１０．０ＧＰａ程度であることが
望ましいが、一般のポリイミド硬化物よりは弾性率が低
いものがさらに望ましい。なお、一般のアンダーフィル
レジンの弾性率は一般的なポリイミド硬化物よりも大き
い。応力緩和層５用材料の弾性率が０．１ＧＰａを下回
って小さすぎる場合には、後述する突起電極の形成や該
半導体装置の機能試験を行う際に配線部分が変形し易く
なり断線等の問題が懸念される。また、応力緩和層５の
弾性率が１０．０Ｇを越えて大きくなると充分な応力の
低減効果が得られず、該半導体装置１３を基板１４に搭
載した場合の接続信頼性が低下することが懸念される。
【００９４】更に、本発明に係る半導体装置では、上記
のようなパッケージ構造や材料物性の特徴を引き出すた
めに、樹脂層形成工程の順番にも工夫を凝らしている。
即ち、上述したごとく、本実施例では、再配線を形成す
る以前に応力緩和層５を形成・硬化させる。その結果、
応力緩和層５を形成するときには配線４およびバンプ１
はまだ形成する前の上面が開放された状態にあり、応力
緩和層５への内部応力の蓄積は小さく、樹脂内部応力起
因のバンプ変形は起こらない。
【００９５】更に、本実施例に係る応力緩和層５の材料
の実施例について具体的に説明する。即ち、応力緩和層
５の材料としては、次の表２に例示する如く、熱可塑性
材料も熱硬化性材料も同等の成績を与えることが、本発
明の半導体装置１３に対する温度サイクル試験結果から
判明した。
【００９６】
【表２】 この表２からわかるように、応力緩和層５無しでアンダ
ーフィルを使用しない実装形態では、かなり初期の段階
で不良が発生する（Ｎｏ．３）のに比べて、応力緩和層
５がある場合（Ｎｏ．１および２）にはアンダーフィル
がなくても好成績を与えている。この成績は、応力緩和
層無しでアンダーフィル有りの実装形態（Ｎｏ．４）と
同等であり、接続信頼性向上という観点において、応力
緩和層５がアンダーフィルと同等の効果・作用を有して
いることが判明した。
【００９７】なお、例えば応力緩和層５の材料は、応力
緩和層形成工程以降の各工程での最高到達温度Ｔｍａｘ
（３５０℃程度）を考慮したガラス転移温度Ｔｇおよび
溶融温度Ｔｍを有するものを選択することが好ましい。
さらに、具体的に述べると、配線４を応力緩和層５の表
面に密着させるためのスパッタ成膜、表面保護膜（カバ
ーコート層）６の成膜、はんだリフローの工程での最高
到達温度Ｔｍａｘと応力緩和層５の材料のガラス転移温
度Ｔｇおよび溶融温度Ｔｍとの間に特定の関係が望まし
い。
【００９８】その根拠について、その要点を図２２〜図
２４を用いて説明する。図２２（ａ）、（ｂ）、および
図２３（ａ）、（ｂ）、（ｃ）は、５種類の材料Ａ、
Ｂ、Ｃ、Ｄ、Ｅの動的粘弾特性（貯蔵弾性率）と熱機械
特性（ＴＭＡ）（膨張量）とを示すグラフである。
【００９９】図２２（ａ）に示す材料Ａは、溶融温度Ｔ
ｍ−ａが、プロセス中最高到達温度Ｔｍａｘ（３５０℃
程度）以上を有する熱可塑性材料である。即ち、図２２
（ａ）に示す材料は、プロセス中最高到達温度Ｔｍａｘ
がガラス転移温度Ｔｇ−ａと溶融温度Ｔｍ−ａとの間に
ある材料である。図２２（ｂ）に示す材料Ｂは、溶融温
度Ｔｍ−ｂが、プロセス中最高到達温度Ｔｍａｘよりも
低い熱可塑性材料である。材料ＡおよびＢは、熱可塑性
材料で、溶融温度は夫々Ｔｍ−ａ≧Ｔｍａｘ、Ｔｍ−ｂ
＜Ｔｍａｘである。従って、図２２（ｂ）に示す例えば
熱可塑性材料Ｂは、Ｔｍ−ｂ≦Ｔｍａｘであるため、プ
ロセス中で樹脂の破断が起こるという問題があるために
応力緩和層用の材料として用いることはできない。しか
し、図２２（ａ）に示す熱可塑性材料Ａでは、溶融温度
Ｔｍ−ａ＞Ｔｍａｘであるから、プロセス中で破断が起
こらない。
【０１００】熱可塑性材料の場合、高分子化されたもの
を使用するので、成膜した膜強度は一定しやすいが、ガ
ラス転移温度Ｔｇ付近から高温側において膜強度は著し
く低下する。そこで、本実施例では、図２２（ａ）に示
すように、ガラス転移温度Ｔｇと溶融温度Ｔｍとを考慮
したプロセス温度とすることで強度低下の問題を解決し
ている。
【０１０１】これに対して、後述する熱硬化性材料を使
用する場合、一般に熱硬化性材料は低分子で成膜するた
め、硬化過程プロセス安定性（熱の均一性など）が悪い
と一定しないことがある。適正に管理されていれば、ガ
ラス転移温度Ｔｇ以下では充分な強度があり、ガラス転
移温度Ｔｇを超えても膜強度の低下を抑制することもで
きる。
【０１０２】即ち、応力緩和層５として熱可塑性材料の
場合、ワニスの性状としては、反応性のない（硬化済み
の）のワニスを固めることになる。そして、溶剤に溶解
して使用するため、無溶剤化する場合は、高温にして溶
融する必要がある。熱可塑性」材料の場合、既に高分子
化しているため、溶融にはかなりの高温が必要である。
この熱可塑性材料の成膜方法としては、ワニスを塗布し
た後、ワニス内の溶剤を加熱などにより揮発させるか、
または溶融させた樹脂を塗布後、冷却する。このように
熱可塑性材料の場合、高分子化されたものを使うので、
強度は一定しやすい。ただし、ガラス転移温度付近から
高温側での強度低下は著しい。本実施例では、ガラス転
移温度Ｔｇおよび溶融温度Ｔｍを考慮したプロセス温度
になっているため、強度低下の問題はない。さらに、熱
可塑性材料の場合、成膜前に既に硬化反応が終了した高
分子の溶液あるいは溶融液を使用するため、被塗布面の
表面分子との化学結合反応はあまり期待できず、密着強
度は必ずしも強くはない。しかし、本実施例では、被塗
布物の表面性状に工夫を施したことにより、使用できる
ようになった。具体的には、密着面となる保護膜８に特
定の密着促進性化合物を添加したり、表面の形状（凹
凸）を適正に制御する。また、有機性の保護膜８を使用
する場合には、保護膜８を膨潤させられる溶剤を用いて
熱可塑性樹脂のワニスを調整する。このような工夫によ
り、熱可塑性樹脂を塗布すると、（１）保護膜の中に溶
剤が拡散して保護膜８を構成している有機高分子の間隔
が増大し、保護膜８の表面が膨潤、（２）熱可塑性分子
が保護膜８の分子の隙間へ入り込み、（３）加熱硬化過
程で溶剤留去されると、膨潤していた保護膜が焼き締め
られる、という機構により、密着性が確保することがで
きる。また、熱可塑性樹脂の中に、未反応部分を残存さ
せたり、別の熱硬化性成分を添加したりして、保護膜８
の表面との反応性を確保することができる。
【０１０３】図２３（ａ）、（ｂ）、（ｃ）に示す材料
Ｃ、Ｄ、およびＥは、夫々熱硬化性材料であるため、溶
融点Ｔｍを持たない。図２３（ａ）に示す熱硬化性材料
Ｃは、ガラス転移温度Ｔｇ−ｃがプロセス中最高到達温
度Ｔｍａｘと同等以上を有する材料である。図２３
（ｂ）に示す材料Ｄと、図２３（ｃ）に示す熱硬化性材
料Ｅは、夫々、プロセス中最高到達温度Ｔｍａｘよりも
低いガラス転移温度Ｔｇ−ｄ、Ｔｇ−ｅを有する材料で
ある。なお、ここでいう同等とは±２０℃程度である。
【０１０４】図２３（ａ）〜（ｃ）に示す、材料Ｃ〜Ｅ
は、熱硬化性材料であって、いずれもプロセス中での破
断は起こらないが、Ｔｇが低く、かつＴｇ以上の線膨張
係数（α２）が大きい材料Ｅは、製造工程の途中での変
形が大きくなってしまうため、プロセス中での位置合わ
せやハンドリングの観点からは実用的ではない。例え
ば、スパッタ中の温度上昇のために成膜初期と末期とで
形状に差が生じ、従って、成膜の失敗が起こり易くなる
ため、本発明への適用は好ましくない。
【０１０５】このように応力緩和層５に使用する材料と
しては、使用条件に応じて熱可塑性樹脂であっても熱硬
化性樹脂であっても使用することができる。しかしなが
ら、図９などに示すふくらみ部３４を形成すること考慮
すると、硬化するまでのメカニズムの相違から、熱可塑
性樹脂を使用することが好ましい。即ち、熱可塑性樹脂
は、その成膜方法が、ワニスを塗布した後、ワニス内の
溶媒を加熱するなどにより揮発させて硬化させると言っ
た方法を採っているため、硬化過程において印刷形成さ
れた形状、ふくらみ部３４は維持される。従来、この溶
剤型の熱可塑性樹脂を使用した場合、硬化過程において
その揮発分がボイドの要因になることから一般には使用
されていなかった。しかしながら、本実施例では、本技
術が適用される半導体装置が、上方が開放の状態で熱可
塑性樹脂を塗布、硬化させるものであるため、多量の溶
剤を含んでいる熱可塑性樹脂を使用したとしても上方か
ら溶剤が揮発してボイドとしては存在せず、従来のよう
な問題は発生しない。ちなみに、熱可塑性樹脂は、その
成膜方法が、（１）溶融させた樹脂を塗布後、冷却する
溶融型の２種類があるが、前述の理由から溶剤型の熱可
塑性樹脂を使用することが好ましいことは言うまでもな
い。なお、後者の溶融型も、ワニスが既に高分子化して
いるため、溶融にはかなりの高温が必要であり、そのた
め熱膨張量の違いから大きな内部応力を溜めることから
しても好ましくはない。
【０１０６】ふくらみ部３４を形成することについて
は、前述のＴｇやＴｍの関係には依存しない。
【０１０７】ところで、熱可塑性樹脂を使用する場合、
成膜前に既に硬化反応が終了した高分子の溶液あるいは
溶融液を使用するため、被塗布面の表面分子との化学結
合反応はあまり期待できず、被塗布面との密着強度は必
ずしも強くない、そこで、本実施例において有機性の保
護膜８を使用する場合には、保護膜８を膨潤させられる
溶剤、例えば溶解度パラメータ（ＳＰ値）が８〜２０
（ｃａｌ／ｃｍ3）1/2であるものが好ましい。より具体
的には、少なくとも脂環式アミド化合物若しくは５〜８
員クラトンを有する溶剤が好ましい。例えば、Ｎ−メチ
ルピロリドンやガッマーブチロラクトンが好ましい。脂
環式アミド化合物若しくは５〜８員クラトンではない
が、ジメチルホルムアミドやメチルアセトアミドやジメ
チルスルホキシでも良い。これらを用いて熱可塑性樹脂
のワニスを調整する。このような熱可塑性樹脂を塗布す
ると、（１）保護膜の中に溶剤が拡散して保護膜８を構
成している有機高分子の間隔が増大することで保護膜８
の表面が膨潤し、（２）熱可塑性分子が保護膜８の分子
の隙間に入り込み、（３）加熱硬化過程で溶剤を留去さ
れると、膨潤していた保護膜が焼き締められる、という
機構により、密着性を確保することができる。
【０１０８】また、密着面となる保護膜８に特定の密着
促進性化合物、例えば、シランカップリング剤などを添
加したり、表面の形状に凹凸を形成しても良い。
【０１０９】また、熱可塑性樹脂の中に、未反応部分を
残存させたり、別の熱硬化性成分を添加したりして、保
護膜８の表面との反応性を確保することもできる。
【０１１０】ところで、応力緩和層用材料としての熱硬
化性材料および熱硬化性材料において、硬化温度は、１
００℃から２５０℃までのものを用いる事が望ましい。
硬化温度がこれより低い場合、半導体製造時の工程内で
の管理が難しく、硬化温度がこれより高くなると硬化冷
却時の熱収縮でウエハ応力が増大したり、半導体素子の
特性が変化する懸念があるからである。
【０１１１】更に、硬化後（応力緩和層形成工程後）の
応力緩和層５は、上述したように、スパッタ、めっき、
エッチングなどのさまざまな工程にさらされることか
ら、耐熱性、耐薬品性、耐溶剤性などの特性も要求され
る。
【０１１２】具体的には、応力緩和層用材料としての熱
可塑性材料および熱硬化性材料において、耐熱性とし
て、そのガラス転位温度（Ｔｇ）が１５０℃超４００℃
以下であることが望ましく、より望ましくはＴｇが１８
０℃以上、最も好ましくはＴｇが２００℃以上である。
【０１１３】４００℃を超えると、期待する程度の低弾
性率のもの、すなわち実用的な材料がないので、４００
℃以下とした。また、１５０℃以上とした理由を図２
５、および図２６に示す。
【０１１４】図２５は、スパッタ時にそのスパッタ膜に
クラックが入るか否かについて実験した結果であり、応
力緩和層５の物性値（線膨張係数、ガラス転移温度）に
ついてグラフにしている。グラフからも分かるように、
ガラス転移温度が高いほどクラックが発生していない。
また、そのスパッタ耐性は線膨張係数が高いほど低くな
ることが分かる。
【０１１５】これは、図２６に示すように、スパッタ時
においてスパッタ粒子が樹脂層（応力緩和層）５に当た
り、その運動エネルギーが熱に変わり、樹脂は熱膨張す
る。その後、熱膨張した樹脂上にスパッタ膜は成長する
が、スパッタ終了後、樹脂は収縮する。従って、スパッ
タ膜に熱膨張しやすい樹脂ほど、収縮する割合が大き
く、熱膨張した樹脂上に形成されるスパッタ膜は、皺や
クラックを発生する。樹脂は、ガラス転移温度が低く、
線膨張係数が大きい程、変形しやすい。
【０１１６】従って、図２５から分かるように、スパッ
タ時の配線形成不良を抑制する上では、１５０℃以上の
ものから良品のものが得られるので好ましく、また、１
８０℃以上であれば殆どのものが良品となり、２００℃
以上であれば殆どすべてのものが良品となるのでさらに
好ましいこととなる。
【０１１７】逆に、プロセス中での変形という観点から
いうと、熱可塑性材料は勿論のこと、熱硬化性材料であ
っても、本発明への適用に制限がある。具体的に述べる
と、図２４において、材料Ｒ、Ｓで示される如く、室温
（常温：２０℃程度とする。）からプロセス中の最高温
度Ｔｍａｘまでの伸びの累積値（膨張量）Σ（α（Ｔ）
×ΔＴ）が１０％程度以下であることが望ましい。それ
は、応力緩和層５の表面に、少なくとも５００μｍ程度
の長さのＣｕやＮｉなどでできている配線４が形成され
ているため、応力緩和層の１０％程度の変形（伸び）に
その配線４が追従できなくなり、界面の剥離や樹脂のク
ラックが発生することによる。熱可塑性材料で、かつこ
のような関係式を満たす材料は、特定の線膨張係数とＴ
ｇおよび動的粘弾特性を有する。具体的に例示すると、
線膨張係数２００ｐｐｍ／℃以下であることが望まし
く、上述した如く、Ｔｇが１５０℃以上であることが望
ましい。
【０１１８】なお、図２４に示す材料Ｐ、Ｑは、室温か
らプロセス中の最高温度Ｔｍａｘまでの伸びの累積値
（膨張量）Σ（α（Ｔ）×ΔＴ）が１０％以上となるた
め、好ましい材料ではない。
【０１１９】逆に、応力緩和層材料の物性値を考慮し
て、例えば表面保護膜６の材料の硬化時間を長くする替
わりに、硬化温度を下げるという工夫をすることも構わ
ない。
【０１２０】即ち、応力緩和層用材料としての熱可塑性
材料および熱硬化性材料において、工程中での様々な温
度処理における変形量を抑える観点から、Ｔｇ以下の領
域での線膨脹係数（α１）は小さいほど好ましい。具体
的には３ｐｐｍに近いほどよい。一般に低弾性材料は、
線膨脹係数が大きい場合が多いが、本実施例で好適な応
力緩和層５材料の線膨脹係数の範囲は３ｐｐｍ〜３００
ｐｐｍの範囲であることが望ましい。より好ましくは３
ｐｐｍ〜２００ｐｐｍの範囲であり、最も望ましい線膨
脹係数は３ｐｐｍ〜１５０ｐｐｍの範囲である。
【０１２１】一方、応力緩和層用材料としての熱可塑性
材料および熱硬化性材料において、熱分解温度（Ｔｄ）
は約３５０℃以上であることが望ましい。ガラス転移温
度Ｔｇや熱分解温度Ｔｄがこれらの値を下回っている
と、プロセス中での熱工程、例えばスパッタやスパッタ
エッチ工程で樹脂の変形、変質や分解が起こる危険性が
ある。耐薬品性の観点から言うと、３０％硫酸水溶液や
１０％水酸化ナトリウム水溶液への２４時間以上の浸漬
で変色、変形などの樹脂変質が起こらない事が望まし
い。耐溶剤性としては、溶解度パラメーター（ＳＰ値）
が８〜２０（ｃａｌ／ｃｍ3）１／２となることが望ま
しい。応力緩和層５用がベースレジンに幾つかの成分を
変成してなる材料である場合には、その組成の大部分が
上記溶解度パラメータの範囲にはいっていることが望ま
しい。より具体的にいうと、溶解度パラメータ（ＳＰ
値）が８未満あるいは２０超である成分が５０重量％を
越えて含有されていないことが望ましい。
【０１２２】これらの耐薬品性や耐溶剤性が不十分だと
適用可能な製造プロセスが限定される場合があり、製造
原価低減の観点から好ましくないこともある。現実的に
は、これらの特性を満足する材料コストとプロセス自由
度とを総合的に勘案した上で、応力緩和層５用の材料を
決定すると良い。。
【０１２３】以上説明した応力緩和層用材料としての熱
可塑性材料および熱硬化性材料の具体的組成としては、
ペースト状のポリイミドであるが、これに限らず変成ア
ミドイミド樹脂、エステルイミド樹脂、エーテルイミド
樹脂、ポリエステル樹脂、変成シリコーン樹脂、変成ア
クリル樹脂などでもかまわない。
【０１２４】上記列挙した樹脂のうち、イミド結合を有
する樹脂、例えばポリイミド、アミドイミド、エステル
イミド、エーテルイミド等では、イミド結合による強固
な骨格のおかげで熱機械的特性、例えば高温での強度な
どに優れ、その結果として、配線のためのめっき給電膜
形成方法の撰択肢が広がる。例えば、スパッタなどの高
温処理を伴うめっき給電膜形成方法を選択できる。シリ
コーン樹脂やアクリル樹脂、ポリエステル樹脂、アミド
イミド、エステルイミド、エーテルイミドなどイミド結
合以外の結合で縮合した部分がある樹脂の場合、熱機械
特性は若干劣るものの加工性や樹脂価格などの点で有利
な場合がある。例えば、ポリエステルイミド樹脂では、
一般にポリイミドよりも硬化温度が低いため、扱いやす
い。本実施例では、これらの樹脂の中から素子特性、価
格、熱機械特性などを総合的に勘案してこれらの樹脂を
適宜使い分ける。
【０１２５】更に、応力緩和層形成用の材料としては、
例えばエポキシ、フェノール、ポリイミド、シリコーン
等の樹脂を単独あるいは２種類以上配合し、これに各種
界面との接着性を改善するためのカップリング剤や着色
剤等を配合して用いることが可能である。
【０１２６】以上説明したように、本発明では、配線４
やバンプ１を形成する前に樹脂層形成工程を行うので、
ボイドが発生することなく、温度サイクル試験での成績
向上が図られ、しかもパッケージサイズに関わらず、樹
脂形成時間は一定である。このようにパッケージサイズ
によらず、樹脂形成時間が一定であることで、生産ライ
ンの効率的運用も可能となる。こうした点から、本発明
は、大きなパッケージ（半導体装置）１３のサイズ、具
体的には１０ｍｍ角を越えるチップサイズパッケージの
実装にたいしても問題なく適用することができる。
【０１２７】次に、半導体装置１３の他の実施例につい
て説明する。図２７は半導体装置１３の突起電極１の配
列を変更するための基板１１５に搭載した状態を示す断
面概略図、図２８はさらに半導体装置１３とこれを搭載
する基板１１５の隙間を樹脂１１８で封止した状態を示
す断面概略図である。
【０１２８】半導体装置１３に形成した突起状電極１を
基板１１５上の対応する電極１２０上にはんだぺースト
あるいはフラックス等を介して搭載し、リフロー炉等に
より前記突起状電極１を溶融させて基板１１５と半導体
装置１３の接続を行う。半導体装置１３を搭載する基板
１１５は、半導体素子搭載面の裏面に、各種電子機器に
用いられる基板に搭載するための電極１１６および必要
に応じて突起状電極１２１を有する。
【０１２９】半導体装置１３を各種電子機器に用いられ
る基板に搭載する際、基板１１５上に設けた突起状電極
１２１を加熱溶融させる必要がある。これらの実装工程
および各種試験における信頼性、特に落下衝撃試験に対
する信頼性成績をさらに向上させるため、半導体装置１
３と基板１１５の間を樹脂１１８で補強したものであ
る。
【０１３０】半導体装置１３と基板１１５間を充填する
樹脂１１８は、一般の半導体封止用に使用される液状の
エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、シリ
コーン樹脂等が使用可能であり、封止樹脂の熱膨張係数
や弾性率を調整するためシリカ、アルミナ、窒化ホウ素
等の無機材料からなる粒子を一種類あるいは二種類以上
配合し、また必要に応じてシリコーンや熱可塑性樹脂等
樹脂、アルコキシシランやチタネート等からなるカップ
リング剤、着色剤、難燃性を付与させるための難燃剤や
難燃助剤樹脂層の硬化反応を促進させるための硬化促進
剤等を配合することが可能である。
【０１３１】本実施例では、半導体装置１３上の突起状
電極１のピッチと各種電子機器に用いられている基板の
電極のピッチが異なる場合であっても、所定の基板１１
５を介することにより各種電子機器に接続する事が可能
となる。
【０１３２】なお、半導体装置１３となる基板への実装
と同様に、一般電子機器に用いられる回路基板に実装す
る場合も同様とする。
【０１３３】
【発明の効果】本発明によれば、配線層の切断を防止し
て不良発生数を低減したアンダーフィルの不要なフリッ
プチップ接続を可能とする半導体装置を実現することが
できる効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施例の構造を示
す部分断面図である。
【図２】本実施例に係る半導体装置が連続的に形成され
ている状態を示す平面図である。
【図３】本発明に係る半導体装置の製造工程の一実施例
である第一〜第三工程を示した図である。
【図４】本発明に係る半導体装置の製造工程の一実施例
である第四〜第六工程を示した図である。
【図５】本発明に係る半導体装置の製造工程の一実施例
である第七〜第九工程を示した図である。
【図６】本発明に係る応力緩和層の形成に使用する印刷
用マスクを示した図である。
【図７】応力緩和層を印刷している工程を示す図であ
る。
【図８】印刷マスクがウエハより上昇する版離れ工程を
示す図である。
【図９】応力緩和層が形成された半導体装置を示した断
面図である。
【図１０】露光用マスクをレジストに密着させた状態を
示した図である。
【図１１】再配線用配線の一実施例を示したチップ全体
図およびチップ拡大図である。
【図１２】再配線用配線の一実施例を示した平面図であ
る。
【図１３】実際の再配線用配線の現像不足を示す図であ
る。
【図１４】図１２とは異なる再配線用配線の他の実施例
を示した図である。
【図１５】図１２および図１４と異なる再配線用配線の
他の実施例を示した図である。
【図１６】各種の再配線用配線を施した実施例を示した
図である。
【図１７】ウエハ上に形成される保護膜としての有機膜
を局部的に形成した第１の実施例を示す断面図および平
面図である。
【図１８】ウエハ上に形成される保護膜としての有機膜
を局部的に形成した第２の実施例を示す断面図および平
面図である。
【図１９】ウエハ上に形成される保護膜としての有機膜
を局部的に形成した第３の実施例を示す平面図である。
【図２０】本発明における第七工程までを経た半導体装
置の一実施例を示した断面図である。
【図２１】本発明に係る半導体装置を基板に搭載した一
実施例を示す図である。
【図２２】本発明に係る応力緩和層の材料として、熱可
塑性樹脂Ａ、Ｂを用いる場合の特性を説明するための図
である。
【図２３】本発明に係る応力緩和層の材料として、熱硬
化性樹脂Ｃ、Ｄ、Ｅを用いる場合の特性を説明するため
の図である。
【図２４】本発明に係る応力緩和層の樹脂材料Ｐ〜Ｓの
各々における室温（常温：２０℃程度）からプロセス中
の最高温度Ｔｍａｘまでの伸びの累積値（膨張量）を説
明するための図である。
【図２５】応力緩和層候補材料の物性値とスパッタ耐性
を示す図である。
【図２６】スパッタによる皺・亀裂機構を説明する図で
ある。
【図２７】本発明に係る半導体装置を基板に搭載した他
の一実施例を示す断面図である。
【図２８】本発明に係る半導体装置を基板に搭載した他
の一実施例を示す断面図である。
【符号の説明】
１、１ａ、１ｂ…バンプ、１ａａ…縦長バンプ、２…Ａ
ｕめっき、３…バンプパッド（端子電極）、４…再配線
用配線（配線）、４ａ…信号線、４ｂ…グランド線／電
源線、５…応力緩和層、６…表面保護膜、７…アルミパ
ッド（回路電極）、８…保護膜、９…半導体素子（半導
体チップ）が形成されたウエハ、１０…半導体チップ、
１３…半導体装置、１４…回路基板、１６…給電膜、１
７…配線の逆パターン、１８…アルミパッドと配線の接
続部分、１９…下層部分との境界、２０…隙間、２１…
露光マスク、２２…レジスト、２３…アルミパッドとの
接続部、２４…切断部、２５…ニッケル合金製ステンシ
ル、２６…樹脂シート、２７…枠、２８…印刷マスクの
パターン開口部、３４…ふくらみ部分、３５…傾斜部
（エッジ部）、３６…平坦部、４０…有機膜、４１…無
機膜、１１５…基板、１１６…電極、１１８…樹脂、１
２０…電極、１２１…電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/92 ６０３Ｇ 23/30 Ｄ (72)発明者 井上 康介 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 大録 範行 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 宝蔵寺 裕之 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 角田 重晴 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 諌田 尚哉 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 皆川 円 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 安生 一郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 西村 朝雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 氏家 健二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 矢島 明 東京都千代田区神田駿河台四丁目６番地 株式会社日立製作所内 Ｆターム(参考） 4M109 AA02 BA07 CA12 EA12 EC04 5F061 AA02 BA07 CA12 CB02 CB04 CB13

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】複数の回路電極が配列され、保護膜が被覆
    された回路面を有する半導体素子と、 該半導体素子の回路面の保護膜上に前記回路電極を露出
    させて形成され、硬化された熱可塑性樹脂からなり、エ
    ッジ部に傾斜を形成した応力緩和層と、 前記回路電極の各々に接続され、該回路電極から前記応
    力緩和層のエッジ部を通して応力緩和層の表面の所望の
    個所まで電気的につながって配設される複数の配線から
    なる配線層と、 前記応力緩和層の表面における複数の配線の各々の所定
    の個所を露出させて前記配線層の表面を被覆した表面保
    護膜と、 前記露出した複数の配線の各々の所定の個所にバンプを
    接合して形成した外部接続端子とを備えて構成されたこ
    とを特徴とする半導体装置。
  2. 【請求項２】前記応力緩和層の傾斜エッジ部につながる
    周辺部にふくらみ部分を形成してその上の前記配線にた
    わみ部分を形成することを特徴とする請求項１記載の半
    導体装置。
  3. 【請求項３】前記応力緩和層の硬化した熱可塑性樹脂の
    溶融温度Ｔｍが、前記配線層および表面保護膜を形成す
    る際の最高到達温度Ｔｍａｘ以上で構成されたことを特
    徴とする請求項１または２記載の半導体装置。
  4. 【請求項４】前記応力緩和層の硬化した熱可塑性樹脂の
    溶融温度Ｔｍが、３５０℃以上で構成されたことを特徴
    とする請求項１または２記載の半導体装置。
  5. 【請求項５】前記応力緩和層の硬化した熱可塑性樹脂の
    ガラス転移温度Ｔｇが、１５０℃〜４００℃の範囲で構
    成されたことを特徴とする請求項１または２記載の半導
    体装置。
  6. 【請求項６】前記応力緩和層の硬化した熱可塑性樹脂の
    線膨張係数が、２００ｐｐｍ／℃以下で構成されたこと
    を特徴とする請求項１または２記載の半導体装置。
  7. 【請求項７】前記応力緩和層の厚さが約３５μｍ〜約１
    ５０μｍであることを特徴とする請求項１または２記載
    の半導体装置。
  8. 【請求項８】前記応力緩和層の硬化した熱可塑性樹脂と
    して、少なくともポリイミド、ポリアミド、ポリアミド
    イミド、エポキシ、フェノール、シリコーンの何れかか
    ら構成されていることを特徴とする請求項１または２記
    載の半導体装置。
  9. 【請求項９】前記半導体素子に形成された保護膜とし
    て、無機膜とその上に局部的に形成された有機膜とから
    なることを特徴とする請求項１または２記載の半導体装
    置。
  10. 【請求項１０】前記配線層において、少なくとも信号配
    線については、配線幅を、前記応力緩和層のエッジ部を
    応力緩和層の平坦部よりも太く形成したことを特徴とす
    る請求項１または２記載の半導体装置。
  11. 【請求項１１】前記配線層は、前記応力緩和層の表面に
    密着した給電膜層とめっき膜層とで構成されることを特
    徴とする請求項１または２記載の半導体装置。
  12. 【請求項１２】複数の回路電極が配列され、保護膜が被
    覆された回路面を有する半導体素子と、 該半導体素子の回路面の保護膜上に前記回路電極を露出
    させて形成され、ガラス転移温度Ｔｇが、１５０℃〜４
    ００℃の範囲である硬化された樹脂からなり、エッジ部
    に傾斜を形成した応力緩和層と、 前記回路電極の各々に接続され、該回路電極から前記応
    力緩和層のエッジ部を通して応力緩和層の表面の所望の
    個所まで電気的につながって配設される複数の配線から
    なる配線層と、 前記応力緩和層の表面における複数の配線の各々の所定
    の個所を露出させて前記配線層の表面を被覆した表面保
    護膜と、 前記露出した複数の配線の各々の所定の個所にバンプを
    接合して形成した外部接続端子とを備えて構成されたこ
    とを特徴とする半導体装置。
  13. 【請求項１３】前記応力緩和層の厚さが約３５μｍ〜約
    １５０μｍであることを特徴とする請求項１２記載の半
    導体装置。
  14. 【請求項１４】請求項１〜１３の何れか一つに記載され
    た半導体装置を、該半導体装置における外部接続端子を
    回路基板に形成された電極に接合することにより、該回
    路基板に実装して構成することを特徴とする半導体装置
    実装構造体。
  15. 【請求項１５】複数の回路電極が配列された回路面を有
    する複数の半導体素子が配列されたウエハを製造するウ
    エハ製造工程と、 該ウエハ製造工程において製造されたウエハ状態におけ
    る各半導体素子の回路面上に保護膜を形成する保護膜形
    成工程と、 該保護膜形成工程で形成されたウエハ状態における保護
    膜上に、前記回路電極が露出するように、熱可塑性樹脂
    ペーストをマスク印刷を用いてエッジ部に傾斜を有する
    応力緩和層を印刷し、該印刷された応力緩和層を硬化さ
    せて前記保護膜上に形成する応力緩和層形成工程と、 前記ウエハ状態における回路電極の各々に接続され、該
    回路電極から前記応力緩和層形成工程で形成された応力
    緩和層のエッジ部を通して応力緩和層の表面の所望の個
    所まで電気的につながって配設される複数の配線からな
    る配線層を形成する配線層形成工程と、 該配線層形成工程で形成されたウエハ状態における配線
    層の表面を、前記応力緩和層の表面における複数の配線
    の各々の所定の個所を露出させて表面保護膜で被覆する
    表面保護膜形成工程と、 前記ウエハ状態において露出した複数の配線の各々の所
    定の個所にバンプを接合して形成する外部接続端子形成
    工程と、 ウエハ状態から所望の単位に切断して半導体装置を得る
    切断工程とを有することを特徴とする半導体装置の製造
    方法。
  16. 【請求項１６】前記配線層形成工程は、スパッタ成膜工
    程とめっき成膜工程とを有することを特徴とする請求項
    １５記載の半導体装置の製造方法。
JP2000284374A 2000-09-19 2000-09-19 半導体装置およびその製造方法並びに半導体装置実装構造体 Expired - Fee Related JP4174174B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000284374A JP4174174B2 (ja) 2000-09-19 2000-09-19 半導体装置およびその製造方法並びに半導体装置実装構造体
US09/811,401 US6930388B2 (en) 2000-09-19 2001-03-20 Semiconductor device and method for manufacturing the same and semiconductor device-mounted structure
KR10-2001-0014255A KR100417367B1 (ko) 2000-09-19 2001-03-20 반도체 장치 및 그 제조 방법과, 반도체 장치 실장 구조체
TW090106457A TW559962B (en) 2000-09-19 2001-03-20 Semiconductor device, its manufacturing method and mounting structure of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000284374A JP4174174B2 (ja) 2000-09-19 2000-09-19 半導体装置およびその製造方法並びに半導体装置実装構造体

Publications (2)

Publication Number Publication Date
JP2002093947A true JP2002093947A (ja) 2002-03-29
JP4174174B2 JP4174174B2 (ja) 2008-10-29

Family

ID=18768592

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000284374A Expired - Fee Related JP4174174B2 (ja) 2000-09-19 2000-09-19 半導体装置およびその製造方法並びに半導体装置実装構造体

Country Status (4)

Country Link
US (1) US6930388B2 (ja)
JP (1) JP4174174B2 (ja)
KR (1) KR100417367B1 (ja)
TW (1) TW559962B (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004104102A (ja) * 2002-08-21 2004-04-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004288817A (ja) * 2003-03-20 2004-10-14 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
US6982494B2 (en) 2002-08-09 2006-01-03 Oki Electric Industry Co., Ltd. Semiconductor device with signal line having decreased characteristic impedance
JP2006066717A (ja) * 2004-08-27 2006-03-09 Fuji Electric Holdings Co Ltd 半導体装置
JP2006294948A (ja) * 2005-04-13 2006-10-26 Minami Kk ウエハレベルｃｓｐの製造方法
JP2007524249A (ja) * 2004-02-26 2007-08-23 シーメンス　アクチエンゲゼルシヤフト 電気的な構成要素と該構成要素の電気的な接続導体とを有するシステム並びに該システムを製造する方法
JP2008226955A (ja) * 2007-03-09 2008-09-25 Toyobo Co Ltd 半導体装置
JP2009158609A (ja) * 2007-12-25 2009-07-16 Panasonic Electric Works Co Ltd チップオンフィルム（ｃｏｆ）構造の半導体装置の製造方法、及びｃｏｆ構造の半導体装置
JP2009212207A (ja) * 2008-03-03 2009-09-17 Seiko Epson Corp 半導体装置の製造方法
JP2014132626A (ja) * 2012-12-04 2014-07-17 Denso Corp 電子装置およびその製造方法
JP2021007182A (ja) * 2020-10-19 2021-01-21 三菱電機株式会社 半導体装置及びその製造方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870272B2 (en) * 1994-09-20 2005-03-22 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
US6211572B1 (en) * 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
US6284563B1 (en) 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US6617674B2 (en) * 2001-02-20 2003-09-09 Dow Corning Corporation Semiconductor package and method of preparing same
JP4387654B2 (ja) * 2002-10-10 2009-12-16 パナソニック株式会社 半導体装置およびその製造方法
JP3707481B2 (ja) * 2002-10-15 2005-10-19 セイコーエプソン株式会社 半導体装置の製造方法
US7132756B2 (en) * 2002-10-30 2006-11-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing the same
JP2004186307A (ja) * 2002-12-02 2004-07-02 Tdk Corp 電子部品の製造方法および、電子部品
FR2849270A1 (fr) * 2002-12-18 2004-06-25 Commissariat Energie Atomique Procede de reroutage de dispositifs microelectroniques sans lithographie
WO2004077525A2 (en) * 2003-02-25 2004-09-10 Tessera, Inc. Ball grid array with bumps
JP4210171B2 (ja) * 2003-02-25 2009-01-14 京セラ株式会社 フリップチップ型ｉｃの製造方法
JP2004288785A (ja) * 2003-03-20 2004-10-14 Sony Corp 導電突起の接合構造及び接合方法
US7276801B2 (en) * 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
JP3835460B2 (ja) * 2004-04-08 2006-10-18 セイコーエプソン株式会社 電子部品実装体の製造方法、及び電気光学装置
TWI272683B (en) * 2004-05-24 2007-02-01 Sanyo Electric Co Semiconductor device and manufacturing method thereof
US7160798B2 (en) * 2005-02-24 2007-01-09 Freescale Semiconductor, Inc. Method of making reinforced semiconductor package
CN101128931B (zh) 2005-02-25 2010-05-19 德塞拉股份有限公司 具有顺应性的微电子组件
JP4142041B2 (ja) * 2005-03-23 2008-08-27 セイコーエプソン株式会社 半導体装置の製造方法
JP2007035909A (ja) * 2005-07-27 2007-02-08 Seiko Epson Corp 電子デバイスおよび電子デバイスの製造方法
US7615474B2 (en) * 2006-11-22 2009-11-10 Seiko Epson Corporation Method for manufacturing semiconductor device with reduced damage to metal wiring layer
US7749886B2 (en) 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US7858438B2 (en) * 2007-06-13 2010-12-28 Himax Technologies Limited Semiconductor device, chip package and method of fabricating the same
TWI377880B (en) * 2007-08-20 2012-11-21 Ind Tech Res Inst Fabrication methods for flexible electronic devices
KR101358751B1 (ko) * 2007-10-16 2014-02-07 삼성전자주식회사 반도체 패키지
US20100096754A1 (en) * 2008-10-17 2010-04-22 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor module, and method for fabricating the semiconductor package
US20100264522A1 (en) * 2009-04-20 2010-10-21 Chien-Pin Chen Semiconductor device having at least one bump without overlapping specific pad or directly contacting specific pad
JP4985789B2 (ja) * 2010-01-13 2012-07-25 株式会社デンソー 力学量センサ
US8569167B2 (en) * 2011-03-29 2013-10-29 Micron Technology, Inc. Methods for forming a semiconductor structure
US9543252B2 (en) * 2012-07-11 2017-01-10 Mitsubishi Electric Corporation Semiconductor apparatus and method for producing the same
US9789637B2 (en) 2012-07-16 2017-10-17 Denso Corporation Electronic device and method for manufacturing the same
KR102508329B1 (ko) * 2016-08-31 2023-03-09 엘지디스플레이 주식회사 플렉서블 표시 장치
US10276536B2 (en) * 2017-04-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with fan-out structure
TWI795523B (zh) * 2018-02-05 2023-03-11 日商Ｊｓｒ股份有限公司 配線構件
KR20200053096A (ko) * 2018-11-08 2020-05-18 삼성전자주식회사 반도체 칩의 세정 방법 및 이를 수행하기 위한 장치
CN110220160B (zh) * 2019-06-18 2024-05-03 华域视觉科技(上海)有限公司 可变换点灯效果的光学模块
DE102020122323A1 (de) 2020-08-26 2022-03-03 Infineon Technologies Ag Chip mit chip-pad und zugehörigem lotflussmittel-ausgasungsgraben
CN112885793A (zh) * 2021-03-12 2021-06-01 苏州晶方半导体科技股份有限公司 芯片封装结构及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2891432B2 (ja) * 1989-12-27 1999-05-17 田中電子工業株式会社 半導体材料の接続方法，それに用いる接続材料及び半導体装置
EP0734059B1 (en) * 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Chip sized semiconductor device and a process for making it
US6111317A (en) * 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
KR100274333B1 (ko) * 1996-01-19 2001-01-15 모기 쥰이찌 도체층부착 이방성 도전시트 및 이를 사용한 배선기판
TW383435B (en) * 1996-11-01 2000-03-01 Hitachi Chemical Co Ltd Electronic device
TW571373B (en) * 1996-12-04 2004-01-11 Seiko Epson Corp Semiconductor device, circuit substrate, and electronic machine
JP3351706B2 (ja) * 1997-05-14 2002-12-03 株式会社東芝 半導体装置およびその製造方法
JP3335575B2 (ja) * 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
JP3031323B2 (ja) * 1997-12-26 2000-04-10 日本電気株式会社 半導体装置とその製造方法
EP1005082A4 (en) * 1998-03-27 2001-08-16 Seiko Epson Corp SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, PRINTED CIRCUIT BOARD, AND ELECTRONIC APPARATUS
US6674158B2 (en) * 1998-09-03 2004-01-06 Micron Technology, Inc. Semiconductor die package having a UV cured polymeric die coating
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6982494B2 (en) 2002-08-09 2006-01-03 Oki Electric Industry Co., Ltd. Semiconductor device with signal line having decreased characteristic impedance
US7239028B2 (en) 2002-08-09 2007-07-03 Oki Electric Industry Co., Ltd. Semiconductor device with signal line having decreased characteristic impedance
US7538417B2 (en) 2002-08-09 2009-05-26 Oki Semiconductor Co., Ltd. Semiconductor device with signal line having decreased characteristic impedance
JP2004104102A (ja) * 2002-08-21 2004-04-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7560810B2 (en) 2002-08-21 2009-07-14 Seiko Epson Corporation Semiconductor device, method of manufacturing the same, circuit board, and electronic instrument
JP2004288817A (ja) * 2003-03-20 2004-10-14 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
US7176562B2 (en) 2003-03-20 2007-02-13 Seiko Epson Corporation Semiconductor wafer, semiconductor device, method for manufacturing the semiconductor device, circuit board, and electronic apparatus
JP2007524249A (ja) * 2004-02-26 2007-08-23 シーメンス　アクチエンゲゼルシヤフト 電気的な構成要素と該構成要素の電気的な接続導体とを有するシステム並びに該システムを製造する方法
JP4572627B2 (ja) * 2004-08-27 2010-11-04 富士電機システムズ株式会社 半導体装置
JP2006066717A (ja) * 2004-08-27 2006-03-09 Fuji Electric Holdings Co Ltd 半導体装置
JP2006294948A (ja) * 2005-04-13 2006-10-26 Minami Kk ウエハレベルｃｓｐの製造方法
JP2008226955A (ja) * 2007-03-09 2008-09-25 Toyobo Co Ltd 半導体装置
JP2009158609A (ja) * 2007-12-25 2009-07-16 Panasonic Electric Works Co Ltd チップオンフィルム（ｃｏｆ）構造の半導体装置の製造方法、及びｃｏｆ構造の半導体装置
JP2009212207A (ja) * 2008-03-03 2009-09-17 Seiko Epson Corp 半導体装置の製造方法
JP2014132626A (ja) * 2012-12-04 2014-07-17 Denso Corp 電子装置およびその製造方法
JP2021007182A (ja) * 2020-10-19 2021-01-21 三菱電機株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20020022533A (ko) 2002-03-27
KR100417367B1 (ko) 2004-02-05
TW559962B (en) 2003-11-01
US6930388B2 (en) 2005-08-16
JP4174174B2 (ja) 2008-10-29
US20020063332A1 (en) 2002-05-30

Similar Documents

Publication Publication Date Title
JP4174174B2 (ja) 半導体装置およびその製造方法並びに半導体装置実装構造体
KR100430203B1 (ko) 반도체 장치 및 그 제조 방법
US6232212B1 (en) Flip chip bump bonding
KR100393363B1 (ko) 반도체 장치 및 그 제조 방법
JP3981089B2 (ja) 半導体装置とその製造方法
US20020079575A1 (en) Semiconductor module
JP4045083B2 (ja) 半導体モジュールおよび実装構造体
KR100393864B1 (ko) 반도체 장치
JP3399456B2 (ja) 半導体装置およびその製造方法
TW201019810A (en) Low-temperature recoverable electronic component
JP3947043B2 (ja) 半導体装置
JP2003179183A (ja) 半導体装置およびその製造方法
JP2002016198A (ja) 半導体装置
JP4937623B2 (ja) 半導体装置の製造方法
JP3452043B2 (ja) 半導体装置およびその製造方法
JP2011071542A (ja) 半導体装置の製造方法および半導体装置
JP3399455B2 (ja) 半導体装置
JP2002334897A (ja) 半導体装置のバンプ構造及びその製造方法
JP2005129665A (ja) 半導体装置およびその製造方法
JP2002016180A (ja) 半導体装置
JP2002016190A (ja) 半導体装置
KR100417126B1 (ko) 고밀도 및 고종횡비를 갖는 배선용 범프 형성 방법
JP5040804B2 (ja) 半導体装置の製造方法及び半導体素子検査構造
JP2004146426A (ja) 電子部品を搭載した薄膜配線基板の製造方法およびマルチチップモジュール
JP2001326248A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060711

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060908

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060908

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070717

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070907

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080722

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080818

R150 Certificate of patent or registration of utility model

Ref document number: 4174174

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110822

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110822

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110822

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120822

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120822

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130822

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees