KR100417126B1 - 고밀도 및 고종횡비를 갖는 배선용 범프 형성 방법 - Google Patents
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Abstract
본 발명은 플립 칩(Flip chip) 방식의 반도체 소자의 접속단자인 범프를 형성하는 방법에 관한 것으로, 입출력패드가 형성된 반도체칩 상에 보호막을 형성하는 단계, 상기 보호막을 선택적으로 식각하여 상기 입출력패드의 표면을 노출시키는 단계, 상기 노출된 입출력패드를 포함한 상기 보호막 상에 금속기저층을 형성하는 단계, 상기 금속기저층 상에 도금법을 이용하여 도금층을 형성하는 단계, 상기 도금층 상에 감광막을 도포하고 선택적으로 패터닝하여 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각 마스크로 이용하여 상기 도금층과 금속기저층을 순차적으로 식각하는 단계, 및 상기 도금층에 열을 가하여 상기 금속기저층 상에 상기 도금층으로 된 범프를 형성하는 단계를 포함한다.
Description
본 발명은 반도체장치의 제조 방법에 관한 것으로, 특히 습식/건식 식각 기술을 이용한 고밀도 및 고종횡비를 갖는 배선용 범프의 형성 방법에 관한 것이다.
일반적으로, 플립칩(Flip chip) 배선 방법은 반도체 칩의 전극패드와 리드프레임의 내부 리드를 와이어를 통해 전기적으로 연결시키는 통상의 와이어 본딩 방식과는 달리, 반도체 칩 위에 형성된 범프로 반도체 칩이 실장되는 인쇄회로기판(Printed Circuit Board; PCB)의 접속단자에 반도체칩을 연결시키는 방식이다.
범프(Bump)를 반도체 칩의 전극패드 위에 형성하는 방법은 여러 가지가 있으며, 그 중에서 납(Pb)과 주석(Sn)을 주성분으로 하는 솔더(Solder)를 알루미늄(Al)과 같은 금속성의 전극패드 위로 전기도금한 후 이를 리플로우(Reflow)하여 솔더 범프를 형성하는 방법이 일반적이다.
솔더를 리플로우(Reflow)하는 과정에서, 전극패드와 솔더 사이에 발생되는 확산을 방지하기 위하여 소위 금속기저층(Under Ball Metallurgy; UBM)이라 불리는 중간물질이 개재될 수 있다.
최근에 솔더범프(Solder bump)(또는 솔더볼)을 이용한 플립칩(Flip chip) 배선 기술은 시스템의 소형화, 경량화, 고속화 요구 및 마이크로 일렉트로닉스의 성능을 향상시키기 위해 절실히 필요한 기술로서 향후 1~2년후에는 10×102칩당 입출력패드(I/O pad) 수가 2000개 이상될 것으로 예상되어 플립칩 실장기술의 중요성이 강조되고 있는 상황이다.
그러나, 입출력패드의 수가 증가함에 따라 플립칩 실장 기술은 반드시 해결해야될 몇가지 문제점이 있다.
첫째, 범프 형성기술은 고집적회로 칩위에 형성할 수 있는 고밀도의 웨이퍼 레벨 패키지(Wafer Level Package; WLP) 기술을 확보해야 하고, 둘째 범프 형성은 칩과 기판의 열팽창계수의 차에 의해 발생할 수 있는 응력을 최소화하기 위해 높은 종횡비(Aspect ratio)를 얻을 수 있어야 하며, 셋째, 배선의 높은 신뢰성을 갖기 위해서는 레진(Resin)으로 칩과 기판 사이를 채울수 있는 기술을 확보해야 한다.
도 1a 내지 도 1c는 종래기술에 따른 범프의 형성 방법을 개략적으로 도시한 도면이다.
도 1a에 도시된 바와 같이, 집적 회로 공정이 완료된 기판(11)상에 입출력패드(12)를 형성하고 기판(11) 전면에 보호막(13)을 형성한 후, 보호막(13)을 선택적으로 식각하여 입출력패드(12)의 표면이 노출되는 콘택을 형성한다.
계속해서, 콘택을 포함한 전면에 금속기저층(UBM)(14)을 스퍼터링한 다음, 금속기저층(14)상에 두꺼운 감광막(15)을 도포하고 노광(Exposure) 및 현상(Develope)으로 범프 도금(Plating)을 위한 비아(16)를 형성한다.
도 1b에 도시된 바와 같이, 패터닝된 감광막(15)을 마스크로 하여 선택적으로 비아(16)에만 솔더층(17)을 도금한다.
도 1c에 도시된 바와 같이, 패터닝된 감광막(15)을 제거한 후, 금속기저층(14)을 선택적으로 식각하여 입출력패드(12)상에만 금속기저층(14a)을 잔류시킨 후, 전면에 레진플럭스(Resin flux)(도시 생략)를 도포하고 리플로우하여 배선용 범프(17a)를 형성한다.
상술한 종래기술에서는 리소그래피(Lithography) 기술, 금속증착기술, 식각기술을 이용하고 있고, 보호막이 형성된 기판상에 금속기저층 구조를 스퍼터링한 후, 수회 도포법을 이용하여 두꺼운 감광막을 얻는 방법으로 높은 비아를 형성한 다음, 배선용 범프를 형성하고 있다.
그러나, 현재 요구되는 입출력패드수의 밀도에서는 범프 형성시에 최인접간 범프의 거리가 문제되지 않을 수 있지만, 입출력패드의 수가 급격히 증가하여 고밀도/고종횡비 범프를 구현하기 위해서는 범프의 직경(Diameter)과 피치(Pitch)를 동시에 작게 해야만 하고, 아울러 범프피치가 작아지면서 오버플레이팅 (Overplating)으로 인해 최인접간 범프가 숏트될 수 있기 때문에 오버플레이팅을 하지 않고 플레이팅을 높게 해야하는데, 범프를 높게 하기 위해서는 높은 비아를 형성하여야 하는 문제점이 있다.
또한, 높은 비아를 얻기 위해 감광막을 수회 반복해야만 하고 장시간의 노광 및 현상때문에 시간적인 손실뿐만 아니라, 생산성의 저하로 비용절감이 어렵다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 고밀도의 웨이퍼레벨패키지 기술과 칩과 기판의 열팽창계수의 차에 의해 발생할 수 있는 응력을 최소화시켜 고종횡비를 얻고, 제조 공정의 시간과 비용을 절감하는데 적합한 범프의 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 범프의 형성 방법을 간략히 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 범프의 형성 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 입출력 패드
23 : 보호막 24 : 금속기저층(UBM)
25 : 도금층 25a : 범프
상기의 목적을 달성하기 위한 본 발명의 범프의 형성 방법은 입출력패드가 형성된 반도체칩 상에 보호막을 형성하는 단계, 상기 보호막을 선택적으로 식각하여 상기 입출력패드의 표면을 노출시키는 단계, 상기 노출된 입출력패드를 포함한 상기 보호막 상에 금속기저층을 형성하는 단계, 상기 금속기저층 상에 도금법을 이용하여 도금층을 형성하는 단계, 상기 도금층 상에 감광막을 도포하고 선택적으로 패터닝하여 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각 마스크로 이용하여 상기 도금층과 금속기저층을 순차적으로 식각하는 단계, 및 상기 도금층에 열을 가하여 상기 금속기저층 상에 상기 도금층으로 된 범프를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 범프의 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 입출력패드(22)가 형성된 반도체기판(21)상에 보호막(23)을 형성하고, 보호막(23)을 선택적으로 식각하여 입출력패드(22)의 소정 표면을 노출시킨다.
다음으로, 보호막(23)상에 감광막(도시 생략)을 도포하고 노광 및 현상으로 정렬키를 감광막으로 마스킹하고 기판(21) 전면에 금속기저층(24)으로서 구리(Cu), 티타늄(Ti)을 순차적으로 스퍼터링 증착한 후 정렬키를 확보하기 위해 리프트 오프한다.
이와 같이 정렬키에 감광막 마스킹 작업을 실시하는 이유는, 솔더층을 도금할 때 정렬키위에 솔더가 도금되는 것을 방지하고 솔더층을 도금한 후 선택적 식각시 정렬키가 손상되거나 또는 정렬키가 보이지 않는 현상이 발생하기 때문에 미리 마스킹하여 솔더층 도금을 위한 시드층이 스퍼터링되지 않도록 하기 위함이다.
다음으로, 정렬키가 확보되었는지 확인하고 도금을 위한 전극 접점 확보와 원하는 볼높이를 얻도록 구리(Cu)와 솔더(Pb)를 순차적으로 도금하여 구리/솔더의 2층 구조를 갖는 도금층(25)을 형성한다.
이 때, 감광막으로 마스킹된 정렬키에는 구리/솔더 도금이 이루어지지 않으며, 후속 감광막 노광시 마스크 정렬기(Mask aligner)의 패턴 마스크가 균일한 힘을 받을 수 있도록 균일한 도금이 되도록 하고, 기판의 모서리(Edge)에 굴곡이 없도록 한다. 만약, 기판의 모서리에 굴곡이 발생되면 기판 전면에 감광막이 균일하게 퍼지는 것을 방해할 수 있다.
한편, 정렬키에 구리/솔더 도금이 이루어지지 않도록 하는 다른 방법으로는 도금을 위한 시드층을 선택적으로 감광막으로 마스킹하여 도금을 방해한다.
계속해서, 구리/솔더 도금층(25)상에 감광막(26)을 도포하고, 노광 및 현상으로 감광막(26)을 패터닝한다. 이 때, 감광막(26)은 기판(21) 전체에 균일하게 도포되도록 낮은 점성의 감광막을 이용한다.
도 2b에 도시된 바와 같이, 패터닝된 감광막(26)을 마스크로 하여 구리/솔더 도금층(25) 중 솔더층을 먼저 식각한 후, 구리층, 금속기저층(24)을 순차적으로 식각하여 인접한 금속기저층(24)을 박리시킨다.
이 때, 식각 프로파일(Etch profile)은 감광막(26)과 수직하게 식각하며, 측면 식각(Side etching) 효과를 최소화하기 위해 스프레이(Spray) 방식의 습식 식각또는 건식 식각을 적용한다.
그리고, 금속기저층(24)은 티타늄과 구리의 2층 금속막이므로 순차적으로 두 번의 식각을 실시한다.
도 2c에 도시된 바와 같이, 패터닝된 감광막(26)을 스트립한 후, 식각된 도금층(23)을 포함한 전면에 레진 플럭스(Resin flux)를 도포하고 질소(N2) 분위기에서 리플로우시켜 도금층(25)에 열을 가하면 도금층(25)이 플럭스에 의해 볼 형태로 형성되어 금속기저층(24)상에만 배선용 볼(25a)이 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 범프의 형성 방법은 높은 비아를 형성하기 위하여 수 회 도포 기술로 두꺼운 감광막을 얻지 않아도 되므로 시간과 비용을 절감 할 수 있으며, 기판 전체에 범프용 전도막을 도금함으로서 용이하게 도금의 균일성을 확인할 수 있고, 균일한 도금막을 얻을 수 있는 효과가 있다.
또한, 범프 형성을 위한 비아를 형성하지 않아도 되므로 범프의 높이는 감광막의 두께, 즉 비아의 높이에 의존하지 않고 도금 높이를 자유자재로 조절할 수 있기 때문에 볼 높이에 높은 자유도를 가지고 고밀도 및 고종횡비를 갖는 범프를 용이하게 형성할 수 있는 효과가 있다.
그리고, 얇은 감광막을 사용하므로 패턴 형성에 자유도가 크며, 스테퍼(Stepper) 사용이 가능하여 자동화와 생산성을 촉진시킬 수 있는 효과가 있다.
Claims (8)
- 범프의 형성 방법에 있어서,입출력패드가 형성된 반도체칩 상에 보호막을 형성하는 단계;상기 보호막을 선택적으로 식각하여 상기 입출력패드의 표면을 노출시키는 단계;상기 노출된 입출력패드를 포함한 상기 보호막 상에 금속기저층을 형성하는 단계;상기 금속기저층 상에 도금법을 이용하여 도금층을 형성하는 단계;상기 도금층 상에 감광막을 도포하고 선택적으로 패터닝하여 감광막패턴을 형성하는 단계;상기 감광막패턴을 식각 마스크로 이용하여 상기 도금층과 금속기저층을 순차적으로 식각하는 단계; 및상기 도금층에 열을 가하여 상기 금속기저층 상에 상기 도금층으로 된 범프를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 범프의 형성 방법.
- 제 1 항에 있어서,상기 도금층, 금속기저층을 순차적으로 식각하는 단계는,스프레이 방식의 습식 식각 또는 건식 식각 중 어느 한 방법을 적용하거나, 또는 이들을 혼합하여 적용하여 이루어지는 것을 특징으로 하는 범프의 형성 방법.
- 제 1 항에 있어서,상기 도금층은 구리와 솔더의 2층 금속막을 포함함을 특징으로 하는 범프의 형성 방법.
- 제 1 항에 있어서,상기 금속기저층은 구리와 티타늄의 2층 적층막을 포함함을 특징으로 하는 범프의 형성 방법.
- 제 1 항에 있어서,상기 도금층에 열을 가하는 단계는,상기 도금층상에 레진플럭스를 도포하는 단계; 및상기 레진플럭스를 질소분위기에서 리플로우시키는 단계를 포함하여 이루어짐을 특징으로 하는 범프의 형성 방법.
- 제 1 항에 있어서,상기 감광막을 도포하는 단계에서,상기 감광막은 점성이 낮은 감광막을 이용함을 특징으로 하는 범프의 형성 방법.
- 제 1 항에 있어서,상기 금속기저층을 형성하기 전에,상기 입출력패드가 형성된 반도체칩상에 보호막을 형성하는 단계;상기 보호막상에 감광막을 도포하고 선택적으로 패터닝하는 단계; 및상기 패터닝된 감광막을 마스크로 이용하여 상기 입출력패드를 노출시키는 콘택홀을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 범프의 형성 방법.
- 제 1 항에 있어서,상기 금속기저층을 형성한 후,정렬키를 확보하기 위해 상기 금속기저층을 리프트오프시키는 단계를 더 포함하는 것을 특징으로 하는 범프의 형성 방법.
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100691015B1 (ko) * | 2005-11-10 | 2007-03-09 | 주식회사 하이닉스반도체 | 플립 칩 범프 형성 방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6242435A (ja) * | 1985-08-19 | 1987-02-24 | Fujitsu Ltd | 電極形成方法 |
JPH0373535A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体装置およびその製造方法 |
JPH03101234A (ja) * | 1989-08-14 | 1991-04-26 | Nec Corp | 半導体装置の製造方法 |
JPH05283413A (ja) * | 1992-03-31 | 1993-10-29 | Toshiba Corp | インジウムバンプの製造方法 |
US6130149A (en) * | 1999-08-16 | 2000-10-10 | Taiwan Semiconductor Manufacturing Company | Approach for aluminum bump process |
-
2001
- 2001-06-01 KR KR10-2001-0030893A patent/KR100417126B1/ko not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6242435A (ja) * | 1985-08-19 | 1987-02-24 | Fujitsu Ltd | 電極形成方法 |
JPH0373535A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体装置およびその製造方法 |
JPH03101234A (ja) * | 1989-08-14 | 1991-04-26 | Nec Corp | 半導体装置の製造方法 |
JPH05283413A (ja) * | 1992-03-31 | 1993-10-29 | Toshiba Corp | インジウムバンプの製造方法 |
US6130149A (en) * | 1999-08-16 | 2000-10-10 | Taiwan Semiconductor Manufacturing Company | Approach for aluminum bump process |
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