JP2002050631A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JP2002050631A JP2002050631A JP2000240380A JP2000240380A JP2002050631A JP 2002050631 A JP2002050631 A JP 2002050631A JP 2000240380 A JP2000240380 A JP 2000240380A JP 2000240380 A JP2000240380 A JP 2000240380A JP 2002050631 A JP2002050631 A JP 2002050631A
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- Japan
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- gaas
- semiconductor device
- thickness
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Abstract
(57)【要約】
【課題】 電流増幅率β及び信頼性の高い半導体デバイ
スを提供する。 【解決手段】 ＧａＡｓ基板２上にサブコレクタ層２
１、ｎ- −ＧａＡｓからなるコレクタ層４、ｐ+ −Ｇａ
Ａｓからなるベース層５、ｎ−ＡｌＧａＡｓからなるエ
ミッタ層６、７、８及びｎ+ −ＧａＡｓ、ｎ+ −ＩｎＧ
ａＡｓからなるエミッタ層キャップ９、１０、１１を順
次形成した半導体デバイス２０のサブコレクタ層２１が
Ｓｅをドーパントとしたｎ+ −ＧａＡｓ層２１ａと、Ｓ
ｉをドーパントとしたｎ+ −ＧａＡｓ層２１ｂとの２層
構造を有する。
スを提供する。 【解決手段】 ＧａＡｓ基板２上にサブコレクタ層２
１、ｎ- −ＧａＡｓからなるコレクタ層４、ｐ+ −Ｇａ
Ａｓからなるベース層５、ｎ−ＡｌＧａＡｓからなるエ
ミッタ層６、７、８及びｎ+ −ＧａＡｓ、ｎ+ −ＩｎＧ
ａＡｓからなるエミッタ層キャップ９、１０、１１を順
次形成した半導体デバイス２０のサブコレクタ層２１が
Ｓｅをドーパントとしたｎ+ −ＧａＡｓ層２１ａと、Ｓ
ｉをドーパントとしたｎ+ −ＧａＡｓ層２１ｂとの２層
構造を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関する。
関する。
【０００２】
【従来の技術】図４は従来の半導体デバイスの構造図で
ある。
ある。
【０００３】同図に示す半導体デバイス１は、ヘテロバ
イポーラトランジスタ構造（以下「ＨＢＴ」という。）
の半導体デバイスであり、この構造は半絶縁性基板２上
に形成されるコレクタ層３の電気抵抗を下げるためのも
のである。
イポーラトランジスタ構造（以下「ＨＢＴ」という。）
の半導体デバイスであり、この構造は半絶縁性基板２上
に形成されるコレクタ層３の電気抵抗を下げるためのも
のである。
【０００４】本半導体デバイス１は、半絶縁性ＧａＡｓ
基板２の上に、サブコレクタ層としてのｎ+ −ＧａＡｓ
層（ｎ型、５×１０18ｃｍ-3、厚さ５００ｎｍ）３と、
コレクタ層としてのｎ- −ＧａＡｓ層（ｎ型、５×１０
16ｃｍ-3、厚さ１０００ｎｍ）４と、ベース層としての
ｐ+ −ＧａＡｓ層（ｐ型４×１０19ｃｍ-3、厚さ８０ｎ
ｍ）５と、エミッタ層としてのｎ- −ＡｌＧａＡｓグレ
ーデット層（ｎ型、ｘ＝０→０．３、５×１０17ｃ
ｍ-3、厚さ２０ｎｍ）６と、エミッタ層としてのｎ−Ａ
ｌＧａＡｓ層（ｎ型、ｘ＝０．３、５×１０17ｃｍ-3、
厚さ８０ｎｍ）７と、エミッタ層としてのｎ−ＡｌＧａ
Ａｓグレーデット層（ｎ型、ｘ＝０．３→０、５×１０
17ｃｍ-3、厚さ２０ｎｍ）８と、エミッタ層のオーミッ
クコンタクト抵抗を低減させるためのエミッタ層キャッ
プとしてのｎ+ −ＧａＡｓ層（ｎ型、５×１０18ｃ
ｍ-3、厚さ１００ｎｍ）９と、エミッタ層キャップとし
てのｎ+ −ＩｎＧａＡｓグレーデット層（ｎ型、ｙ＝０
→０．５、２×１０19ｃｍ-3、厚さ５０ｎｍ）１０と、
エミッタ層キャップとしてのｎ+ −ＩｎＧａＡｓ層（ｎ
型、２×１０19ｃｍ-3、厚さ５０ｎｍ）１１とを順次積
層したものである。
基板２の上に、サブコレクタ層としてのｎ+ −ＧａＡｓ
層（ｎ型、５×１０18ｃｍ-3、厚さ５００ｎｍ）３と、
コレクタ層としてのｎ- −ＧａＡｓ層（ｎ型、５×１０
16ｃｍ-3、厚さ１０００ｎｍ）４と、ベース層としての
ｐ+ −ＧａＡｓ層（ｐ型４×１０19ｃｍ-3、厚さ８０ｎ
ｍ）５と、エミッタ層としてのｎ- −ＡｌＧａＡｓグレ
ーデット層（ｎ型、ｘ＝０→０．３、５×１０17ｃ
ｍ-3、厚さ２０ｎｍ）６と、エミッタ層としてのｎ−Ａ
ｌＧａＡｓ層（ｎ型、ｘ＝０．３、５×１０17ｃｍ-3、
厚さ８０ｎｍ）７と、エミッタ層としてのｎ−ＡｌＧａ
Ａｓグレーデット層（ｎ型、ｘ＝０．３→０、５×１０
17ｃｍ-3、厚さ２０ｎｍ）８と、エミッタ層のオーミッ
クコンタクト抵抗を低減させるためのエミッタ層キャッ
プとしてのｎ+ −ＧａＡｓ層（ｎ型、５×１０18ｃ
ｍ-3、厚さ１００ｎｍ）９と、エミッタ層キャップとし
てのｎ+ −ＩｎＧａＡｓグレーデット層（ｎ型、ｙ＝０
→０．５、２×１０19ｃｍ-3、厚さ５０ｎｍ）１０と、
エミッタ層キャップとしてのｎ+ −ＩｎＧａＡｓ層（ｎ
型、２×１０19ｃｍ-3、厚さ５０ｎｍ）１１とを順次積
層したものである。
【０００５】サブコレクタ層３、コレクタ層４、エミッ
タ層６〜８及びエミッタ層キャップ（ｎ+ −ＧａＡｓ
層）９のｎ型不純物（ドーパント）はＳｉであり、エミ
ッタ層キャップとしてのｎ+ −ＩｎＧａＡｓグレーデッ
ト層１０及びｎ+ −ＩｎＧａＡｓ層１１のｎ型不純物は
Ｓｅであり、ベース層５のｐ型不純物はＣである。
タ層６〜８及びエミッタ層キャップ（ｎ+ −ＧａＡｓ
層）９のｎ型不純物（ドーパント）はＳｉであり、エミ
ッタ層キャップとしてのｎ+ −ＩｎＧａＡｓグレーデッ
ト層１０及びｎ+ −ＩｎＧａＡｓ層１１のｎ型不純物は
Ｓｅであり、ベース層５のｐ型不純物はＣである。
【０００６】
【発明が解決しようとする課題】ところで、従来のＨＢ
Ｔは、電流増幅率βを向上させることと、素子の信頼性
を高めることが重要課題である。このため、多くの研
究、開発が行われ、ＨＢＴの各層についても特性改善が
行われてきた。
Ｔは、電流増幅率βを向上させることと、素子の信頼性
を高めることが重要課題である。このため、多くの研
究、開発が行われ、ＨＢＴの各層についても特性改善が
行われてきた。
【０００７】しかしながら、電流増幅率β及び信頼性は
共にいまひとつ低く、より一層の改善が必要であった。
特に信頼性が悪く、通電時間の増加と共に、電流増幅率
βが大幅に低下することが問題になっていた。
共にいまひとつ低く、より一層の改善が必要であった。
特に信頼性が悪く、通電時間の増加と共に、電流増幅率
βが大幅に低下することが問題になっていた。
【０００８】図５は従来のヘテロバイポーラトランジス
タの通電時間と電流増幅率βとの関係を示す図であり、
横軸が通電時間軸を示し、縦軸がβ軸を示している。
タの通電時間と電流増幅率βとの関係を示す図であり、
横軸が通電時間軸を示し、縦軸がβ軸を示している。
【０００９】同図より従来のＨＢＴは、通電時間が増加
するに従い、電流増幅率βが大幅に低下していることが
分る。低下率は通電時間６００時間で４４％であり、電
流増幅率βが低下しやすく、信頼性が悪いという問題が
あった。
するに従い、電流増幅率βが大幅に低下していることが
分る。低下率は通電時間６００時間で４４％であり、電
流増幅率βが低下しやすく、信頼性が悪いという問題が
あった。
【００１０】そこで、本発明の目的は、上記課題を解決
し、電流増幅率β及び信頼性の高い半導体デバイスを提
供することにある。
し、電流増幅率β及び信頼性の高い半導体デバイスを提
供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体デバイスは、ＧａＡｓ基板上にコレク
タの電気抵抗を下げるためｎ+ −ＧａＡｓからなるサブ
コレクタ層、ｎ- −ＧａＡｓからなるコレクタ層、ｐ+
−ＧａＡｓからなるベース層、ｎ−ＡｌＧａＡｓからな
るエミッタ層及びエミッタ層のオーミックコンタクト抵
抗を下げるためｎ+ −ＧａＡｓ、ｎ+ −ＩｎＧａＡｓか
らなるエミッタ層キャップを順次形成した半導体デバイ
スにおいて、サブコレクタ層はＳｅをドーパントとした
ｎ+ −ＧａＡｓと、Ｓｉをドーパントとしたｎ+ −Ｇａ
Ａｓとの２層構造を有するものである。
に本発明の半導体デバイスは、ＧａＡｓ基板上にコレク
タの電気抵抗を下げるためｎ+ −ＧａＡｓからなるサブ
コレクタ層、ｎ- −ＧａＡｓからなるコレクタ層、ｐ+
−ＧａＡｓからなるベース層、ｎ−ＡｌＧａＡｓからな
るエミッタ層及びエミッタ層のオーミックコンタクト抵
抗を下げるためｎ+ −ＧａＡｓ、ｎ+ −ＩｎＧａＡｓか
らなるエミッタ層キャップを順次形成した半導体デバイ
スにおいて、サブコレクタ層はＳｅをドーパントとした
ｎ+ −ＧａＡｓと、Ｓｉをドーパントとしたｎ+ −Ｇａ
Ａｓとの２層構造を有するものである。
【００１２】上記構成に加え本発明の半導体デバイスの
サブコレクタ層はＳｅをドーパントとしたｎ+ −ＧａＡ
ｓ層と、Ｓｉをドーパントとしたｎ+ −ＧａＡｓ層とが
各１層以上形成されているものである。
サブコレクタ層はＳｅをドーパントとしたｎ+ −ＧａＡ
ｓ層と、Ｓｉをドーパントとしたｎ+ −ＧａＡｓ層とが
各１層以上形成されているものである。
【００１３】構成に加え本発明の半導体デバイスは、Ｓ
ｅをドーパントとしたｎ+ −ＧａＡｓ層及びＳｉをドー
パントとしたｎ+ −ＧａＡｓ層の膜厚が１ｎｍから１０
０ｎｍの範囲内にあるのが好ましい。
ｅをドーパントとしたｎ+ −ＧａＡｓ層及びＳｉをドー
パントとしたｎ+ −ＧａＡｓ層の膜厚が１ｎｍから１０
０ｎｍの範囲内にあるのが好ましい。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて詳述する。
図面に基づいて詳述する。
【００１５】図１は本発明の半導体デバイスの一実施の
形態を示す構造図である。図４に示した従来例と同様の
部材には共通の符号を用いた。
形態を示す構造図である。図４に示した従来例と同様の
部材には共通の符号を用いた。
【００１６】図４に示した従来例との相違点は、サブコ
レクタ層がＳｅをドーパントとしたｎ+ −ＧａＡｓと、
Ｓｉをドーパントとしたｎ+ −ＧａＡｓとの２層構造を
有する点である。
レクタ層がＳｅをドーパントとしたｎ+ −ＧａＡｓと、
Ｓｉをドーパントとしたｎ+ −ＧａＡｓとの２層構造を
有する点である。
【００１７】すなわち、本半導体デバイス２０は、半絶
縁性ＧａＡｓ基板２の上に、Ｓｅをドープしたｎ+ −Ｇ
ａＡｓ層（厚さ１０ｎｍ、キャリア濃度５×１０18ｃｍ
-3）２１ａと、Ｓｉをドープしたｎ+ −ＧａＡｓ層（厚
さ１０ｎｍ、キャリア濃度５×１０18ｃｍ-3）２１ｂと
の二つの異なるドーパントをドープしたｎ+ −ＧａＡｓ
層を繰り返し２５セットしたサブコレクタ層（総膜厚５
００ｎｍ）２１と、コレクタ層としてのｎ- −ＧａＡｓ
層（ｎ型、５×１０16ｃｍ-3、厚さ１０００ｎｍ）４
と、ベース層としてのｐ+ −ＧａＡｓ層（ｐ型４×１０
19ｃｍ-3、厚さ８０ｎｍ）５と、エミッタ層としてのｎ
- −ＡｌＧａＡｓグレーデット層（ｎ型、ｘ＝０→０．
３、５×１０17ｃｍ-3、厚さ２０ｎｍ）６と、エミッタ
層としてのｎ−ＡｌＧａＡｓ層（ｎ型、ｘ＝０．３、５
×１０17ｃｍ-3、厚さ８０ｎｍ）７と、エミッタ層とし
てのｎ−ＡｌＧａＡｓグレーデット層（ｎ型、ｘ＝０．
３→０、５×１０17ｃｍ-3、厚さ２０ｎｍ）８と、エミ
ッタ層のオーミックコンタクト抵抗を低減させるための
エミッタ層キャップとしてのｎ+ −ＧａＡｓ層（ｎ型、
５×１０18ｃｍ-3、厚さ１００ｎｍ）９と、エミッタ層
キャップとしてのｎ+−ＩｎＧａＡｓグレーデット層
（ｎ型、ｙ＝０→０．５、２×１０19ｃｍ-3、厚さ５０
ｎｍ）１０と、エミッタ層キャップとしてのｎ+ −Ｉｎ
ＧａＡｓ層（ｎ型、２×１０19ｃｍ-3、厚さ５０ｎｍ）
１１とを順次積層したものである。
縁性ＧａＡｓ基板２の上に、Ｓｅをドープしたｎ+ −Ｇ
ａＡｓ層（厚さ１０ｎｍ、キャリア濃度５×１０18ｃｍ
-3）２１ａと、Ｓｉをドープしたｎ+ −ＧａＡｓ層（厚
さ１０ｎｍ、キャリア濃度５×１０18ｃｍ-3）２１ｂと
の二つの異なるドーパントをドープしたｎ+ −ＧａＡｓ
層を繰り返し２５セットしたサブコレクタ層（総膜厚５
００ｎｍ）２１と、コレクタ層としてのｎ- −ＧａＡｓ
層（ｎ型、５×１０16ｃｍ-3、厚さ１０００ｎｍ）４
と、ベース層としてのｐ+ −ＧａＡｓ層（ｐ型４×１０
19ｃｍ-3、厚さ８０ｎｍ）５と、エミッタ層としてのｎ
- −ＡｌＧａＡｓグレーデット層（ｎ型、ｘ＝０→０．
３、５×１０17ｃｍ-3、厚さ２０ｎｍ）６と、エミッタ
層としてのｎ−ＡｌＧａＡｓ層（ｎ型、ｘ＝０．３、５
×１０17ｃｍ-3、厚さ８０ｎｍ）７と、エミッタ層とし
てのｎ−ＡｌＧａＡｓグレーデット層（ｎ型、ｘ＝０．
３→０、５×１０17ｃｍ-3、厚さ２０ｎｍ）８と、エミ
ッタ層のオーミックコンタクト抵抗を低減させるための
エミッタ層キャップとしてのｎ+ −ＧａＡｓ層（ｎ型、
５×１０18ｃｍ-3、厚さ１００ｎｍ）９と、エミッタ層
キャップとしてのｎ+−ＩｎＧａＡｓグレーデット層
（ｎ型、ｙ＝０→０．５、２×１０19ｃｍ-3、厚さ５０
ｎｍ）１０と、エミッタ層キャップとしてのｎ+ −Ｉｎ
ＧａＡｓ層（ｎ型、２×１０19ｃｍ-3、厚さ５０ｎｍ）
１１とを順次積層したものである。
【００１８】サブコレクタ層２１ｂ、コレクタ層４、エ
ミッタ層６〜８及びエミッタ層キャップ（ｎ+ −ＧａＡ
ｓ層）９のｎ型不純物（ドーパント）はＳｉであり、サ
ブコレクタ層２１ａ、エミッタ層キャップとしてのｎ+
−ＩｎＧａＡｓグレーデット層１０及びｎ+ −ＩｎＧａ
Ａｓ層１１のｎ型不純物はＳｅであり、ベース層５のｐ
型不純物はＣである。
ミッタ層６〜８及びエミッタ層キャップ（ｎ+ −ＧａＡ
ｓ層）９のｎ型不純物（ドーパント）はＳｉであり、サ
ブコレクタ層２１ａ、エミッタ層キャップとしてのｎ+
−ＩｎＧａＡｓグレーデット層１０及びｎ+ −ＩｎＧａ
Ａｓ層１１のｎ型不純物はＳｅであり、ベース層５のｐ
型不純物はＣである。
【００１９】本半導体デバイスを用いたＨＢＴの電流増
幅率βと図４に示した従来の半導体デバイスを用いたＨ
ＢＴの電流増幅率βとを比較したところ、従来技術のＨ
ＢＴの電流増幅率βは１００〜１１０程度であったのに
対し、本発明によるＨＢＴの電流増幅率βは１７０〜１
８０であり、電流増幅率βが大幅に改善していることが
分った。
幅率βと図４に示した従来の半導体デバイスを用いたＨ
ＢＴの電流増幅率βとを比較したところ、従来技術のＨ
ＢＴの電流増幅率βは１００〜１１０程度であったのに
対し、本発明によるＨＢＴの電流増幅率βは１７０〜１
８０であり、電流増幅率βが大幅に改善していることが
分った。
【００２０】図２は図１に示した半導体デバイスを用い
たヘテロバイポーラトランジスタの通電時間と電流増幅
率βとの関係を示す図であり、横軸が通電時間軸であ
り、縦軸がβ軸である。
たヘテロバイポーラトランジスタの通電時間と電流増幅
率βとの関係を示す図であり、横軸が通電時間軸であ
り、縦軸がβ軸である。
【００２１】同図より本発明の半導体デバイスを用いた
ＨＢＴの電流増幅率βの低下率は通電時間６００時間で
９５％であり、２０００時間でも９０％であり、電流増
幅率βが大幅に改善されたことが分る。
ＨＢＴの電流増幅率βの低下率は通電時間６００時間で
９５％であり、２０００時間でも９０％であり、電流増
幅率βが大幅に改善されたことが分る。
【００２２】
【実施例】サブコレクタ層２１の総膜厚を５００ｎｍに
固定して、二つの異なるドーパントをドープしたｎ+ −
ＧａＡｓ層２１ａ、２１ｂの最適な繰り返し回数を見出
した。
固定して、二つの異なるドーパントをドープしたｎ+ −
ＧａＡｓ層２１ａ、２１ｂの最適な繰り返し回数を見出
した。
【００２３】本実施例におけるｎ+ −ＧａＡｓ層２１
ａ、２１ｂの繰り返し回数は、０セット（従来構造でド
ーパントがＳｉの膜厚５００ｎｍのｎ+ −ＧａＡｓ
層）、１セット（各ｎ+ −ＧａＡｓ層２１ａ、２１ｂの
厚さが２５０ｎｍ）、２セット（各ｎ+ −ＧａＡｓ層２
１ａ、２１ｂの厚さが１２５ｎｍ）、１０セット（各ｎ
+ −ＧａＡｓ層２１ａ、２１ｂの厚さが２５ｎｍ）、２
５セット（各ｎ+ −ＧａＡｓ層２１ａ、２１ｂの厚さが
１０ｎｍ）、５０セット（各ｎ+ −ＧａＡｓ層２１ａ、
２１ｂの厚さが５ｎｍ）、７５セット（各ｎ+ −ＧａＡ
ｓ層２１ａ、２１ｂの厚さが３．３ｎｍ）とした。
ａ、２１ｂの繰り返し回数は、０セット（従来構造でド
ーパントがＳｉの膜厚５００ｎｍのｎ+ −ＧａＡｓ
層）、１セット（各ｎ+ −ＧａＡｓ層２１ａ、２１ｂの
厚さが２５０ｎｍ）、２セット（各ｎ+ −ＧａＡｓ層２
１ａ、２１ｂの厚さが１２５ｎｍ）、１０セット（各ｎ
+ −ＧａＡｓ層２１ａ、２１ｂの厚さが２５ｎｍ）、２
５セット（各ｎ+ −ＧａＡｓ層２１ａ、２１ｂの厚さが
１０ｎｍ）、５０セット（各ｎ+ −ＧａＡｓ層２１ａ、
２１ｂの厚さが５ｎｍ）、７５セット（各ｎ+ −ＧａＡ
ｓ層２１ａ、２１ｂの厚さが３．３ｎｍ）とした。
【００２４】図３はｎ+ −ＧａＡｓ層の繰り返し回数と
電流増幅率βとの関係を示す図であり、横軸がｎ+ −Ｇ
ａＡｓ層の繰り返し回数軸であり、縦軸がβ軸である。
電流増幅率βとの関係を示す図であり、横軸がｎ+ −Ｇ
ａＡｓ層の繰り返し回数軸であり、縦軸がβ軸である。
【００２５】結果としてｎ+ −ＧａＡｓ層２１ａ、２１
ｂの繰り返し回数が増えるに従い、徐々に電流増幅率β
が増加し、２５セット以上からは略横ばいとなった。
ｂの繰り返し回数が増えるに従い、徐々に電流増幅率β
が増加し、２５セット以上からは略横ばいとなった。
【００２６】本実施例では、サブコレクタ層２１の各ｎ
+ −ＧａＡｓ層２１ａ、２１ｂのキャリア濃度を５×１
０18ｃｍ-3にして行ったが、サブコレクタ層２１のキャ
リア濃度が高いほど、この傾向が顕著に出ることがわか
った。
+ −ＧａＡｓ層２１ａ、２１ｂのキャリア濃度を５×１
０18ｃｍ-3にして行ったが、サブコレクタ層２１のキャ
リア濃度が高いほど、この傾向が顕著に出ることがわか
った。
【００２７】本実施例ではサブコレクタ層２１の総膜厚
を５００ｎｍに固定してドーパントの異なる二つのｎ+
−ＧａＡｓ層２１ａ、２１ｂの繰り返し回数を増減させ
たが、次に総膜厚を変更し同様にして電流増幅率βとの
関係を調べた。総膜厚は、３００ｎｍ、７００ｎｍ、１
０００ｎｍとした。
を５００ｎｍに固定してドーパントの異なる二つのｎ+
−ＧａＡｓ層２１ａ、２１ｂの繰り返し回数を増減させ
たが、次に総膜厚を変更し同様にして電流増幅率βとの
関係を調べた。総膜厚は、３００ｎｍ、７００ｎｍ、１
０００ｎｍとした。
【００２８】結果として、総膜厚が３００ｎｍの場合
は、各ｎ+ −ＧａＡｓ層２１ａ、２１ｂの繰り返し回数
が約１０回（各ｎ+ −ＧａＡｓ層２１ａ、２１ｂの厚さ
１５ｎｍ）で、電流増幅率βが約１８０で飽和した。
は、各ｎ+ −ＧａＡｓ層２１ａ、２１ｂの繰り返し回数
が約１０回（各ｎ+ −ＧａＡｓ層２１ａ、２１ｂの厚さ
１５ｎｍ）で、電流増幅率βが約１８０で飽和した。
【００２９】総膜厚が７００ｎｍの場合は、各ｎ+ −Ｇ
ａＡｓ層２１ａ、２１ｂの繰り返し回数が約３５回（各
ｎ+ −ＧａＡｓ層２１ａ、２１ｂの厚さ１０ｎｍ）で、
電流増幅率βが約１８０で飽和した。
ａＡｓ層２１ａ、２１ｂの繰り返し回数が約３５回（各
ｎ+ −ＧａＡｓ層２１ａ、２１ｂの厚さ１０ｎｍ）で、
電流増幅率βが約１８０で飽和した。
【００３０】総膜厚が１０００ｎｍの場合は、各ｎ+ −
ＧａＡｓ層２１ａ、２１ｂの繰り返し回数が約７０回
（各ｎ+ −ＧａＡｓ層２１ａ、２１ｂの厚さ７．１ｎ
ｍ）で、電流増幅率βが約１８０で飽和した。
ＧａＡｓ層２１ａ、２１ｂの繰り返し回数が約７０回
（各ｎ+ −ＧａＡｓ層２１ａ、２１ｂの厚さ７．１ｎ
ｍ）で、電流増幅率βが約１８０で飽和した。
【００３１】以上より、サブコレクタ層２１の総膜厚が
変わると最適な各ｎ+ −ＧａＡｓ層２１ａ、２１ｂの繰
り返し回数及び膜厚も変化することが分った。そのた
め、サブコレクタ層２１の厚さごとに最適な繰り返し回
数及び膜厚を求める必要がある。
変わると最適な各ｎ+ −ＧａＡｓ層２１ａ、２１ｂの繰
り返し回数及び膜厚も変化することが分った。そのた
め、サブコレクタ層２１の厚さごとに最適な繰り返し回
数及び膜厚を求める必要がある。
【００３２】
【発明の効果】以上要するに本発明によれば、次のよう
な優れた効果を発揮する。
な優れた効果を発揮する。
【００３３】電流増幅率β及び信頼性の高い半導体デバ
イスの提供を実現することができる。
イスの提供を実現することができる。
【図１】本発明の半導体デバイスの一実施の形態を示す
構造図である。
構造図である。
【図２】図１に示した半導体デバイスを用いたヘテロバ
イポーラトランジスタの通電時間と電流増幅率βとの関
係を示す図である。
イポーラトランジスタの通電時間と電流増幅率βとの関
係を示す図である。
【図３】ｎ+ −ＧａＡｓ層の繰り返し回数と電流増幅率
βとの関係を示す図である。
βとの関係を示す図である。
【図４】従来の半導体デバイスの構造図である。
【図５】従来のヘテロバイポーラトランジスタの通電時
間と電流増幅率βとの関係を示す図である。
間と電流増幅率βとの関係を示す図である。
２ ＧａＡｓ基板 ４ コレクタ層 ５ ベース層 ６、７、８ エミッタ層 ９、１０、１１ エミッタ層キャップ ２０ 半導体デバイス ２１、２１ａ、２１ｂ サブコレクタ層
Claims (3)
- 【請求項１】 ＧａＡｓ基板上にコレクタの電気抵抗を
下げるためｎ+ −ＧａＡｓからなるサブコレクタ層、ｎ
- −ＧａＡｓからなるコレクタ層、ｐ+ −ＧａＡｓから
なるベース層、ｎ−ＡｌＧａＡｓからなるエミッタ層及
び該エミッタ層のオーミックコンタクト抵抗を下げるた
めｎ+ −ＧａＡｓ、ｎ+ −ＩｎＧａＡｓからなるエミッ
タ層キャップを順次形成した半導体デバイスにおいて、
上記サブコレクタ層はＳｅをドーパントとしたｎ+ −Ｇ
ａＡｓと、Ｓｉをドーパントとしたｎ+ −ＧａＡｓとの
２層構造を有することを特徴とする半導体デバイス。 - 【請求項２】 上記サブコレクタ層はＳｅをドーパント
としたｎ+ −ＧａＡｓ層と、Ｓｉをドーパントとしたｎ
+ −ＧａＡｓ層とが各１層以上形成されている請求項１
に記載の半導体デバイス。 - 【請求項３】 上記Ｓｅをドーパントとしたｎ+ −Ｇａ
Ａｓ層及び上記Ｓｉをドーパントとしたｎ+ −ＧａＡｓ
層の膜厚が１ｎｍから１００ｎｍの範囲内にある請求項
１または２に記載の半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000240380A JP2002050631A (ja) | 2000-08-03 | 2000-08-03 | 半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000240380A JP2002050631A (ja) | 2000-08-03 | 2000-08-03 | 半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002050631A true JP2002050631A (ja) | 2002-02-15 |
Family
ID=18731750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000240380A Pending JP2002050631A (ja) | 2000-08-03 | 2000-08-03 | 半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002050631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6996506B2 (en) * | 1999-02-23 | 2006-02-07 | Newport Corporation | Process and device for displacing a moveable unit on a base |
-
2000
- 2000-08-03 JP JP2000240380A patent/JP2002050631A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6996506B2 (en) * | 1999-02-23 | 2006-02-07 | Newport Corporation | Process and device for displacing a moveable unit on a base |
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