JP2002026288A - １トランジスタメモリ用のｍｏｃｖｄ金属酸化物 - Google Patents
１トランジスタメモリ用のｍｏｃｖｄ金属酸化物Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 ＭＯＣＶＤ金属酸化物強誘電体薄膜の形成の
ために均一種を提供すること。 【解決手段】 １トランジスタメモリを製造する方法で
あり、単結晶シリコン基板を準備する工程と、基板上に
デバイス領域を形成する工程と、基板の表面上にゲート
酸化物層を成長させる工程と、ゲート酸化物層上に下部
電極構造を堆積する工程と、ソース領域およびドレイン
領域を形成するためにイオンを注入し、注入されたイオ
ンを活性化させる工程と、約５ｎｍ〜１００ｎｍの厚さ
を有する第１の強誘電体層を有する構造をスピンコーテ
ィングする工程と、第２の強誘電体層を約５０ｎｍ〜３
００ｎｍの厚さに堆積する工程と、構造をアニーリング
してｃ軸配向した強誘電体を提供する工程と、構造をエ
ッチングして余分な強誘電体材料を取り除く工程と、保
護層を堆積する工程と、シリコン酸化物の層を堆積する
工程と、構造を金属化する工程とを含む。
ために均一種を提供すること。 【解決手段】 １トランジスタメモリを製造する方法で
あり、単結晶シリコン基板を準備する工程と、基板上に
デバイス領域を形成する工程と、基板の表面上にゲート
酸化物層を成長させる工程と、ゲート酸化物層上に下部
電極構造を堆積する工程と、ソース領域およびドレイン
領域を形成するためにイオンを注入し、注入されたイオ
ンを活性化させる工程と、約５ｎｍ〜１００ｎｍの厚さ
を有する第１の強誘電体層を有する構造をスピンコーテ
ィングする工程と、第２の強誘電体層を約５０ｎｍ〜３
００ｎｍの厚さに堆積する工程と、構造をアニーリング
してｃ軸配向した強誘電体を提供する工程と、構造をエ
ッチングして余分な強誘電体材料を取り除く工程と、保
護層を堆積する工程と、シリコン酸化物の層を堆積する
工程と、構造を金属化する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、大規模で埋め込み
型の不揮発性メモリ回路に関し、より詳細には均一ＭＯ
ＣＶＤ種を提供して、有機金属気相成長法（ＭＯＣＶ
Ｄ）を使用するメモリデバイスの製造に関する。
型の不揮発性メモリ回路に関し、より詳細には均一ＭＯ
ＣＶＤ種を提供して、有機金属気相成長法（ＭＯＣＶ
Ｄ）を使用するメモリデバイスの製造に関する。
【０００２】
【従来の技術】ＭＦＭＯＳ、ＭＦＯＳ、ＭＦＭＳなどの
多数の単一トランジスタ強誘電体メモリデバイスが提案
されてきたが、単一トランジスタメモリ集積回路は製造
されなかった。これは、適切な強誘電体材料を堆積する
のが困難なためである。強誘電体材料はスピンコーティ
ングまたは有機金属気相成長法（ＭＯＣＶＤ）技術によ
り堆積され得る。ＭＯＣＶＤ技術はより良い組成制御お
よびより良いステップカバレッジを有し、よりデバイス
アプリケーションに適する。しかし、ＭＯＣＶＤ堆積レ
ートは核生成に強く依存する。核生成種の密度はまた、
ＭＯＣＶＤの薄膜のモフォロジーに影響を及ぼす。
多数の単一トランジスタ強誘電体メモリデバイスが提案
されてきたが、単一トランジスタメモリ集積回路は製造
されなかった。これは、適切な強誘電体材料を堆積する
のが困難なためである。強誘電体材料はスピンコーティ
ングまたは有機金属気相成長法（ＭＯＣＶＤ）技術によ
り堆積され得る。ＭＯＣＶＤ技術はより良い組成制御お
よびより良いステップカバレッジを有し、よりデバイス
アプリケーションに適する。しかし、ＭＯＣＶＤ堆積レ
ートは核生成に強く依存する。核生成種の密度はまた、
ＭＯＣＶＤの薄膜のモフォロジーに影響を及ぼす。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ＭＯ
ＣＶＤ金属酸化物強誘電体薄膜の形成のために均一種を
提供することである。
ＣＶＤ金属酸化物強誘電体薄膜の形成のために均一種を
提供することである。
【０００４】本発明の別の目的は、単一トランジスタメ
モリデバイスを製造するための強誘電体材料のＭＯＣＶ
Ｄを行う際に、デバイス分離および金属電極を有するシ
リコンウエハ上に均一種を提供することである。
モリデバイスを製造するための強誘電体材料のＭＯＣＶ
Ｄを行う際に、デバイス分離および金属電極を有するシ
リコンウエハ上に均一種を提供することである。
【０００５】
【課題を解決するための手段】本発明による１トランジ
スタメモリを製造する方法は、単結晶シリコン基板を準
備する工程と、該基板上にデバイス領域を形成する工程
と、該基板の表面上にゲート酸化物層を成長させる工程
と、該ゲート酸化物層上に下部電極構造を堆積する工程
と、ソース領域およびドレイン領域を形成するためにイ
オンを注入し、該注入されたイオンを活性化させる工程
と、約５ｎｍ〜１００ｎｍの厚さを有する第１の強誘電
体層を有する該構造をスピンコーティングする工程と、
第２の強誘電体層を約５０ｎｍ〜３００ｎｍの厚さに堆
積する工程と、該構造をアニーリングしてｃ軸配向した
強誘電体を提供する工程と、該構造をエッチングして余
分な強誘電体材料を取り除く工程と、保護層を堆積する
工程と、シリコン酸化物の層を堆積する工程と、該構造
を金属化する工程とを含み、これにより上記目的を達成
する。
スタメモリを製造する方法は、単結晶シリコン基板を準
備する工程と、該基板上にデバイス領域を形成する工程
と、該基板の表面上にゲート酸化物層を成長させる工程
と、該ゲート酸化物層上に下部電極構造を堆積する工程
と、ソース領域およびドレイン領域を形成するためにイ
オンを注入し、該注入されたイオンを活性化させる工程
と、約５ｎｍ〜１００ｎｍの厚さを有する第１の強誘電
体層を有する該構造をスピンコーティングする工程と、
第２の強誘電体層を約５０ｎｍ〜３００ｎｍの厚さに堆
積する工程と、該構造をアニーリングしてｃ軸配向した
強誘電体を提供する工程と、該構造をエッチングして余
分な強誘電体材料を取り除く工程と、保護層を堆積する
工程と、シリコン酸化物の層を堆積する工程と、該構造
を金属化する工程とを含み、これにより上記目的を達成
する。
【０００６】前記下部電極構造を堆積する工程が、白
金、イリジウム、ならびにＴｉＮ、ＴａＮおよびＴｉＴ
ａＮ上の白金およびイリジウムからなる多層電極の群か
ら選択される多層電極からなる金属の群から選択される
金属層を、約５０ｎｍ〜２００ｎｍの厚さに気相成長に
より堆積する工程を含んでもよい。
金、イリジウム、ならびにＴｉＮ、ＴａＮおよびＴｉＴ
ａＮ上の白金およびイリジウムからなる多層電極の群か
ら選択される多層電極からなる金属の群から選択される
金属層を、約５０ｎｍ〜２００ｎｍの厚さに気相成長に
より堆積する工程を含んでもよい。
【０００７】前記下部電極構造を堆積する工程が、窒化
シリコンおよび多結晶シリコンからなる材料の群から選
択される置換材料の層を約２００ｎｍ〜４００ｎｍの厚
さにＣＶＤにより堆積する工程と、その後該置換材料を
取り除く工程と、白金、イリジウム、ならびにＴｉＮ、
ＴａＮおよびＴｉＴａＮ上の白金およびイリジウムから
なる多層電極の群から選択される多層電極からなる金属
の群から選択される下部電極材料の層を、約５０ｎｍ〜
２００ｎｍの厚さにＰＶＤにより堆積する工程を含んで
もよい。
シリコンおよび多結晶シリコンからなる材料の群から選
択される置換材料の層を約２００ｎｍ〜４００ｎｍの厚
さにＣＶＤにより堆積する工程と、その後該置換材料を
取り除く工程と、白金、イリジウム、ならびにＴｉＮ、
ＴａＮおよびＴｉＴａＮ上の白金およびイリジウムから
なる多層電極の群から選択される多層電極からなる金属
の群から選択される下部電極材料の層を、約５０ｎｍ〜
２００ｎｍの厚さにＰＶＤにより堆積する工程を含んで
もよい。
【０００８】前記下部電極材料の層を堆積する工程の後
に、前記構造を化学的機械的研磨を行う工程を含んでも
よい。
に、前記構造を化学的機械的研磨を行う工程を含んでも
よい。
【０００９】前記イオンを注入してソース領域およびド
レイン領域を形成する工程が、４０ｋｅＶ〜９０ｋｅＶ
の範囲のエネルギーレベルおよび２・１０15ｃｍ-2〜５
・１０15ｃｍ-2の範囲の注入量で注入されるＡｓイオ
ン、ならびに３０ｋｅＶ〜６０ｋｅＶの範囲のエネルギ
ーレベルおよび２・１０15ｃｍ-2〜５・１０15ｃｍ-2の
範囲の注入量で注入されるリンイオンからなるイオンの
群から選択されるイオンを注入する工程と、アルゴンお
よび窒素からなる雰囲気の群から選択される雰囲気下の
大気圧で７００℃〜９５０℃の温度で前記構造をアニー
リングして、該ソース領域および該ドレイン領域におけ
る該注入されたイオンを活性化する工程を含んでもよ
い。
レイン領域を形成する工程が、４０ｋｅＶ〜９０ｋｅＶ
の範囲のエネルギーレベルおよび２・１０15ｃｍ-2〜５
・１０15ｃｍ-2の範囲の注入量で注入されるＡｓイオ
ン、ならびに３０ｋｅＶ〜６０ｋｅＶの範囲のエネルギ
ーレベルおよび２・１０15ｃｍ-2〜５・１０15ｃｍ-2の
範囲の注入量で注入されるリンイオンからなるイオンの
群から選択されるイオンを注入する工程と、アルゴンお
よび窒素からなる雰囲気の群から選択される雰囲気下の
大気圧で７００℃〜９５０℃の温度で前記構造をアニー
リングして、該ソース領域および該ドレイン領域におけ
る該注入されたイオンを活性化する工程を含んでもよ
い。
【００１０】前記強誘電体材料をスピンコーティングす
る工程が、ゲルマニウム酸化鉛（ＰＧＯ：Ｐｂ5Ｇｅ3Ｏ
11）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）およびＰｂ（Ｚ
ｒ、Ｔｉ）Ｏ3（ＰＺＴ）からなる強誘電体材料の群か
ら選択される強誘電体材料を選択する工程を含んでもよ
い。
る工程が、ゲルマニウム酸化鉛（ＰＧＯ：Ｐｂ5Ｇｅ3Ｏ
11）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）およびＰｂ（Ｚ
ｒ、Ｔｉ）Ｏ3（ＰＺＴ）からなる強誘電体材料の群か
ら選択される強誘電体材料を選択する工程を含んでもよ
い。
【００１１】前記構造をアニーリングしてｃ軸配向した
強誘電体を提供する工程が、４００℃〜５５０℃の温度
の酸素雰囲気下で２００トル〜６５０トルの圧力で、該
構造をアニーリングする工程を含んでもよい。
強誘電体を提供する工程が、４００℃〜５５０℃の温度
の酸素雰囲気下で２００トル〜６５０トルの圧力で、該
構造をアニーリングする工程を含んでもよい。
【００１２】１トランジスタメモリを製造する方法が、
単結晶シリコン基板を準備する工程と、基板上にデバイ
ス領域を形成する工程と、基板の表面上にゲート酸化物
層を成長させる工程と、ゲート酸化物層上に下部電極構
造を堆積する工程と、ソース領域およびドレイン領域を
形成するためイオンを注入し、注入されたイオンを活性
化させる工程と、約５ｎｍ〜１００ｎｍの厚さを有する
第１の強誘電体層を備えた構造をスピンコーティングす
る工程と、第２の強誘電体層を約５０ｎｍ〜３００ｎｍ
の厚さで堆積する工程と、構造をアニーリングしてｃ軸
配向した強誘電体を提供する工程と、構造をエッチング
して余分な強誘電体材料を取り除く工程と、保護層を堆
積する工程と、シリコン酸化物の層を堆積する工程と、
構造を金属化する工程とを含む。
単結晶シリコン基板を準備する工程と、基板上にデバイ
ス領域を形成する工程と、基板の表面上にゲート酸化物
層を成長させる工程と、ゲート酸化物層上に下部電極構
造を堆積する工程と、ソース領域およびドレイン領域を
形成するためイオンを注入し、注入されたイオンを活性
化させる工程と、約５ｎｍ〜１００ｎｍの厚さを有する
第１の強誘電体層を備えた構造をスピンコーティングす
る工程と、第２の強誘電体層を約５０ｎｍ〜３００ｎｍ
の厚さで堆積する工程と、構造をアニーリングしてｃ軸
配向した強誘電体を提供する工程と、構造をエッチング
して余分な強誘電体材料を取り除く工程と、保護層を堆
積する工程と、シリコン酸化物の層を堆積する工程と、
構造を金属化する工程とを含む。
【００１３】
【発明の実施の形態】（関連出願）本出願は、（１）Ａ
Ｍｅｔｈｏｄ ａｎｄ Ｓｙｓｔｅｍ ｆｏｒ Ｍｅ
ｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ（ＭＯＣＶＤ） ａｎｄ Ａｎ
ｎｅａｌｉｎｇ ｏｆ Ｌｅａｄ Ｇｅｒｍａｎａｔｅ
（ＰＧＯ） Ｔｈｉｎ Ｆｉｌｍｓ、シリアル番号０９
／４８９，８５７、２０００年１月２４日出願、（２）
Ｍｕｌｔｉ−ｐｈａｓｅ Ｌｅａｄ−Ｇｅｒｍａｎａｔ
ｅ Ｆｉｌｍ ａｎｄ Ｄｅｐｏｓｉｔｉｏｎ Ｍｅｔ
ｈｏｄ、シリアル番号０９／３０１，４２０、１９９９
年４月２４日出願、（３）Ｅｐｉｔａｘｉａｌｌｙ Ｇ
ｒｏｗｎ Ｌｅａｄ Ｇｅｒｍａｎａｔｅ Ｆｉｌｍ
ａｎｄＤｅｐｏｓｉｔｉｏｎ Ｍｅｔｈｏｄ、シリアル
番号０９／３０２，２７２、１９９９年４月２４日出
願、（４）Ｆｅｒｒｏｅｌａｓｔｉｃ Ｌｅａｄ Ｇｅ
ｒｍａｎａｔｅ Ｆｉｌｍ ａｎｄ Ｄｅｐｏｓｉｔｉ
ｏｎ Ｍｅｔｈｏｄ、シリアル番号０９／３０１，４３
４、１９９９年４月２４日出願、（５）Ｃｏｍｐｏｓｉ
ｔｅ Ｉｒｉｄｉｕｍ−Ｍｅｔａｌ Ｏｘｙｇｅｎ Ｂ
ａｒｒｉｅｒ Ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ Ｒｅｆ
ｒａｃｔｏｒｙ Ｍｅｔａｌ Ｃｏｍｐａｎｉｏｎ Ｂ
ａｒｒｉｅｒ ａｎｄ Ｍｅｔｈｏｄ、シリアル番号０
９／３１６，６６１、１９９９年５月１２日出願および
（６）Ｃｏｍｐｏｓｉｔｅ Ｂａｒｒｉｅｒ Ｓｔｒｕ
ｃｔｕｒｅ ｗｉｔｈ Ｏｘｉｄｉｚｅｄ Ｒｅｆｒａ
ｃｔｏｒｙ Ｍｅｔａｌ Ｃｏｍｐａｎｉｏｎ Ｂａｒ
ｒｉｅｒ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｓａｍｅ、
シリアル番号０９／３１６，６４６、１９９９年５月１
２日出願に関連する。
Ｍｅｔｈｏｄ ａｎｄ Ｓｙｓｔｅｍ ｆｏｒ Ｍｅ
ｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ（ＭＯＣＶＤ） ａｎｄ Ａｎ
ｎｅａｌｉｎｇ ｏｆ Ｌｅａｄ Ｇｅｒｍａｎａｔｅ
（ＰＧＯ） Ｔｈｉｎ Ｆｉｌｍｓ、シリアル番号０９
／４８９，８５７、２０００年１月２４日出願、（２）
Ｍｕｌｔｉ−ｐｈａｓｅ Ｌｅａｄ−Ｇｅｒｍａｎａｔ
ｅ Ｆｉｌｍ ａｎｄ Ｄｅｐｏｓｉｔｉｏｎ Ｍｅｔ
ｈｏｄ、シリアル番号０９／３０１，４２０、１９９９
年４月２４日出願、（３）Ｅｐｉｔａｘｉａｌｌｙ Ｇ
ｒｏｗｎ Ｌｅａｄ Ｇｅｒｍａｎａｔｅ Ｆｉｌｍ
ａｎｄＤｅｐｏｓｉｔｉｏｎ Ｍｅｔｈｏｄ、シリアル
番号０９／３０２，２７２、１９９９年４月２４日出
願、（４）Ｆｅｒｒｏｅｌａｓｔｉｃ Ｌｅａｄ Ｇｅ
ｒｍａｎａｔｅ Ｆｉｌｍ ａｎｄ Ｄｅｐｏｓｉｔｉ
ｏｎ Ｍｅｔｈｏｄ、シリアル番号０９／３０１，４３
４、１９９９年４月２４日出願、（５）Ｃｏｍｐｏｓｉ
ｔｅ Ｉｒｉｄｉｕｍ−Ｍｅｔａｌ Ｏｘｙｇｅｎ Ｂ
ａｒｒｉｅｒ Ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ Ｒｅｆ
ｒａｃｔｏｒｙ Ｍｅｔａｌ Ｃｏｍｐａｎｉｏｎ Ｂ
ａｒｒｉｅｒ ａｎｄ Ｍｅｔｈｏｄ、シリアル番号０
９／３１６，６６１、１９９９年５月１２日出願および
（６）Ｃｏｍｐｏｓｉｔｅ Ｂａｒｒｉｅｒ Ｓｔｒｕ
ｃｔｕｒｅ ｗｉｔｈ Ｏｘｉｄｉｚｅｄ Ｒｅｆｒａ
ｃｔｏｒｙ Ｍｅｔａｌ Ｃｏｍｐａｎｉｏｎ Ｂａｒ
ｒｉｅｒ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｓａｍｅ、
シリアル番号０９／３１６，６４６、１９９９年５月１
２日出願に関連する。
【００１４】本発明によるデバイスの製造は、まず、図
１に示されるように、単結晶シリコン基板１０を準備
し、そして、ウエル形成を行い、デバイス領域を形成す
るためのトレンチ分離（ＳＴＩ）またはシリコンの局所
酸化（ＬＯＣＯＳ）デバイス分離を行い、金属−強誘電
体−金属−酸化物半導体（ＭＦＭＯＳ）トランジスタ用
のゲート酸化物層１２を成長させる最新技術を用いて処
理を行う。絶縁体領域１４，１６はデバイス領域の周辺
に形成される。形成されるデバイスが金属−強誘電体−
金属半導体（ＭＦＭＳ）トランジスタである場合には、
ゲート酸化物を成長させる必要はない。本発明の第１の
実施形態において、下部電極はプラズマエッチング可能
材料であり、ソース／ドレインのアニーリングおよび活
性化の温度を維持することができる高温電極であるとす
る。
１に示されるように、単結晶シリコン基板１０を準備
し、そして、ウエル形成を行い、デバイス領域を形成す
るためのトレンチ分離（ＳＴＩ）またはシリコンの局所
酸化（ＬＯＣＯＳ）デバイス分離を行い、金属−強誘電
体−金属−酸化物半導体（ＭＦＭＯＳ）トランジスタ用
のゲート酸化物層１２を成長させる最新技術を用いて処
理を行う。絶縁体領域１４，１６はデバイス領域の周辺
に形成される。形成されるデバイスが金属−強誘電体−
金属半導体（ＭＦＭＳ）トランジスタである場合には、
ゲート酸化物を成長させる必要はない。本発明の第１の
実施形態において、下部電極はプラズマエッチング可能
材料であり、ソース／ドレインのアニーリングおよび活
性化の温度を維持することができる高温電極であるとす
る。
【００１５】下部電極層１８は、５０ｎｍ〜３００ｎｍ
の厚さに、白金またはイリジウム、あるいはＴｉＮ、Ｔ
ａＮもしくはＴｉＴａＮなどの金属窒化物の上部に形成
される白金またはイリジウムを有する多層構造を物理的
気相成長法（ＰＶＤ）または化学的気相成長法（ＣＶ
Ｄ）によりデバイス領域上に堆積させる。この堆積は、
２００℃〜２５０℃の温度で、アルゴンまたは窒素雰囲
気下で約１・１０-6トルの圧力で行われる。フォトレジ
ストを塗布し、その層をエッチングして下部電極トポロ
ジーを提供し、その後、このレジストを剥がす。ソース
領域２０およびドレイン領域２２は、デバイス領域に適
切なイオンを注入することにより形成され、２つのｎ-
領域を形成する。この例において適切なイオン注入は、
４０ｋｅＶ〜９０ｋｅＶの範囲の注入もできるが、好適
には約５０ｋｅＶのエネルギーで、２・１０15ｃｍ-2〜
５・１０15ｃｍ-2の範囲の注入量でのＡｓイオン注入で
あり得る。あるいは、リンイオンが同様の注入量の範囲
において３０ｋｅＶ〜６０ｋｅＶのエネルギー範囲で注
入されてもよい。７００℃〜９５０℃の温度で、アルゴ
ンまたは窒素雰囲気下の大気圧においてこの構造をアニ
ーリングして、ソース領域およびドレイン領域にある注
入されたイオンを活性化し、図２に示される構造とな
る。
の厚さに、白金またはイリジウム、あるいはＴｉＮ、Ｔ
ａＮもしくはＴｉＴａＮなどの金属窒化物の上部に形成
される白金またはイリジウムを有する多層構造を物理的
気相成長法（ＰＶＤ）または化学的気相成長法（ＣＶ
Ｄ）によりデバイス領域上に堆積させる。この堆積は、
２００℃〜２５０℃の温度で、アルゴンまたは窒素雰囲
気下で約１・１０-6トルの圧力で行われる。フォトレジ
ストを塗布し、その層をエッチングして下部電極トポロ
ジーを提供し、その後、このレジストを剥がす。ソース
領域２０およびドレイン領域２２は、デバイス領域に適
切なイオンを注入することにより形成され、２つのｎ-
領域を形成する。この例において適切なイオン注入は、
４０ｋｅＶ〜９０ｋｅＶの範囲の注入もできるが、好適
には約５０ｋｅＶのエネルギーで、２・１０15ｃｍ-2〜
５・１０15ｃｍ-2の範囲の注入量でのＡｓイオン注入で
あり得る。あるいは、リンイオンが同様の注入量の範囲
において３０ｋｅＶ〜６０ｋｅＶのエネルギー範囲で注
入されてもよい。７００℃〜９５０℃の温度で、アルゴ
ンまたは窒素雰囲気下の大気圧においてこの構造をアニ
ーリングして、ソース領域およびドレイン領域にある注
入されたイオンを活性化し、図２に示される構造とな
る。
【００１６】ゲルマニウム酸化鉛（ＰＧＯ：Ｐｂ5Ｇｅ3
Ｏ11またはＰｂ3ＧｅＯ5）の薄層２４またはＳｒＢｉ2
Ｔａ2Ｏ9（ＳＢＴ）もしくはＰｂ（Ｚｒ、Ｔｉ）Ｏ
3（ＰＺＴ）などの他の適する強誘電体材料が、スピン
コーティングにより堆積される。この層の厚さは５ｎｍ
〜１００ｎｍであり、好適な厚さは１０ｎｍ未満であ
る。この構造を再度アニーリングする。アニーリング
は、酸素雰囲気中２００トル〜６５０トルの圧力下で行
われる。この場合、アニーリング温度は、４００℃〜５
５０℃の温度であり、このアニーリングにより図３に示
されるように、スピンコーティングされたＰＧＯ膜は適
切に配向する。ＰＧＯ薄膜はアニーリングされ、ｃ軸配
向となる。
Ｏ11またはＰｂ3ＧｅＯ5）の薄層２４またはＳｒＢｉ2
Ｔａ2Ｏ9（ＳＢＴ）もしくはＰｂ（Ｚｒ、Ｔｉ）Ｏ
3（ＰＺＴ）などの他の適する強誘電体材料が、スピン
コーティングにより堆積される。この層の厚さは５ｎｍ
〜１００ｎｍであり、好適な厚さは１０ｎｍ未満であ
る。この構造を再度アニーリングする。アニーリング
は、酸素雰囲気中２００トル〜６５０トルの圧力下で行
われる。この場合、アニーリング温度は、４００℃〜５
５０℃の温度であり、このアニーリングにより図３に示
されるように、スピンコーティングされたＰＧＯ膜は適
切に配向する。ＰＧＯ薄膜はアニーリングされ、ｃ軸配
向となる。
【００１７】ここで図４を参照すると、別のＰＧＯ層２
６または他の強誘電体薄膜が、５０ｎｍ〜３００ｎｍの
うち所望の厚さに、ＭＯＣＶＤにより層２４上に均一に
堆積される。この層は、酸素雰囲気下で３５０℃〜５５
０℃の温度で１〜１０トルの圧力で堆積される。層２６
は、処理が完了すると、層２４と物理的に区別不可能と
なる。
６または他の強誘電体薄膜が、５０ｎｍ〜３００ｎｍの
うち所望の厚さに、ＭＯＣＶＤにより層２４上に均一に
堆積される。この層は、酸素雰囲気下で３５０℃〜５５
０℃の温度で１〜１０トルの圧力で堆積される。層２６
は、処理が完了すると、層２４と物理的に区別不可能と
なる。
【００１８】白金の上部電極層２８が次に、図５に示さ
れるように、スパッタリングにより堆積される。層２８
を、エッチングして、図５に示されるような構造を形成
する。あるいは、ＰＧＯまたは強誘電体薄膜層もこの時
点でエッチングして、図６に示される構造としてもよ
い。
れるように、スパッタリングにより堆積される。層２８
を、エッチングして、図５に示されるような構造を形成
する。あるいは、ＰＧＯまたは強誘電体薄膜層もこの時
点でエッチングして、図６に示される構造としてもよ
い。
【００１９】酸化チタン、酸化アルミニウムまたは窒化
シリコンなどのＨ2保護層３０は、図７または８に示さ
れるように、それぞれ図５または６の構造上に堆積され
る。酸化物の層３２がＣＶＤにより堆積される。この層
およびその下にある層はいずれも、エッチングされコン
タクトホールを形成し、その中に金属を堆積して、図９
および１０に示されるようなソース電極３４、ゲート電
極３６およびドレイン電極３８を形成する。
シリコンなどのＨ2保護層３０は、図７または８に示さ
れるように、それぞれ図５または６の構造上に堆積され
る。酸化物の層３２がＣＶＤにより堆積される。この層
およびその下にある層はいずれも、エッチングされコン
タクトホールを形成し、その中に金属を堆積して、図９
および１０に示されるようなソース電極３４、ゲート電
極３６およびドレイン電極３８を形成する。
【００２０】（別の実施形態）プラズマエッチングより
もＣＭＰに適する白金などの材料が下部電極用に選択さ
れる場合には、デバイスの形成は以下のように改変され
る。ここで図１１を参照すると、基板４０は、その上に
酸化物層１２、絶縁体領域１４、１６、ならびにソース
領域２０およびドレイン領域２２を有する。下部電極形
成は、置換電極４２として窒化物または多結晶シリコン
のどちらかを堆積することにより置き換えられる。ソー
ス領域およびドレイン領域のイオン注入およびアニーリ
ングが完了した後、酸化物層４４が、図１１に示される
ように、置換電極よりも大きい厚さにＣＶＤにより堆積
される。酸化物層は化学的機械的研磨（ＣＭＰ）処理に
より平面化される。置換電極４２をウェットエッチング
して、窒化物または多結晶シリコンを取り除く。ゲート
酸化物もこの時点で取り除かれ、ＺｒＯ2、ＴｉＯ2また
はＡｌ2Ｏ3などの新規な熱絶縁体または堆積絶縁体で置
換され得る。
もＣＭＰに適する白金などの材料が下部電極用に選択さ
れる場合には、デバイスの形成は以下のように改変され
る。ここで図１１を参照すると、基板４０は、その上に
酸化物層１２、絶縁体領域１４、１６、ならびにソース
領域２０およびドレイン領域２２を有する。下部電極形
成は、置換電極４２として窒化物または多結晶シリコン
のどちらかを堆積することにより置き換えられる。ソー
ス領域およびドレイン領域のイオン注入およびアニーリ
ングが完了した後、酸化物層４４が、図１１に示される
ように、置換電極よりも大きい厚さにＣＶＤにより堆積
される。酸化物層は化学的機械的研磨（ＣＭＰ）処理に
より平面化される。置換電極４２をウェットエッチング
して、窒化物または多結晶シリコンを取り除く。ゲート
酸化物もこの時点で取り除かれ、ＺｒＯ2、ＴｉＯ2また
はＡｌ2Ｏ3などの新規な熱絶縁体または堆積絶縁体で置
換され得る。
【００２１】白金の下部電極層４６は、図１２に示され
るようにスパッタリングにより堆積される。下部電極層
４６および酸化物層４４は、ＣＭＰにより薄くされ、図
１３に示される構造となる。ＰＧＯまたは他の強誘電体
材料は次に、スピンコーティングにより堆積され、残り
の工程は、第１の実施形態の説明に従う。
るようにスパッタリングにより堆積される。下部電極層
４６および酸化物層４４は、ＣＭＰにより薄くされ、図
１３に示される構造となる。ＰＧＯまたは他の強誘電体
材料は次に、スピンコーティングにより堆積され、残り
の工程は、第１の実施形態の説明に従う。
【００２２】ＰＧＯなどのＭＯＣＶＤ金属酸化物薄膜の
表面平滑性は、同様の材料の薄膜をスピンコーティング
することにより、さらに向上され得る。上部スピンコー
ティングは、膜の空隙を埋める。これにより、より高い
回路歩留りを得ることができる。
表面平滑性は、同様の材料の薄膜をスピンコーティング
することにより、さらに向上され得る。上部スピンコー
ティングは、膜の空隙を埋める。これにより、より高い
回路歩留りを得ることができる。
【００２３】したがって、１トランジスタメモリ用の金
属酸化物のＭＯＣＶＤ法が開示された。この方法のさら
なる変更および改変が添付の特許請求の範囲に規定され
る本発明の範囲内においてなされ得ることが理解され
る。
属酸化物のＭＯＣＶＤ法が開示された。この方法のさら
なる変更および改変が添付の特許請求の範囲に規定され
る本発明の範囲内においてなされ得ることが理解され
る。
【００２４】
【発明の効果】本発明によれば、１トランジスタメモリ
を製造する方法は、単結晶シリコン基板上で下部電極構
造をゲート酸化物層上に堆積する工程と、ソース領域お
よびドレイン領域を形成するためにイオンを注入して、
その注入されたイオンを活性化する工程と、第１の強誘
電体層を有する構造をスピンコーティングする工程と、
第２の強誘電体層を堆積する工程と、構造をアニーリン
グしてｃ軸配向した強誘電体を提供する工程とを含む。
これにより、ＭＯＣＶＤ金属酸化物強誘電体薄膜の形成
のために均一種を提供することが可能となり、さらに単
一トランジスタメモリデバイスを製造するための強誘電
体材料のＭＯＣＶＤを行う際に、デバイス分離および金
属電極を有するシリコンウエハ上に均一種を提供するこ
とが可能となる。
を製造する方法は、単結晶シリコン基板上で下部電極構
造をゲート酸化物層上に堆積する工程と、ソース領域お
よびドレイン領域を形成するためにイオンを注入して、
その注入されたイオンを活性化する工程と、第１の強誘
電体層を有する構造をスピンコーティングする工程と、
第２の強誘電体層を堆積する工程と、構造をアニーリン
グしてｃ軸配向した強誘電体を提供する工程とを含む。
これにより、ＭＯＣＶＤ金属酸化物強誘電体薄膜の形成
のために均一種を提供することが可能となり、さらに単
一トランジスタメモリデバイスを製造するための強誘電
体材料のＭＯＣＶＤを行う際に、デバイス分離および金
属電極を有するシリコンウエハ上に均一種を提供するこ
とが可能となる。
【図１】図１は、本発明による単一トランジスタメモリ
デバイスの製造における連続工程の図である。
デバイスの製造における連続工程の図である。
【図２】図２は、本発明による単一トランジスタメモリ
デバイスの製造における連続工程の図である。
デバイスの製造における連続工程の図である。
【図３】図３は、本発明による単一トランジスタメモリ
デバイスの製造における連続工程の図である。
デバイスの製造における連続工程の図である。
【図４】図４は、本発明による単一トランジスタメモリ
デバイスの製造における連続工程の図である。
デバイスの製造における連続工程の図である。
【図５】図５は、本発明による単一トランジスタメモリ
デバイスの製造における連続工程の図である。
デバイスの製造における連続工程の図である。
【図６】図６は、本発明による単一トランジスタメモリ
デバイスの製造における連続工程の図である。
デバイスの製造における連続工程の図である。
【図７】図７は、本発明による単一トランジスタメモリ
デバイスの製造における連続工程の図である。
デバイスの製造における連続工程の図である。
【図８】図８は、本発明による単一トランジスタメモリ
デバイスの製造における連続工程の図である。
デバイスの製造における連続工程の図である。
【図９】図９は、本発明による単一トランジスタメモリ
デバイスの製造における連続工程の図である。
デバイスの製造における連続工程の図である。
【図１０】図１０は、本発明による単一トランジスタメ
モリデバイスの製造における連続工程の図である。
モリデバイスの製造における連続工程の図である。
【図１１】図１１は、本発明の別の実施形態による単一
トランジスタメモリデバイスの製造における連続工程の
図である。
トランジスタメモリデバイスの製造における連続工程の
図である。
【図１２】図１２は、本発明の別の実施形態による単一
トランジスタメモリデバイスの製造における連続工程の
図である。
トランジスタメモリデバイスの製造における連続工程の
図である。
【図１３】図１３は、本発明の別の実施形態による単一
トランジスタメモリデバイスの製造における連続工程の
図である。
トランジスタメモリデバイスの製造における連続工程の
図である。
１０ 単結晶シリコン基板 １２ ゲート酸化物層 １４、１６ 絶縁体領域 １８ 下部電極層 ２０ ソース領域 ２２ ドレイン領域 ２４、２６ ゲルマニウム酸化鉛層 ２８ 上部電極層 ３０ 保護層 ３２ 酸化物層 ３４ ソース電極 ３６ ゲート電極 ３８ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティンカイ リー アメリカ合衆国 ワシントン 98683， バンクーバー， エスイー 23アールディ ー ストリート 18701 (72)発明者 ジャー−シェン マー アメリカ合衆国 ワシントン 98684， バンクーバー， エスイー ソロモン ル ープ 1511 (72)発明者 ウェイ−ウェイ ザン アメリカ合衆国 ワシントン 98683， バンクーバー， ブイ−164， エスイー 161エスティー ストリート 2404 Ｆターム(参考） 5F083 FR07 JA15 JA17 JA37 JA38 JA39 JA40 MA06 MA16 MA19 PR07 PR21 PR22 PR23 PR33 PR36 PR40 5F101 BA62 BD02 BD35 BD37 BE17 BH09 BH12 BH14 BH16
Claims (7)
- 【請求項１】 １トランジスタメモリを製造する方法で
あり、 単結晶シリコン基板を準備する工程と、 該基板上にデバイス領域を形成する工程と、 該基板の表面上にゲート酸化物層を成長させる工程と、 該ゲート酸化物層上に下部電極構造を堆積する工程と、 ソース領域およびドレイン領域を形成するためにイオン
を注入し、該注入されたイオンを活性化させる工程と、 約５ｎｍ〜１００ｎｍの厚さを有する第１の強誘電体層
を有する該構造をスピンコーティングする工程と、 第２の強誘電体層を約５０ｎｍ〜３００ｎｍの厚さに堆
積する工程と、 該構造をアニーリングしてｃ軸配向した強誘電体を提供
する工程と、 該構造をエッチングして余分な強誘電体材料を取り除く
工程と、 保護層を堆積する工程と、 シリコン酸化物の層を堆積する工程と、 該構造を金属化する工程と、を含む方法。 - 【請求項２】 前記下部電極構造を堆積する工程が、白
金、イリジウム、ならびにＴｉＮ、ＴａＮおよびＴｉＴ
ａＮ上の白金およびイリジウムからなる多層電極の群か
ら選択される多層電極からなる金属の群から選択される
金属層を、約５０ｎｍ〜２００ｎｍの厚さに気相成長に
より堆積する工程を含む、請求項１に記載の方法。 - 【請求項３】 前記下部電極構造を堆積する工程が、窒
化シリコンおよび多結晶シリコンからなる材料の群から
選択される置換材料の層を約２００ｎｍ〜４００ｎｍの
厚さにＣＶＤにより堆積する工程と、その後該置換材料
を取り除く工程と、白金、イリジウム、ならびにＴｉ
Ｎ、ＴａＮおよびＴｉＴａＮ上の白金およびイリジウム
からなる多層電極の群から選択される多層電極からなる
金属の群から選択される下部電極材料の層を、約５０ｎ
ｍ〜２００ｎｍの厚さにＰＶＤにより堆積する工程を含
む、請求項１に記載の方法。 - 【請求項４】 前記下部電極材料の層を堆積する工程の
後に、前記構造を化学的機械的研磨を行う工程を含む、
請求項３に記載の方法。 - 【請求項５】 前記イオンを注入してソース領域および
ドレイン領域を形成する工程が、４０ｋｅＶ〜９０ｋｅ
Ｖの範囲のエネルギーレベルおよび２・１０ 15ｃｍ-2〜
５・１０15ｃｍ-2の範囲の注入量で注入されるＡｓイオ
ン、ならびに３０ｋｅＶ〜６０ｋｅＶの範囲のエネルギ
ーレベルおよび２・１０15ｃｍ-2〜５・１０15ｃｍ-2の
範囲の注入量で注入されるリンイオンからなるイオンの
群から選択されるイオンを注入する工程と、アルゴンお
よび窒素からなる雰囲気の群から選択される雰囲気下の
大気圧で７００℃〜９５０℃の温度で前記構造をアニー
リングして、該ソース領域および該ドレイン領域におけ
る該注入されたイオンを活性化する工程を含む、請求項
１に記載の方法。 - 【請求項６】 前記強誘電体材料をスピンコーティング
する工程が、ゲルマニウム酸化鉛（ＰＧＯ：Ｐｂ5Ｇｅ3
Ｏ11）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）およびＰｂ（Ｚ
ｒ、Ｔｉ）Ｏ3（ＰＺＴ）からなる強誘電体材料の群か
ら選択される強誘電体材料を選択する工程を含む、請求
項１に記載の方法。 - 【請求項７】 前記構造をアニーリングしてｃ軸配向し
た強誘電体を提供する工程が、４００℃〜５５０℃の温
度の酸素雰囲気下で２００トル〜６５０トルの圧力で、
該構造をアニーリングする工程を含む、請求項１に記載
の方法。
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