JP2002026244A - 多層モジュールおよびその製造方法 - Google Patents

多層モジュールおよびその製造方法

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Abstract

(57)【要約】 【課題】接続信頼性が高くかつ、薄型、小型の多層モジ
ュールを提供する。 【解決手段】厚み方向に貫通して配置された層間接続体
を有しかつ半導体装置4を内蔵した絶縁樹脂層2を複数
積層一体化し、対向する絶縁樹脂層2の層間接続体どう
しを互いに当接させて電気的に接続する。ここで、電気
的に接続された層間接続体どうしのうちの一方は、層間
接続体本体10A、10B、11と、層間接続体本体の当
接面側に設けられて層間接続体本体に電気的に接続され
た低融点金属層12とを有しており、低融点金属層12
は、絶縁樹脂層2の熱硬化温度より融点が高いものから
構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電子部品を絶縁樹
脂層に内蔵し多層化することにより得ることができる多
層モジュールとその製造方法に関するものである。
【0002】
【従来の技術】従来、特に回路基板の入出力端子電極に
半導体装置を実装する際には、半田を用いたワイヤボン
ディング方法がよく利用されてきた。しかし、近年半導
体装置のパッケージの小型化と接続端子数の増加により
接続端子の間隔が狭くなり、従来の半田付け技術で対処
することが次第に困難になってきた。
【0003】そこで、最近では集積回路チップ等の半導
体装置を回路基板の入出力端子電極上に直接実装するこ
とにより、実装面積を小型化して効率的使用を図ろうと
する方法が提案されてきている。
【0004】なかでも、半導体装置を回路基板にフェイ
スダウン状態でフリップチップ実装する方法は、半導体
装置と回路基板との電気的接続が一括してできること、
および接続後の機械的強度が強いことから有用な方法で
あるとされている。
【0005】フリップチップ実装方法としては、電気的
接続をはんだ、異方性導電シートまたは導電性接着剤を
介して行う方法がある。
【0006】
【発明が解決しようとする課題】しかしながら、携帯機
器等に代表されるように小型軽量化はさらに進み半導体
実装分野においてもさらなる高密度実装への要望は強
く、回路基板の両面への実装あるいは3次元的構造を有
する3次元実装開発が進められている。
【0007】本発明は、電子部品特に半導体装置を絶縁
層に内蔵し多層構造を形成することにより半導体装置の
実装面積をさらに小型化・低背化することを目的とする
ものである。
【0008】
【課題を解決するための手段】この目的を達成するため
に本発明では、厚み方向に貫通して配置された層間接続
体を有する絶縁樹脂層を、複数積層一体化するととも
に、対向する絶縁樹脂層の層間接続体どうしを互いに当
接させて電気的に接続してなり、電気的に接続された層
間接続体どうしのうちの一方は、層間接続体本体と、層
間接続体本体の当接面側に設けられて層間接続体本体に
電気的に接続された低融点金属層とを有し、かつ、低融
点金属層は、前記絶縁樹脂層の熱硬化温度より融点が高
いものである、ことに特徴を有している。
【0009】
【発明の実施の形態】本発明の請求項1に記載の発明
は、厚み方向に貫通して配置された層間接続体を有する
絶縁樹脂層を、複数積層一体化するとともに、対向する
絶縁樹脂層の層間接続体どうしを互いに当接させて電気
的に接続してなり、電気的に接続された層間接続体どう
しのうちの一方は、層間接続体本体と、層間接続体本体
の当接面側に設けられて層間接続体本体に電気的に接続
された低融点金属層とを有し、かつ、低融点金属層は、
前記絶縁樹脂層の熱硬化温度より融点が高いものである
ことに特徴を有しており、これにより次のような作用を
有する。すなわち、対向する絶縁樹脂層の層間接続体ど
うしは、低融点金属層により確実に電気的に接続される
ことになる。ここで、絶縁樹脂層は、通常、製造時にお
いて加熱加圧により硬化されるために、その硬化工程時
に加えられる熱により、低融点金属層が溶融してその形
状が壊れることが危惧される。もしも低融点金属層が溶
融してその形状が壊れてしまうと、層間接続体どうしの
電気的接続は不確実なものとなってしまうのは避けられ
ない。これに対して、本発明では、低融点金属層を、絶
縁樹脂層の熱硬化温度より融点が高いものとしている。
そのため、絶縁樹脂層の硬化工程時に加えられる熱によ
っても、低融点金属層が溶融してその形状が壊れること
はなく、精度の高い接続形態を維持することができる。
【0010】本発明の請求項2に記載の発明は、請求項
1に係る多層モジュールであって、前記絶縁樹脂層の少
なくともひとつには電子部品が内蔵されており、前記層
間接続体はこの電子部品に電気的に接続されていること
に特徴を有しており、これにより次のような作用を有す
る。すなわち、本発明の多層モジュール構造を利用して
電子部品を内蔵した多層モジュールを実現することがで
きる。
【0011】なお、電子部品を内蔵した本発明の多層モ
ジュールは、好ましくは、請求項3に記載したように、
前記絶縁樹脂層は、電子部品が実装された回路基板と、
回路基板の電子部品実装面を電子部品ごと封止する絶縁
封止層とを有するものであり、かつ、前記低融点金属層
は前記絶縁封止層内に設けられている、という構成を有
して実現できる。
【0012】本発明の請求項4に記載の発明は、請求項
3に係る多層モジュールであって、前記絶縁封止層が無
機フィラー70重量%〜95重量%と熱硬化性樹脂とを
含むものであることに特徴を有しており、これにより次
のような作用を有する。すなわち、電子部品を内蔵した
多層モジュールでは、電子部品を絶縁樹脂層内に封入し
ているから電子部品から放散される熱がモジュール内に
蓄熱されて、低融点金属層が溶融し、これによって層間
接続体どうしの電気的接続が不確実になることが危惧さ
れる。これに対して、本発明では、無機フィラーの含有
率を上記のように規定することで絶縁封止層の熱伝導率
を十分に高めることができる。そのため、電子部品から
放散される熱がモジュール内に蓄熱されて、低融点金属
層が溶融することはなくなる。
【0013】本発明の請求項5に記載の発明は、請求項
3または4に係る多層モジュールであって、前記回路基
板は、アラミド繊維とエポキシ樹脂とを含み、かつ、イ
ンナービアホールを有するものであることに特徴を有し
ており、これにより、次のような作用を有する。すなわ
ち、層間接続体の一部をビア配置の自由度の大きいイン
ナービアホールにより構成することができ、その分、多
層モジュールの設計の自由度が増すことになる。
【0014】なお、本発明の構成は、請求項6に記載し
たように、放熱量の多い半導体装置を電子部品とした多
層モジュールにおいて有効である。その中でも請求項7
に記載したように、構造的に放熱性の悪いフリップチッ
プ実装構造の半導体装置を電子部品とした多層モジュー
ルにおいて特に有効である。これらの半導体装置を電子
部品とした場合には、さらには次のような作用を発揮で
きる。すなわち、半導体装置の上面(実装面の反対側に
位置する面)には、封止樹脂が存在するだけで、半導体
装置や配線等の構成部品は存在していない。そのため、
半導体装置に内蔵した状態で、絶縁樹脂層の上面を半導
体装置ごと研削してその厚みを薄くして小型化を図るこ
とができる。このとき、低融点金属層も一緒に研削され
るが、この層も金属であるために形状が崩れることなく
精度高く研削することができる。
【0015】本発明の請求項8に記載した発明は、請求
項2ないし7のいずれかに係る多層モジュールであっ
て、前記絶縁樹脂層の内部に内部配線層を設けるととも
に、この内部配線層に前記層間接続体を電気的に接続
し、かつ、前記電子部品を導電性接着剤により前記内部
配線層に電気的に接続することに特徴を有しており、こ
れにより次のような作用を有する。すなわち、電子部品
を内蔵することにより、電子部品から放散される熱があ
る程度絶縁樹脂層に蓄熱されることは避けられない。こ
のような構造上の特徴を踏まえて、本発明では、熱に対
して耐久性があり、接続を維持することができる導電性
接着剤により電子部品を内部配線層に電気的に接続して
おり、そのために電子部品の接続がさらに確実なものと
なっている。
【0016】なお、前記低融点金属層は、請求項9に記
載したように、はんだを主成分としたものとすれば、安
価でしかも確実に層間接続体どうしの電気接続を行なう
ことができる。
【0017】本発明の請求項10に記載の発明は、請求
項1ないし9のいずれかに係る多層モジュールであっ
て、前記低融点金属層の露出面の大きさを、当該低融点
金属層が前記層間接続体本体に接する面の大きさより大
きくすることに特徴を有しており、これにより次のよう
な作用を有する。すなわち、低融点金属層の露出面の大
きさを、当該低融点金属層が前記層間接続体本体に接す
る面の大きさより大きくすることで、層間接続体どうし
の接続部位の接続強度をより高めることができるように
なる。
【0018】本発明の請求項11に記載の発明は、請求
項1ないし10のいずれかに係る多層モジュールであっ
て、前記低融点金属層の露出面を、当該低融点金属層が
電気的に接続される他方の絶縁樹脂層側の層間接続体の
接続面より大きくすることに特徴を有しており、これに
より次のような作用を有する。すなわち、他方の絶縁樹
脂層側の層間接続体の接続面は低融点金属層により覆わ
れることになり、両者の電気的接続はさらに強固になも
のとなる。
【0019】本発明の請求項12に記載した発明は、層
間接続体を内蔵するとともに当該層間接続体に電気的に
接続された層間接続用電極をその両面に有する回路基板
を複数用意したうえで、これら回路基板に電子部品を実
装する電子部品実装工程と、前記回路基板の電子部品実
装面の層間接続用電極上に低融点金属層を形成する低融
点金属層形成工程と、前記電子部品実装面に、未硬化状
態の熱硬化性樹脂を含む絶縁封止層を載置したうえで、
当該絶縁封止層に前記低融点金属層の融点以下の温度を
加えつつ加圧することで、前記絶縁封止層を熱硬化させ
て前記電子部品実装面を前記絶縁封止層で封止する封止
工程と、硬化した前記絶縁封止層を、その厚み方向に沿
って前記低融点金属層が所定の大きさに露出するまで研
削する研削工程と、研削処理された絶縁封止層付回路基
板の複数を、一方の低融点金属露出面と他方の裏面とが
向かい合うとともに一方の低融点金属層の露出部と他方
の裏面側層間接続用電極とが対向するように互いに位置
合わせたうえで、基板間に接着層を介在させて積層する
積層工程と、前記積層工程により形成された積層体に、
前記低融点金属の融点以上の温度を加えつつ加圧するこ
とで、前記接着層により前記積層体を一体化するととも
に、低融点金属層を裏面側層間接続用電極に融着させて
両者を電気的に接続する接着工程と、を含んで多層モジ
ュールの製造方法を構成した。これにより次のような作
用を有する。
【0020】すなわち、各絶縁封止層を電子部品ごと研
削したうえで積層するので、製作した多層モジュールの
厚みを薄くして小型化することができるようになる。特
に、電子部品として、半導体装置を用いた場合には、研
削により小型化が特に有効である。これは、半導体装置
の上面側(実装面の反対側面)には通常半導体装置の構
成部品が存在しないため、十分な研削を実施して薄型化
を図ることができるためである。また、絶縁封止層は、
封止工程時に加えられる熱により、低融点金属層が溶融
してその形状が壊れることが危惧される。もしも低融点
金属層が溶融してその形状が壊れてしまうと、層間接続
体どうしの電気的接続は不確実なものとなってしまうの
は避けられない。これに対して、本発明では、当該絶縁
封止層に前記低融点金属層の融点以下の温度を加えつつ
加圧することで、絶縁封止層を熱硬化させて電子部品実
装面を絶縁封止層で封止するので、熱によって低融点金
属層が溶融してその形状が壊れることはなく、精度の高
い接続形態を維持することができる。
【0021】本発明の請求項13に記載の発明は、請求
項12に係る多層モジュールの製造方法であって、前記
研削工程において、前記低融点金属層の露出面の大きさ
が前記裏面側層間接続用電極より大きくなるまで前記絶
縁シートを研削することに特徴を有しており、これによ
り次のような作用を有する。すなわち、裏面側余層間接
続用電極が低融点金属層により覆われることになり、両
者の電気的接続は強固になものとなる。
【0022】以下、本発明の実施形態について図面を参
照して説明する。
【0023】図1は、本発明の一実施形態である電子部
品内蔵型の多層モジュールの概略断面図である。図2
は、多層モジュールを構成する絶縁樹脂層の内部構成の
詳細を示す断面図である。図3は多層モジュールの製造
プロセス図である。
【0024】なお、以下、説明する実施形態において
は、電子部品として半導体装置を用いた多層モジュール
について説明するがチップ型電子部品を用いた場合も同
様であるのはいうまでもない。
【0025】この多重モジュール1は、絶縁樹脂層2を
多層に積層して構成されている。絶縁樹脂層2は、回路
基板3にベアチップ状態の半導体装置4を実装すること
で構成されている。具体的には、絶縁樹脂層2は次のよ
うな構成を有している。すなわち、図2に示すように、
回路基板3の表面には内部配線層5が設けられている。
半導体装置4の実装面には外部接続用の電極パッド6が
設けられている。電極パッド6には突起電極7が設けら
れている。そして、突起電極7を内部配線層5に当接さ
せ、さらには、突起電極7と内部配線層5との間やその
周囲に導電性接着剤8を介在させることで、半導体装置
4は、内部配線層5に電気的に接続されている。半導体
装置4と回路基板3との間の隙間は封止樹脂9により充
填されている。
【0026】回路基板3は、例えば、アラミド繊維とエ
ポキシ樹脂とを含む混合物からなっており、基板両面に
は、層間接続用電極10Aと、層間接続用電極10Bと
がそれぞれ形成されている。これら層間接続用電極10
A、10Bは、回路基板3の内部にその厚み方向貫通し
て設けられたインナービアホール11により互いに接続
されている。インナービアホール11は、例えば、回路
基板3に形成された貫通孔に導電性接着剤を充填するこ
とで形成されるが、スルーホールめっきにより形成する
こともできる。そして、内部配線層5と層間接続用電極
10Aとは、一体形成されることで互いに電気的に接続
されている。層間接続用電極10Aの上にははんだボー
ル12が設けられている。はんだボール12は層間接続
用電極10Aに電気的に接続されている。回路基板3の
表面には絶縁封止層13が設けられている。絶縁封止層
13は、無機フィラー80重量%にエポキシ樹脂を混合
して構成されている。
【0027】無機フィラーとしては、回路基板3と同等
の熱膨張率を実現するためや高い放熱性を得ることを鑑
みれば、Al23、MgO、BN、AlN、SiO2のう
ちの少なくとも一つを含むものであるのが好ましい。
【0028】絶縁封止層13は回路基板3の表面を覆う
形態に設けられており、内部配線層5と半導体装置4と
はんだボール12とは、絶縁封止層13の内部に封入さ
れている。しかしながら、絶縁封止層13の上面13a
において、半導体装置4とはんだボール12とは露出し
ている。
【0029】以上の構成において、はんだボール12と
層間接続用電極10A、10Bとインナービアホール1
1とから層間接続体が構成されている。そして、はんだ
ボール12から低融点金属層が構成され、層間接続用電
極10A、10Bとインナービアホール11とから層間
接続体本体が構成されている。
【0030】このように構成された絶縁樹脂層2の複数
枚(図1では3枚)が接着層14を介して積層一体化し
ている。このとき、一方の絶縁樹脂層2の裏面に露出し
ている層間接続用電極10Bが他方の絶縁樹脂層2のは
んだボール12に当接して電気的に接続しており、これ
により、すべての絶縁樹脂層2の内部配線層5および半
導体装置4は、互いに必要な箇所において電気的に接続
されている。
【0031】次に、この多重モジュールの製造方法を図
3を参照して説明する。10mm×10mmサイズとい
った所定の大きさの半導体装置4に公知の方法により電
極パッド6を形成する。さらには、ワイヤーボンディン
グ装置を改良したバンプボンダー装置を用いてAuのワ
イヤーを溶かして球状にした後に電極パッド6に対して
超音波、熱、および圧力を用いて接合し突起電極7を形
成する。
【0032】本実施形態においてはAuの突起電極7を
形成したがはんだ等でも問題はないし形成方法もメッキ
法でも問題はない。ただし、突起電極7は、後述する絶
縁封止層13や封止樹脂9の熱硬化温度(150℃)よ
り融点が高いものから構成する必要はある。そうしない
と、上記熱硬化温度により突起電極7が溶融して接続不
良を引き起こしてしまう。なお、半導体装置4の構造に
ついては図2にその詳細が描写されている。
【0033】続いて、図3(a)に示すように、公知の
方法で半導体装置4を回路基板3上へフリップチップ実
装を行う。今回は半導体装置4と回路基板3との電気的
接続は導電性接着剤8を用いて行う。導電性接着剤8以
外を用いた場合においても、多層化工程にて加わる温度
にて接続を阻害しないものであれば同様の効果が得られ
る。また、回路基板3としてはインナービアホール11
を有するアラミド繊維とエポキシ樹脂とを含む混合物か
らなる基板を用いたが、ガラス繊維とエポキシ樹脂とを
含む混合物からなる基板を用いた場合も同様である。
【0034】導電性接着剤8の硬化を行った後、半導体
装置4と回路基板3との間の隙間に封止樹脂9を供給し
150℃の加熱処理を加えることで、封止樹脂9を硬化
させる。さらに、層間接続用電極10Aの所定箇所の上
にはんだボール12を搭載する。はんだボール12とし
ては、後述する絶縁封止層13の熱硬化温度(150
℃)より高い融点(具体的には、160℃〜180程
度)を有するものから構成している。そうしないと、上
記熱硬化温度によりはんだボール11が溶融して接続不
良を引き起こしてしまう。本実施形態においては、はん
だボール12を用いたが、融点に関する上記条件を満足
する低融点金属であれば用途に応じて用いることは可能
である。
【0035】はんだボール12を搭載した後に、図3
(b)に示すように、回路基板3上に未硬化状態の絶縁
封止層13を配置する。絶縁封止層13は、無機フィラ
ー80重量%に熱硬化温度150℃のエポキシ樹脂を混
合して構成する。そして、絶縁封止層13を150℃に
加熱しながら加圧を行うことで、半導体装置4とはんだ
ボール12とを絶縁封止層13内にモールドする。これ
によりプレ絶縁樹脂層2が完成する。このとき、はんだ
ボール12として、加熱温度(150℃)より高い融点
を有するものを用いているので、絶縁封止層13の熱硬
化時にはんだボール12が溶融してその形状が崩れるこ
とはなく、したがって、後の接続工程に支障は来たさな
い。
【0036】上記モールド後、図3(c)に示すよう
に、プレ絶縁樹脂層2の絶縁シート面を研削する。研削
は、はんだボール12が出現するまで行う。さらに研削
は、はんだボール12の露出面が他方の絶縁樹脂層2の
層間接続用電極10Bより大きくなるまで行なう。これ
は、層間接続用電極10Bがはんだボール12の露出面
に入り込んで確実に当接して、両者が強固に電気的に接
続されるようにするためである。さらには、このような
研削により、プレ絶縁樹脂層2の薄型化が図れ、これに
より多層モジュール全体の薄型化や小型化が図れる。
【0037】このとき、半導体装置4の上面も研削され
ることになるが、通常、半導体装置4の上面側はモール
ド樹脂層だけが存在して半導体装置4の本体部品等は存
在しない。そのため、半導体装置4の上面を研削しても
なんら支障はない。研削後のプレ絶縁樹脂層2を絶縁樹
脂層2とする。
【0038】このようにして作製した絶縁樹脂層2を複
数用意し、図3(d)に示すように、絶縁樹脂層2の間
にエポキシ樹脂からなる接着層14を配置して積層し、
さらに、対向する絶縁樹脂層2の一方のはんだボール1
2の位置が、他方の層間接続用電極10Bの位置に合致
するように積層体の位置決めを行った後に、その積層体
を200℃に加熱しつつ圧力を加えることにより接着層
14を硬化させて多層化して、図1に示す多重モジュー
ル1が完成する。このときの積層体の加熱温度は、はん
だボール12の融点より高い温度に設定される。これに
より、はんだボール12が溶融した状態で、他方の層間
接続用電極10Bに当接するので、はんだボール12が
冷却した後は、はんだボール12と他方の層間接続用電
極10Bとは強固に当接して、確実に電気的に接続され
ることになる。
【0039】このように、本実施形態では、はんだボー
ル12を、絶縁樹脂層2を構成する絶縁封止層13の熱
硬化温度(150℃)より融点が高いものとしている。
そのため、絶縁封止層13の硬化工程時に加えられる熱
によっても、はんだボール12が溶融してその形状が壊
れることはなく、精度の高い接続形態を維持することが
できる。
【0040】また、絶縁封止層13が無機フィラー70
重量%〜95重量%と熱硬化性樹脂とを含むものである
ので、絶縁封止層13の熱伝導率を十分に高めることが
できる。そのため、半導体装置4から放散される熱がモ
ジュール内に蓄熱されて、はんだボール12が溶融する
ことはなく、はんだボール12による接続は強固なもの
となっている。無機フィラーの含有量を上記のように設
定するにあたり、本願発明者は、次のような実験を行っ
た。すなわち、無機フィラーとして、Al23を用いと
ともに、熱硬化性樹脂としてエポキシ樹脂を用いた絶縁
封止層13の材料により、シート材を形成してその熱伝
導度を測定したところ、本発明の範疇である70重量%
〜95重量%の無機フィラー含有量において、従来のガ
ラスエポキシ基板のものと比較して約20倍以上もの熱
伝導度を得られることを確認した。また、熱膨張係数に
おいても、上記含有量を90重量%以上とすることで、
シリコン半導体に近い熱膨張係数が得られることも確認
できた。
【0041】なお、半導体装置4を内蔵することによ
り、半導体装置4から放散される熱がある程度絶縁樹脂
層2に蓄熱されることは避けられないが、熱に対して耐
久性があり、接続を維持することができる導電性接着剤
により半導体装置4を内部配線層5に電気的に接続して
おり、そのために半導体装置4の接続がさらに確実なも
のとなっている。
【0042】また、本実施形態は、図4に示すように、
はんだボール12の露出面(図中符号12aを付してい
る)の大きさを、はんだボール12が層間接続用電極1
0Aに接する面(図中、符号12bを付している)の大
きさより大きくしてもよい。これは次のような理由によ
っている。すなわち、絶縁樹脂層2の内部の接続箇所で
あるはんだボール12と層間接続用電極10Aとの接続
点と、絶縁樹脂層2の外側の接続箇所であるはんだボー
ル12と層間接続用電極10Bとの間の接続点とを、接
続強度の点で比較すると、構造的にみて、後者(はんだ
ボール12と層間接続用電極10B)の方が接続強度が
落ちるのは避けられない。そこで、はんだボール12の
露出面12aの大きさを、面12bの大きさより大きく
することで、この接続部位でのの接続強度をより高めて
いる。なお、このような構造は、はんだボール12とし
て球状のものを層間接続用電極10A上に搭載したうえ
で、研削することで比較的簡単に得ることができる。
【0043】また、本実施形態では、はんだボール12
の露出面12aの大きさを、他方の絶縁樹脂層側の層間
接続用電極10Bのの大きさより大きくしている。これ
により層間接続用電極10Bははんだボール12により
覆われることになり、両者の電気的接続はさらに強固に
なものとなっている。本実施形態の構造においては、異
種の絶縁層である回路基板3と絶縁封止層13とを多層
化しているために層間接続体の接続部位に多層モジュー
ル1に生じる熱応力が集中することになる。特に、多層
化時に接続がなされるはんだボール12と層間接続用電
極10Bとの間の接続箇所(絶縁封止総13と回路基板
3との界面)に応力が集中する。そのため、応力が集中
するはんだボール12と層間接続用電極10Bとの接続
面積を大きくすることにより、接続信頼性をさらに向上
させることができた。
【0044】また、回路基板3として、アラミド繊維と
エポキシ樹脂とを含んだインナービア構成の回路基板を
用いることにより、ビア配置の自由度が増し容易にモジ
ュールを設計することが可能となった。
【0045】
【発明の効果】本発明によれば、絶縁樹脂層の硬化工程
時に加えられる熱によっても、低融点金属層が溶融して
その形状が壊れることはなく、精度の高い接続形態を維
持することができる。
【0046】また、絶縁封止層の熱伝導率を十分に高め
ることができるので、電子部品から放散される熱がモジ
ュール内に蓄熱されて、低融点金属層が溶融することは
なくなり、十分なる接続信頼性を得ることができる。
【0047】また、電子部品を内蔵した状態で、絶縁樹
脂層の上面を半導体装置ごと研削してその厚みを薄くし
て小型化を図ることができる。
【0048】また、層間接続体の一部をビア配置の自由
度の大きいインナービアホールにより構成することで、
自由度の高い多層モジュールの設計を実現することもで
きる。
【0049】また、低融点金属層の露出面の大きさを、
当該低融点金属層が前記層間接続体本体に接する面の大
きさより大きくすることで、層間接続体どうしの接続部
位の接続強度をより高めることができる。
【0050】また、低融点金属層の露出面を、当該低融
点金属層が電気的に接続される他方の絶縁樹脂層側の層
間接続体の接続面より大きくすることで、他方の絶縁樹
脂層側の層間接続体の接続面は低融点金属層により覆わ
れることになり、両者の電気的接続はさらに強固になも
のとすることができる。
【0051】このように、本発明では、薄型(小型)の
多層モジュール(3次元実装構造体)を得ることがで
き、これによって半導体装置の実装面積をさらに小型化
・低背化することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態の多層モジュールの概略断
面図である。
【図2】 実施形態の多層モジュールを構成する絶縁樹
脂層の概略断面図である。
【図3】実施形態の多層モジュールの製造プロセス図で
ある。
【図4】本発明の変形例の概略断面図である。
【符号の説明】
1 多重モジュール 2 絶縁樹脂層 3 回路基
板 4 半導体装置 5 内部配線層 6 電極パッド 7 突起電
極 8 導電性接着剤 9 封止樹脂 10A、10B 層間接続用電極 11 インナービアホール 12 はんだボール
13 絶縁封止層 14 接着層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 23/12 H05K 1/14 G 23/29 H01L 25/08 Z 23/31 23/12 N 23/52 23/30 R H05K 1/03 610 23/52 C 1/11 1/14 (72)発明者 朝日 俊行 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 熊野 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山下 嘉久 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 4M109 AA01 BA03 CA22 EA11 EB12 5E317 AA24 BB02 BB11 CC25 CC53 CD34 GG14 5E344 AA01 BB06 CC24 CD01 DD02 EE12 5F044 KK07 LL07 RR03 5F061 AA01 BA03 CA22 CB02 CB13

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 厚み方向に貫通して配置された層間接続
    体を有する絶縁樹脂層を、複数積層一体化するととも
    に、対向する絶縁樹脂層の層間接続体どうしを互いに当
    接させて電気的に接続してなり、 電気的に接続された層間接続体どうしのうちの一方は、
    層間接続体本体と、層間接続体本体の当接面側に設けら
    れて層間接続体本体に電気的に接続された低融点金属層
    とを有し、かつ、低融点金属層は、前記絶縁樹脂層の熱
    硬化温度より融点が高いものである、 ことを特徴とする多層モジュール。
  2. 【請求項2】 請求項1記載の多層モジュールであっ
    て、 前記絶縁樹脂層の少なくともひとつには電子部品が内蔵
    されており、前記層間接続体はこの電子部品に電気的に
    接続されている、 ことを特徴とする多層モジュール。
  3. 【請求項3】 請求項2に記載の多層モジュールであっ
    て、 前記絶縁樹脂層は、電子部品が実装された回路基板と、
    回路基板の電子部品実装面を電子部品ごと封止する絶縁
    封止層とを有するものであり、 かつ、前記低融点金属層は前記絶縁封止層内に設けられ
    ている、 ことを特徴とする多層モジュール。
  4. 【請求項4】 請求項3に記載の多層モジュールであっ
    て、 前記絶縁封止層が無機フィラー70重量%〜95重量%
    と熱硬化性樹脂とを含むものである、 ことを特徴とする多層モジュール。
  5. 【請求項5】 請求項3または4に記載の多層モジュー
    ルであって、 前記回路基板は、アラミド繊維とエポキシ樹脂とを含
    み、かつ、インナービアホールを有するものである、 ことを特徴とする多層モジュール。
  6. 【請求項6】 請求項2ないし5のいずれかに記載の多
    層モジュールであって、 前記電子部品は半導体装置である、 ことを特徴とする多層モジュール。
  7. 【請求項7】 請求項6に記載の多層モジュールであっ
    て、 前記半導体装置はフリップチップ実装構造を有してい
    る、 ことを特徴とする多層モジュール。
  8. 【請求項8】 請求項2ないし7のいずれかに記載の多
    層モジュールであって、 前記絶縁樹脂層の内部に内部配線層を設けるとともに、
    この内部配線層に前記層間接続体を電気的に接続し、 かつ、前記電子部品を導電性接着剤により前記内部配線
    層に電気的に接続する、 ことを特徴とする多層モジュール。
  9. 【請求項9】 請求項1ないし8のいずれかに記載の多
    層モジュールであって、 前記低融点金属層は、はんだを主成分としたものであ
    る、 ことを特徴とする多層モジュール。
  10. 【請求項10】 請求項1ないし9のいずれかに記載の
    多層モジュールであって、 前記低融点金属層の露出面の大きさを、当該低融点金属
    層が前記層間接続体本体に接する面の大きさより大きく
    する、 ことを特徴とする多層モジュール。
  11. 【請求項11】 請求項1ないし10のいずれかに記載
    の多層モジュールであって、 前記低融点金属層の露出面を、当該低融点金属層が電気
    的に接続される他方の絶縁樹脂層側の層間接続体の接続
    面より大きくする、 ことを特徴とする多層モジュール。
  12. 【請求項12】 層間接続体を内蔵するとともに当該層
    間接続体に電気的に接続された層間接続用電極をその両
    面に有する回路基板を複数用意したうえで、これら回路
    基板に電子部品を実装する電子部品実装工程と、 前記回路基板の電子部品実装面の層間接続用電極上に低
    融点金属層を形成する低融点金属層形成工程と、 前記電子部品実装面に、未硬化状態の熱硬化性樹脂を含
    む絶縁封止層を載置したうえで、当該絶縁封止層に前記
    低融点金属層の融点以下の温度を加えつつ加圧すること
    で、前記絶縁封止層を熱硬化させて前記電子部品実装面
    を前記絶縁封止層で封止する封止工程と、硬化した前記
    絶縁封止層を、その厚み方向に沿って前記低融点金属層
    が露出するまで研削する研削工程と、 研削処理された絶縁封止層付回路基板の複数を、一方の
    低融点金属露出面と他方の裏面とが向かい合うとともに
    一方の低融点金属層の露出部と他方の裏面側層間接続用
    電極とが対向するように互いに位置合わせたうえで、基
    板間に接着層を介在させて積層する積層工程と、 前記積層工程により形成された積層体に、前記低融点金
    属の融点以上の温度を加えつつ加圧することで、前記接
    着層により前記積層体を一体化するとともに、低融点金
    属層を裏面側層間接続用電極に融着させて両者を電気的
    に接続する接着工程と、 を含むことを特徴とする多層モジュールの製造方法。
  13. 【請求項13】 請求項12に記載の多層モジュールの
    製造方法であって、 前記研削工程において、前記低融点金属層の露出面の大
    きさが前記裏面側層間接続用電極より大きくなるまで前
    記絶縁シートを研削する、ことを特徴とする多層モジュ
    ールの製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343904A (ja) * 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 半導体装置
WO2003067656A1 (fr) * 2002-02-06 2003-08-14 Ibiden Co., Ltd. Carte de montage pour puce a semiconducteur, realisation correspondante, et module a semiconducteur
US6897094B2 (en) 2002-03-11 2005-05-24 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JP2006278964A (ja) * 2005-03-30 2006-10-12 Brother Ind Ltd 基板接合構造の製造方法及び端子形成基板
US7226808B2 (en) 2003-05-02 2007-06-05 Seiko Epson Corporation Method of manufacturing semiconductor device and method of manufacturing electronics device
JP2007305774A (ja) * 2006-05-11 2007-11-22 Shinko Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法
JP2011101044A (ja) * 2003-07-18 2011-05-19 Samsung Electronics Co Ltd スタックパッケージ及びその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5961055B2 (ja) 2012-07-05 2016-08-02 日東電工株式会社 封止樹脂シート、電子部品パッケージの製造方法及び電子部品パッケージ

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343904A (ja) * 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 半導体装置
WO2003067656A1 (fr) * 2002-02-06 2003-08-14 Ibiden Co., Ltd. Carte de montage pour puce a semiconducteur, realisation correspondante, et module a semiconducteur
US7656032B2 (en) 2002-02-06 2010-02-02 Ibiden Co., Ltd. Semiconductor chip mounting wiring board, manufacturing method for same, and semiconductor module
US6897094B2 (en) 2002-03-11 2005-05-24 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US7226808B2 (en) 2003-05-02 2007-06-05 Seiko Epson Corporation Method of manufacturing semiconductor device and method of manufacturing electronics device
JP2011101044A (ja) * 2003-07-18 2011-05-19 Samsung Electronics Co Ltd スタックパッケージ及びその製造方法
JP2006278964A (ja) * 2005-03-30 2006-10-12 Brother Ind Ltd 基板接合構造の製造方法及び端子形成基板
JP4501752B2 (ja) * 2005-03-30 2010-07-14 ブラザー工業株式会社 基板接合構造の製造方法及びインクジェットヘッドの製造方法
JP2007305774A (ja) * 2006-05-11 2007-11-22 Shinko Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法
EP1868422A2 (en) * 2006-05-11 2007-12-19 Shinko Electric Industries Co., Ltd. Electronic component built-in substrate and method of manufacturing the same
EP1868422A3 (en) * 2006-05-11 2014-01-08 Shinko Electric Industries Co., Ltd. Electronic component built-in substrate and method of manufacturing the same

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