JP2001522092A - データを転送するための推論的アービトレーション（ＳｐｅｃｕｌａｔｉｖｅＡｒｂｉｔｒａｔｉｏｎ）を提供するシステムと方法 - Google Patents
データを転送するための推論的アービトレーション（ＳｐｅｃｕｌａｔｉｖｅＡｒｂｉｔｒａｔｉｏｎ）を提供するシステムと方法Info
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- JP2001522092A JP2001522092A JP2000519362A JP2000519362A JP2001522092A JP 2001522092 A JP2001522092 A JP 2001522092A JP 2000519362 A JP2000519362 A JP 2000519362A JP 2000519362 A JP2000519362 A JP 2000519362A JP 2001522092 A JP2001522092 A JP 2001522092A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
マルチリクエスタバス環境でリクエスタ（装置）（５４０、３２０）がメモリ記憶ユニット（１１０）からデータ（２３０）を受け取るのに要する時間を最適化するシステムと方法。本発明は、ときに装置（５４０、３２０）がデータ（２３０）のフェッチ要求を実行した後に、データ（２３０）がまもなく来るということを装置（５４０、３２０）に警告するためメモリ記憶ユニット（１１０）からその装置（５４０、３２０）に送信される、早期警告信号（７４０）と呼ばれる単方向応答信号（７４０）を提供する。この早期警告信号（７４０）により、装置（５４０、３２０）はデータバス（５２０、３４０）のアービトレーションを行うことができるため、データ（２３０）が到着したときに、装置側（５４０、３２０）はデータバス（５２０、３４０）の排他的所有権を持ち、データ（２３０）を即座に受け付ける。本発明は、メインメモリ（１１０）、キャッシュメモリ（５１０）、１つまたは２つ以上のプロセッサモジュール（１２０）、１つまたは２つ以上のＩ／Ｏモジュール（３２０）、および早期警告バス（７１０）を備える。キャッシュメモリ（５１０）は、インタフェースバス（１３０）を介してメインメモリ（１１０）に接続されている。プロセッサモジュール（１２０）は、プロセッサインタフェースバス（５２０）を介してキャッシュメモリ（５１０）に接続されている。Ｉ／Ｏモジュール（３２０）は、Ｉ／Ｏインタフェースバス（３４０）を介してメインメモリ（１１０）に接続されている。プロセッサモジュール（１２０）とＩ／Ｏモジュール（３２０）は両方とも、データ単位をメインメモリに要求する手段を備える。早期警告バス（７１０）は、メインメモリ（１１０）、キャッシュメモリ（５１０）、およびＩ／Ｏモジュール（３２０）の間に接続されている。
Description
【０００１】 （発明の背景） （発明の分野） 本発明は、一般に、多重プロセッサシステムに関するものであり、より詳しく
は、メモリ記憶ユニットから多重プロセッサシステム内の装置へデータを転送す
る動作を加速する手法に関する。
は、メモリ記憶ユニットから多重プロセッサシステム内の装置へデータを転送す
る動作を加速する手法に関する。
【０００２】 （関連技術） 多重プロセッサシステムにおいて、マイクロプロセッサ、メモリバンク（memo
ry bank）、および周辺制御装置などの装置は複数のバスにより相互接続されて いる。このようなシステムでは、メモリやデータバスなどのマシンリソース（ma
chine resources）を割り当てる、アービトレーション（arbitration）と呼ばれ
る規則を採用している。複数の装置がデータ転送のためバスアクセスに関して競
合する多重プロセッサバス環境では、それぞれの装置はバスの所有権を得るため
にアービトレーションを必要とする。たとえば、プロセッサが１単位のデータを
メモリに対し要求した場合、しばらくしてから、そのデータはプロセッサに配信
される。メモリ装置（memory unit）がデータの要求を受信すると、そのメモリ 装置はデータロケーション（data location）を読み込み、物理データにアクセ スし、そのデータをプロセッサに配信しなければならない。データの要求を受信
してからデータが送信されるまでのメモリの待ち時間は長くなる場合がある。
ry bank）、および周辺制御装置などの装置は複数のバスにより相互接続されて いる。このようなシステムでは、メモリやデータバスなどのマシンリソース（ma
chine resources）を割り当てる、アービトレーション（arbitration）と呼ばれ
る規則を採用している。複数の装置がデータ転送のためバスアクセスに関して競
合する多重プロセッサバス環境では、それぞれの装置はバスの所有権を得るため
にアービトレーションを必要とする。たとえば、プロセッサが１単位のデータを
メモリに対し要求した場合、しばらくしてから、そのデータはプロセッサに配信
される。メモリ装置（memory unit）がデータの要求を受信すると、そのメモリ 装置はデータロケーション（data location）を読み込み、物理データにアクセ スし、そのデータをプロセッサに配信しなければならない。データの要求を受信
してからデータが送信されるまでのメモリの待ち時間は長くなる場合がある。
【０００３】 データをメモリ（またはキャッシュ）からプロセッサに配信する前に、データ
を配信するバスエージェント（bus agent）はデータバスの所有権を獲得するた めにアービトレーションを行わなければならない。アービトレーションは時間の
かかる作業である。メモリコントローラがディレクトリ情報をデータ自体と同じ
媒体に格納するディレクトリベースのシステムでは、メモリコントローラは要求
元プロセッサへの転送のため関連データを取得するのと同時にディレクトリ情報
も取得する。ディレクトリ状態が適切でなければ、読み込まれたデータは転送さ
れず、ディレクトリを要求を満たす適切な状態にする処置が講じられる。しかし
、時間の大半はデータがプロセッサへ転送することが可能である。メモリコント
ローラがディレクトリ情報を観察するまで待ち、それからアービトレーションを
開始する場合、要求を満たすためにアービトレーションの時間を無駄にすること
になる。メモリコントローラがアービトレーションの直接制御を行ったとすれば
、データが記憶媒体から使用可能となったときにデータバスを使用可能とするア
ービトレーションを開始し、およびアービトレーションの時間を失わずにバス上
にデータを配信するか、またはディレクトリ状態が適切でない場合にデータ転送
せずにバスを解放することができる。大規模なマルチプロセッサシステムでは、
メモリコントローラはバスの介在でプロセッサバスから分離され、データ配信の
ためプロセッサバスに対し推論的にアービトレーションを行う方法とシステムが
必要である。
を配信するバスエージェント（bus agent）はデータバスの所有権を獲得するた めにアービトレーションを行わなければならない。アービトレーションは時間の
かかる作業である。メモリコントローラがディレクトリ情報をデータ自体と同じ
媒体に格納するディレクトリベースのシステムでは、メモリコントローラは要求
元プロセッサへの転送のため関連データを取得するのと同時にディレクトリ情報
も取得する。ディレクトリ状態が適切でなければ、読み込まれたデータは転送さ
れず、ディレクトリを要求を満たす適切な状態にする処置が講じられる。しかし
、時間の大半はデータがプロセッサへ転送することが可能である。メモリコント
ローラがディレクトリ情報を観察するまで待ち、それからアービトレーションを
開始する場合、要求を満たすためにアービトレーションの時間を無駄にすること
になる。メモリコントローラがアービトレーションの直接制御を行ったとすれば
、データが記憶媒体から使用可能となったときにデータバスを使用可能とするア
ービトレーションを開始し、およびアービトレーションの時間を失わずにバス上
にデータを配信するか、またはディレクトリ状態が適切でない場合にデータ転送
せずにバスを解放することができる。大規模なマルチプロセッサシステムでは、
メモリコントローラはバスの介在でプロセッサバスから分離され、データ配信の
ためプロセッサバスに対し推論的にアービトレーションを行う方法とシステムが
必要である。
【０００４】 （発明の概要） 簡単に説明すると、本発明は、マルチリクエスタバス（multi-requestor bus ）環境でリクエスタ（requestor）（装置）がメモリ記憶ユニットからデータを 受け取るのに要する時間を最適化するシステムと方法を対象とするものである。
本発明は、早期警告信号と呼ばれ、プロセッサバス上のバスエージェントがプロ
セッサの代わりにＭＳＵにデータを要求した後にメモリ記憶ユニットからそのエ
ージェントに送信される単方向信号を提供する。この信号は、データがまもなく
来ることを知らせるバスエージェントへの警告である。この早期警告信号により
、エージェントはデータバスのアービトレーションを行うことができるため、デ
ータが到着したときに、エージェント側でデータバスの所有権に関するアービト
レーションを実施していることになり、データを即座に配信できる。
本発明は、早期警告信号と呼ばれ、プロセッサバス上のバスエージェントがプロ
セッサの代わりにＭＳＵにデータを要求した後にメモリ記憶ユニットからそのエ
ージェントに送信される単方向信号を提供する。この信号は、データがまもなく
来ることを知らせるバスエージェントへの警告である。この早期警告信号により
、エージェントはデータバスのアービトレーションを行うことができるため、デ
ータが到着したときに、エージェント側でデータバスの所有権に関するアービト
レーションを実施していることになり、データを即座に配信できる。
【０００５】 好ましい実施形態において、本発明は、メインメモリ、キャッシュメモリ、１
つまたは２つ以上のプロセッサモジュール、１つまたは２つ以上のＩ／Ｏモジュ
ール、および早期警告バスを備える。キャッシュメモリは、インタフェースバス
を介してメインメモリに接続されている。プロセッサモジュールは、プロセッサ
インタフェースバスを介してキャッシュメモリに接続されている。Ｉ／Ｏモジュ
ールは、Ｉ／Ｏインタフェースバスを介してメインメモリに接続されている。プ
ロセッサモジュールとＩ／Ｏモジュールは両方とも、データ単位をメインメモリ
に要求する手段を含む。早期警告バスは、メインメモリとキャッシュメモリとの
間に接続されている。
つまたは２つ以上のプロセッサモジュール、１つまたは２つ以上のＩ／Ｏモジュ
ール、および早期警告バスを備える。キャッシュメモリは、インタフェースバス
を介してメインメモリに接続されている。プロセッサモジュールは、プロセッサ
インタフェースバスを介してキャッシュメモリに接続されている。Ｉ／Ｏモジュ
ールは、Ｉ／Ｏインタフェースバスを介してメインメモリに接続されている。プ
ロセッサモジュールとＩ／Ｏモジュールは両方とも、データ単位をメインメモリ
に要求する手段を含む。早期警告バスは、メインメモリとキャッシュメモリとの
間に接続されている。
【０００６】 早期警告バスは、転送先バスエージェントを識別する第１のフィールドと、「
１」に設定されたときに有効な早期警告信号であることを示す有効ビットを含む
。
１」に設定されたときに有効な早期警告信号であることを示す有効ビットを含む
。
【０００７】 要求されたデータ単位は、早期警告信号が早期警告バス上で転送された後要求
元インタフェースバスを介して転送される。早期警告信号を使用することにより
、バスエージェントは要求されたデータ単位を受信する前にデータバスのアービ
トレーションを行うことができる。
元インタフェースバスを介して転送される。早期警告信号を使用することにより
、バスエージェントは要求されたデータ単位を受信する前にデータバスのアービ
トレーションを行うことができる。
【０００８】 早期警告信号の推測的性質を考慮するために、本発明はさらに、早期警告信号
を受信したときに設定されるエージェントのアービトレーション・ロジック内に
タイマがさらに備えられ、これにより、エージェントは、要求されたデータがま
だ届いていない場合にタイマが期限切れになると、バスを解放するかまたはアー
ビトレーションの試行を中止する。本発明では、警告信号なしでメインメモリか
らデータを受信したときに、エージェントがバスのアービトレーションを実行し
、そのデータを配信できることも必要である。
を受信したときに設定されるエージェントのアービトレーション・ロジック内に
タイマがさらに備えられ、これにより、エージェントは、要求されたデータがま
だ届いていない場合にタイマが期限切れになると、バスを解放するかまたはアー
ビトレーションの試行を中止する。本発明では、警告信号なしでメインメモリか
らデータを受信したときに、エージェントがバスのアービトレーションを実行し
、そのデータを配信できることも必要である。
【０００９】 本発明の他の特長と利点について、本発明のさまざまな実施形態の構造と動作
とともに、添付図面を参照しながら以下の段で詳述する。図面では、類似の参照
番号は一般に、同一の要素、機能上類似している要素、および／または構造上類
似している要素を示す。最初にある要素が示されている図面は、対応する参照番
号の一番右の２つの桁の左側にある。
とともに、添付図面を参照しながら以下の段で詳述する。図面では、類似の参照
番号は一般に、同一の要素、機能上類似している要素、および／または構造上類
似している要素を示す。最初にある要素が示されている図面は、対応する参照番
号の一番右の２つの桁の左側にある。
【００１０】 （好ましい実施形態の詳細な説明） 本発明の好ましい実施形態を以下で詳細に解説する。特定の構成を解説してい
るが、これは例示を目的としてのみ行うものであることを理解すべきである。当
業者は、本発明の趣旨および範囲から逸脱することなく、他の部品および構成を
用いてもよいことを理解するであろう。
るが、これは例示を目的としてのみ行うものであることを理解すべきである。当
業者は、本発明の趣旨および範囲から逸脱することなく、他の部品および構成を
用いてもよいことを理解するであろう。
【００１１】 本発明は、マルチリクエスタバス環境でリクエスタ（装置）がメモリ記憶ユニ
ットからデータを受け取るのに要する時間を最適化するシステムと方法を対象と
するものである。本発明は、ときに装置がデータのフェッチ要求を実行した後に
、データがまもなく来るということを装置に警告するためメモリ記憶ユニットか
らその装置に送信される、早期警告信号と呼ばれる単方向応答信号を提供する。
この早期警告信号により、装置はデータバスのアービトレーションを行うことが
できるため、データが到着したときに、装置側はデータバスの排他的所有権を持
ち、データを即座に受け付ける。
ットからデータを受け取るのに要する時間を最適化するシステムと方法を対象と
するものである。本発明は、ときに装置がデータのフェッチ要求を実行した後に
、データがまもなく来るということを装置に警告するためメモリ記憶ユニットか
らその装置に送信される、早期警告信号と呼ばれる単方向応答信号を提供する。
この早期警告信号により、装置はデータバスのアービトレーションを行うことが
できるため、データが到着したときに、装置側はデータバスの排他的所有権を持
ち、データを即座に受け付ける。
【００１２】 本発明を詳細に説明する前に、システム処理プラットフォームの例の説明を行
う。図１は、本発明が使用されているシステム処理プラットフォーム１００のブ
ロック図である。システム処理プラットフォーム１００は、多数の処理システム
および多数のメモリ記憶システム間でのデータフローを管理するのに有用である
。システム処理プラットフォーム１００は、１つまたは２つ以上のメモリ記憶ユ
ニット（ＭＳＵ）１１０（ＭＳＵ１１０ＡおよびＭＳＵ１１０Ｂとして図示）お
よび１つまたは２つ以上の処理モジュール（ＰＯＤ）１２０（ＰＯＤ１２０Ａお
よびＰＯＤ１２０Ｂとして図示）を含む。顧客は、追加のＭＳＵ１１０やＰＯＤ
１２０を付加することにより、システム処理プラットフォーム１００を拡張する
ことができる。
う。図１は、本発明が使用されているシステム処理プラットフォーム１００のブ
ロック図である。システム処理プラットフォーム１００は、多数の処理システム
および多数のメモリ記憶システム間でのデータフローを管理するのに有用である
。システム処理プラットフォーム１００は、１つまたは２つ以上のメモリ記憶ユ
ニット（ＭＳＵ）１１０（ＭＳＵ１１０ＡおよびＭＳＵ１１０Ｂとして図示）お
よび１つまたは２つ以上の処理モジュール（ＰＯＤ）１２０（ＰＯＤ１２０Ａお
よびＰＯＤ１２０Ｂとして図示）を含む。顧客は、追加のＭＳＵ１１０やＰＯＤ
１２０を付加することにより、システム処理プラットフォーム１００を拡張する
ことができる。
【００１３】 各ＭＳＵ１１０はＭＳＵインタフェース（ＭＩ）バス１３０（ＭＩバス１３０
Ａ、１３０Ｂ、１３０Ｃ、および１３０Ｄとして図示）を介して各ＰＯＤ１２０
に接続されている。ＭＩバス１３０は、個別のアドレス／機能およびデータバス
を有するポイント−ツー−ポイントのインタフェースである。ＭＩバス１３０は
単方向制御バス、双方向要求バスおよび双方向データバスを含む。要求バスはシ
ステムクロック周波数（ＳＹＳＣＬＫ）で動作し、データバスはシステムクロッ
ク周波数の２倍のソース同期で動作する。好ましい実施形態では、システム処理
プラットフォーム１００で、システムクロック周波数は１００メガヘルツ（ＭＨ
Ｚ）である。
Ａ、１３０Ｂ、１３０Ｃ、および１３０Ｄとして図示）を介して各ＰＯＤ１２０
に接続されている。ＭＩバス１３０は、個別のアドレス／機能およびデータバス
を有するポイント−ツー−ポイントのインタフェースである。ＭＩバス１３０は
単方向制御バス、双方向要求バスおよび双方向データバスを含む。要求バスはシ
ステムクロック周波数（ＳＹＳＣＬＫ）で動作し、データバスはシステムクロッ
ク周波数の２倍のソース同期で動作する。好ましい実施形態では、システム処理
プラットフォーム１００で、システムクロック周波数は１００メガヘルツ（ＭＨ
Ｚ）である。
【００１４】 ＰＯＤ１２０はＭＩバス１３０の１つを介して、あらゆるＭＳＵ１１０のデー
タに直接的なアクセス権を有している。例えば、ＭＩバス１３０ＡはＰＯＤ１２
０ＡのＭＳＵ１１０Ａへの直接アクセスを可能にし、ＭＩバス１３０ＣはＰＯＤ
１２０ＡのＭＳＵ１１０Ｂへの直接アクセスを可能にする。
タに直接的なアクセス権を有している。例えば、ＭＩバス１３０ＡはＰＯＤ１２
０ＡのＭＳＵ１１０Ａへの直接アクセスを可能にし、ＭＩバス１３０ＣはＰＯＤ
１２０ＡのＭＳＵ１１０Ｂへの直接アクセスを可能にする。
【００１５】 図２に、メモリ記憶ユニット（ＭＳＵ）１１０を更に詳細に示す。ＭＳＵ１１
０はメモリコントローラ２１０とメモリ２２０とを含む。メモリ２２０は複数の
データライン２３０を備える。各データライン２３０は、システムプラットフォ
ーム１００においてＭＳＵ１１０とＰＯＤ１２０との間で転送されるデータの最
小量である。システム処理プラットフォーム１００において、データライン２３
０は６４バイトの情報と同等である。
０はメモリコントローラ２１０とメモリ２２０とを含む。メモリ２２０は複数の
データライン２３０を備える。各データライン２３０は、システムプラットフォ
ーム１００においてＭＳＵ１１０とＰＯＤ１２０との間で転送されるデータの最
小量である。システム処理プラットフォーム１００において、データライン２３
０は６４バイトの情報と同等である。
【００１６】 メモリコントローラ２１０はメモリ２２０のメモリマネージャとして動作する
。メモリコントローラ２１０はＭＩバス１３０を介して、ＰＯＤ１２０から制御
およびアドレスラインを受信する。メモリコントローラ２１０は、以下で詳細に
解説する方法で各データライン２３０のステータスを制御し監視する。
。メモリコントローラ２１０はＭＩバス１３０を介して、ＰＯＤ１２０から制御
およびアドレスラインを受信する。メモリコントローラ２１０は、以下で詳細に
解説する方法で各データライン２３０のステータスを制御し監視する。
【００１７】 ＰＯＤ１２０の詳細なブロック図は図３に示されている。ＰＯＤ１２０は、ク
ロスバー３５０、１つまたは２つ以上のサブ処理モジュール（サブＰＯＤ）（サ
ブＰＯＤ３１０ＡおよびサブＰＯＤ３１０Ｂとして図示）および１つまたは２つ
以上の入出力（Ｉ／Ｏ）モジュール３２０（Ｉ／Ｏモジュール３２０ＡおよびＩ
／Ｏモジュール３２０Ｂとして図示）を備える。システム処理プラットフォーム
１００において、各ＰＯＤ１２０は２つのサブＰＯＤ３１０および２つのＩ／Ｏ
モジュール３２０を備える。
ロスバー３５０、１つまたは２つ以上のサブ処理モジュール（サブＰＯＤ）（サ
ブＰＯＤ３１０ＡおよびサブＰＯＤ３１０Ｂとして図示）および１つまたは２つ
以上の入出力（Ｉ／Ｏ）モジュール３２０（Ｉ／Ｏモジュール３２０ＡおよびＩ
／Ｏモジュール３２０Ｂとして図示）を備える。システム処理プラットフォーム
１００において、各ＰＯＤ１２０は２つのサブＰＯＤ３１０および２つのＩ／Ｏ
モジュール３２０を備える。
【００１８】 クロスバー３５０は、ＭＩバス１３０を介してサブＰＯＤ３１０およびＩ／Ｏ
モジュール３２０をＭＳＵ１１０に接続している。サブＰＯＤ３１０（サブＰＯ
Ｄ３１０ＡおよびサブＰＯＤ３１０Ｂとして図示）は、インタフェース３３０（
インタフェース３３０Ａおよびインタフェース３３０Ｂとして図示）を介してク
ロスバー３５０に接続されている。クロスバー３５０は、インタフェース３４０
（インタフェース３４０Ａおよびインタフェース３４０Ｂとして図示）を介して
Ｉ／Ｏモジュール３２０（Ｉ／Ｏモジュール３２０ＡおよびＩ／Ｏモジュール３
２０Ｂとして図示）にインタフェースしている。システム処理プラットフォーム
１００において、ＭＩバス１３０およびインタフェース３３０は同等の転送レー
トでデータを転送する。Ｉ／Ｏモジュール３２０とクロスバー３５０との間のイ
ンタフェース３４０は、ＭＩバス１３０およびインタフェース３３０と同様の構
成を有しているが、半分の転送レートで動作する。
モジュール３２０をＭＳＵ１１０に接続している。サブＰＯＤ３１０（サブＰＯ
Ｄ３１０ＡおよびサブＰＯＤ３１０Ｂとして図示）は、インタフェース３３０（
インタフェース３３０Ａおよびインタフェース３３０Ｂとして図示）を介してク
ロスバー３５０に接続されている。クロスバー３５０は、インタフェース３４０
（インタフェース３４０Ａおよびインタフェース３４０Ｂとして図示）を介して
Ｉ／Ｏモジュール３２０（Ｉ／Ｏモジュール３２０ＡおよびＩ／Ｏモジュール３
２０Ｂとして図示）にインタフェースしている。システム処理プラットフォーム
１００において、ＭＩバス１３０およびインタフェース３３０は同等の転送レー
トでデータを転送する。Ｉ／Ｏモジュール３２０とクロスバー３５０との間のイ
ンタフェース３４０は、ＭＩバス１３０およびインタフェース３３０と同様の構
成を有しているが、半分の転送レートで動作する。
【００１９】 Ｉ／Ｏモジュール３２０は図４に示されている。Ｉ／Ｏモジュール３２０は、
ＰＯＤ１２０と、Ｉ／Ｏ３２０に接続された１つまたは２つ以上のＩ／Ｏ装置（
図示されていない）との間のインタフェースとして機能する。Ｉ／Ｏモジュール
３２０は、バス４３０（バス４３０Ａ、バス４３０Ｂおよびバス４３０Ｃとして
図示）を介して、１つまたは２つ以上のペリフェラル・コンポーネント・インタ
ーコネクト（ＰＣＩ）（ＰＣＩ４２０Ａ、ＰＣＩ４２０ＢおよびＰＣＩ４２０Ｃ
として図示）を相互接続するブリッジ４１０を含む。ブリッジ４１０は、図３に
示されているようにバス３４０を介してＰＯＤ１２０のクロスバー３５０にも接
続されている。ブリッジ４１０は、ＰＯＤ１２０が各ＰＣＩ４２０にアクセスす
ることを可能にする、バス３４０とバス３３０との間のスイッチとして機能する
。
ＰＯＤ１２０と、Ｉ／Ｏ３２０に接続された１つまたは２つ以上のＩ／Ｏ装置（
図示されていない）との間のインタフェースとして機能する。Ｉ／Ｏモジュール
３２０は、バス４３０（バス４３０Ａ、バス４３０Ｂおよびバス４３０Ｃとして
図示）を介して、１つまたは２つ以上のペリフェラル・コンポーネント・インタ
ーコネクト（ＰＣＩ）（ＰＣＩ４２０Ａ、ＰＣＩ４２０ＢおよびＰＣＩ４２０Ｃ
として図示）を相互接続するブリッジ４１０を含む。ブリッジ４１０は、図３に
示されているようにバス３４０を介してＰＯＤ１２０のクロスバー３５０にも接
続されている。ブリッジ４１０は、ＰＯＤ１２０が各ＰＣＩ４２０にアクセスす
ることを可能にする、バス３４０とバス３３０との間のスイッチとして機能する
。
【００２０】 ペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）４２０は、各種
Ｉ／Ｏ装置（図示されていない）をＩ／Ｏモジュール３２０に接続するＩ／Ｏバ
スである。システム処理プラットフォーム１００において、各ＰＣＩ４２０は４
つまでの装置を支援できる。これらの装置は、モニタ、キーボード、プリンタ、
ディスクまたはテープドライブなどを含むが、これらに限定されない。
Ｉ／Ｏ装置（図示されていない）をＩ／Ｏモジュール３２０に接続するＩ／Ｏバ
スである。システム処理プラットフォーム１００において、各ＰＣＩ４２０は４
つまでの装置を支援できる。これらの装置は、モニタ、キーボード、プリンタ、
ディスクまたはテープドライブなどを含むが、これらに限定されない。
【００２１】 サブＰＯＤ３１０のブロック図は図５に示されている。サブＰＯＤ３１０は、
第３レベルキャッシュ（ＴＬＣ）５１０および１つまたは２つ以上のコヒーレン
トドメイン５３０（コヒーレントドメイン５３０Ａおよびコヒーレントドメイン
５３０Ｂとして図示）を含む。ＴＬＣ５１０はバス５２０（バス５２０Ａおよび
バス５２０Ｂとして図示）を介して各コヒーレントドメイン５３０に接続されて
いる。ＴＬＣ５１０は、各コヒーレントドメイン５３０間のコヒーレンシを維持
する。各コヒーレントドメイン５３０は、２つまたは３つ以上の第２レベルキャ
ッシュ（ＳＬＣ）５５０（コヒーレントドメイン５３０ＡにおけるＳＬＣ５５０
ＡおよびＳＬＣ５５０Ｂならびにコヒーレントドメイン５３０ＢにおけるＳＬＣ
５５０ＣおよびＳＬＣ５５０Ｄとして図示）および、バス５６０（コヒーレント
ドメイン５３０Ａにおけるバス５６０Ａおよびバス５６０Ｂならびにコヒーレン
トドメイン５３０Ｂにおけるバス５６０Ｃおよびバス５６０Ｄとして図示）を介
して各ＳＬＣ５５０に接続されたプロセッサ５４０（コヒーレントドメイン５３
０Ａにおけるプロセッサ５４０Ａおよびプロセッサ５４０Ｂならびにコヒーレン
トドメイン５３０Ｂにおけるプロセッサ５４０Ｃおよびプロセッサ５４０Ｄとし
て図示）を備える。各バスインタフェース５２０は、コヒーレントドメイン５３
０における２つまでのプロセッサ／ＳＬＣ（５４０／５５０）の構成を支援する
。プロセッサモジュール５４０は、例えば、デシュート（Ｄｅｓｈｕｔｅｓ）ス
タイルＰ６、メルセド（Ｍｅｒｃｅｄ）スタイルＰ７、ボイジャー（Ｖｏｙａｇ
ｅｒ）スタイル２２００またはカプリコーン（Ｃａｐｒｉｃｏｒｎ）スタイルＡ
シリーズの命令処理装置のうち１つを含むことができる。これら４種類の命令処
理装置の全てが当業者にはよく知られている。
第３レベルキャッシュ（ＴＬＣ）５１０および１つまたは２つ以上のコヒーレン
トドメイン５３０（コヒーレントドメイン５３０Ａおよびコヒーレントドメイン
５３０Ｂとして図示）を含む。ＴＬＣ５１０はバス５２０（バス５２０Ａおよび
バス５２０Ｂとして図示）を介して各コヒーレントドメイン５３０に接続されて
いる。ＴＬＣ５１０は、各コヒーレントドメイン５３０間のコヒーレンシを維持
する。各コヒーレントドメイン５３０は、２つまたは３つ以上の第２レベルキャ
ッシュ（ＳＬＣ）５５０（コヒーレントドメイン５３０ＡにおけるＳＬＣ５５０
ＡおよびＳＬＣ５５０Ｂならびにコヒーレントドメイン５３０ＢにおけるＳＬＣ
５５０ＣおよびＳＬＣ５５０Ｄとして図示）および、バス５６０（コヒーレント
ドメイン５３０Ａにおけるバス５６０Ａおよびバス５６０Ｂならびにコヒーレン
トドメイン５３０Ｂにおけるバス５６０Ｃおよびバス５６０Ｄとして図示）を介
して各ＳＬＣ５５０に接続されたプロセッサ５４０（コヒーレントドメイン５３
０Ａにおけるプロセッサ５４０Ａおよびプロセッサ５４０Ｂならびにコヒーレン
トドメイン５３０Ｂにおけるプロセッサ５４０Ｃおよびプロセッサ５４０Ｄとし
て図示）を備える。各バスインタフェース５２０は、コヒーレントドメイン５３
０における２つまでのプロセッサ／ＳＬＣ（５４０／５５０）の構成を支援する
。プロセッサモジュール５４０は、例えば、デシュート（Ｄｅｓｈｕｔｅｓ）ス
タイルＰ６、メルセド（Ｍｅｒｃｅｄ）スタイルＰ７、ボイジャー（Ｖｏｙａｇ
ｅｒ）スタイル２２００またはカプリコーン（Ｃａｐｒｉｃｏｒｎ）スタイルＡ
シリーズの命令処理装置のうち１つを含むことができる。これら４種類の命令処
理装置の全てが当業者にはよく知られている。
【００２２】 各コヒーレントドメイン５３０のＳＬＣ５５０は、それらの間ならびにそれら
独自のコヒーレントドメイン内においてコヒーレンスを維持する。これは、バス
５２０を共有し、スヌーピーベースのコヒーレンスに従うことによって達成され
る。スヌーピーベースのコヒーレンスによれば、各ＳＬＣ５５０は要求バス５２
０を「覗いて（スヌープ）」データライン２３０の状態を確認して、必要であれ
ば、そこに記憶されたデータラインの状態を更新する。スヌーピープロトコルに
関する更に詳細な解説は、参照によって本明細書中にその全体を含めた、本願と
同時に出願した「ディレクトリ・ベースのキャッシュ・コヒーレンシ・システム
」という名称の並行して係属中である出願（代理人整理番号ＴＮ０５０；１５２
１．００８００００）に含まれている。
独自のコヒーレントドメイン内においてコヒーレンスを維持する。これは、バス
５２０を共有し、スヌーピーベースのコヒーレンスに従うことによって達成され
る。スヌーピーベースのコヒーレンスによれば、各ＳＬＣ５５０は要求バス５２
０を「覗いて（スヌープ）」データライン２３０の状態を確認して、必要であれ
ば、そこに記憶されたデータラインの状態を更新する。スヌーピープロトコルに
関する更に詳細な解説は、参照によって本明細書中にその全体を含めた、本願と
同時に出願した「ディレクトリ・ベースのキャッシュ・コヒーレンシ・システム
」という名称の並行して係属中である出願（代理人整理番号ＴＮ０５０；１５２
１．００８００００）に含まれている。
【００２３】 ＰＯＤ１２０およびＭＳＵ１１０は協同してコヒーレントメモリシステムを作
り出す。システム処理プラットフォーム１００のコヒーレンシスキームはディレ
クトリベースの所有権プロトコルである。図６は、システム処理プラットフォー
ム１００に使用されたディレクトリベースの所有権プロトコルを示している。メ
モリ２２０および各レベルのキャッシュ（すなわち、ＴＬＣ５１０、ＳＬＣ５５
０など）がコヒーレンスを維持するためのディレクトリプロトコルを許容してい
る。図６に示したように、メモリ２２０はメモリディレクトリ６１０を有し、Ｔ
ＬＣ５１０はＴＬＣディレクトリ６４０を有し、ＳＬＣ５５０はＭＥＳＩ（Modi
fied Exclusive Shared Invalid）というＳＬＣディレクトリ６５０を有してい る。
り出す。システム処理プラットフォーム１００のコヒーレンシスキームはディレ
クトリベースの所有権プロトコルである。図６は、システム処理プラットフォー
ム１００に使用されたディレクトリベースの所有権プロトコルを示している。メ
モリ２２０および各レベルのキャッシュ（すなわち、ＴＬＣ５１０、ＳＬＣ５５
０など）がコヒーレンスを維持するためのディレクトリプロトコルを許容してい
る。図６に示したように、メモリ２２０はメモリディレクトリ６１０を有し、Ｔ
ＬＣ５１０はＴＬＣディレクトリ６４０を有し、ＳＬＣ５５０はＭＥＳＩ（Modi
fied Exclusive Shared Invalid）というＳＬＣディレクトリ６５０を有してい る。
【００２４】 好ましい実施形態では、各キャッシュ５１０および５５０は、キャッシュライ
ン（ＴＬＣ５１０ではキャッシュライン６２０、ＳＬＣ５５０ではキャッシュラ
イン６３０として図示）と呼ばれるデータライン記憶用のメモリを含む。キャッ
シュラインは、１つまたは２つ以上のキャッシュ５１０、５５０に存在するデー
タラインのコピーである。
ン（ＴＬＣ５１０ではキャッシュライン６２０、ＳＬＣ５５０ではキャッシュラ
イン６３０として図示）と呼ばれるデータライン記憶用のメモリを含む。キャッ
シュラインは、１つまたは２つ以上のキャッシュ５１０、５５０に存在するデー
タラインのコピーである。
【００２５】 ディレクトリ６１０において、各データライン２３０についての情報は監視さ
れて、状態６１２とベクトル６１４とを使って更新される。状態６１２は、デー
タライン２３０に関してリクエスタに与えられたアクセス権のステータスについ
ての情報を維持する。かかるステータスは現在のステータス、共有ステータスお
よび独占ステータスを含むことができる。現在のステータスは、データライン２
３０がメモリ２２０にのみ存在することを示している。共有ステータスは、デー
タライン２３０のリードオンリーのコピーが１つまたは２つ以上のＰＯＤ１２０
に存在することを示している。これは、これら１つまたは２つ以上のＰＯＤ１２
０がデータライン２３０のコピーを自由に読むことができることを示している。
独占ステータスは、単一のリクエスタのみがデータライン２３０への書き込みア
クセス権を与えられていることを示している。これは、単一のリクエスタのみが
データライン２３０を修正する権利を有することを示している。ベクトル６１４
は、メモリ状態６１２が独占ステータスを示しているときに、書き込みアクセス
権が与えられているサブＰＯＤ３１０へのポインタである。ベクトル６１４は、
メモリステータス６１２が共有ステータスを示しているときに、どのサブＰＯＤ
３１０がリードオンリーコピーを有するかを示すビットのマスクである。
れて、状態６１２とベクトル６１４とを使って更新される。状態６１２は、デー
タライン２３０に関してリクエスタに与えられたアクセス権のステータスについ
ての情報を維持する。かかるステータスは現在のステータス、共有ステータスお
よび独占ステータスを含むことができる。現在のステータスは、データライン２
３０がメモリ２２０にのみ存在することを示している。共有ステータスは、デー
タライン２３０のリードオンリーのコピーが１つまたは２つ以上のＰＯＤ１２０
に存在することを示している。これは、これら１つまたは２つ以上のＰＯＤ１２
０がデータライン２３０のコピーを自由に読むことができることを示している。
独占ステータスは、単一のリクエスタのみがデータライン２３０への書き込みア
クセス権を与えられていることを示している。これは、単一のリクエスタのみが
データライン２３０を修正する権利を有することを示している。ベクトル６１４
は、メモリ状態６１２が独占ステータスを示しているときに、書き込みアクセス
権が与えられているサブＰＯＤ３１０へのポインタである。ベクトル６１４は、
メモリステータス６１２が共有ステータスを示しているときに、どのサブＰＯＤ
３１０がリードオンリーコピーを有するかを示すビットのマスクである。
【００２６】 ＴＬＣディレクトリ６４０では、各キャッシュライン６２０に関する情報が監
視されており、状態６４２とベクトル６４４を使用して更新される。状態６４２
は、キャッシュライン６２０のステータスに関する３つの情報を保持している。
この情報には、所有権、データステータス、およびバスの権利が含まれる。ベク
トル６４４は、キャッシュライン６２０が存在している１つまたは２つ以上のロ
ケーションを指している。
視されており、状態６４２とベクトル６４４を使用して更新される。状態６４２
は、キャッシュライン６２０のステータスに関する３つの情報を保持している。
この情報には、所有権、データステータス、およびバスの権利が含まれる。ベク
トル６４４は、キャッシュライン６２０が存在している１つまたは２つ以上のロ
ケーションを指している。
【００２７】 所有権は、独占権、共有権および未知の権利を含むことができる。独占権は、
ＴＬＣ５１０がキャッシュライン６２０への独占権（すなわち、書き込みアクセ
ス権）を有することを示しており、この独占権はメモリ２２０におけるデータラ
イン２３０の対応するステータスと一致する。共有権は、メモリ２２０がキャッ
シュライン６２０を共有されたもの（すなわち、リードオンリーアクセス）とし
て関連づけていることを示している。未知の権利は、キャッシュライン６２０に
関する所有権が未知であることを示している。
ＴＬＣ５１０がキャッシュライン６２０への独占権（すなわち、書き込みアクセ
ス権）を有することを示しており、この独占権はメモリ２２０におけるデータラ
イン２３０の対応するステータスと一致する。共有権は、メモリ２２０がキャッ
シュライン６２０を共有されたもの（すなわち、リードオンリーアクセス）とし
て関連づけていることを示している。未知の権利は、キャッシュライン６２０に
関する所有権が未知であることを示している。
【００２８】 ＴＬＣディレクトリ６４０のデータステータスは、データなし、修正データま
たはクリーンデータを含むことができる。データなしは、キャッシュライン６２
０ロケーションにデータが存在しないことを示している。修正データは、キャッ
シュライン６２０上のデータが修正されたことを意味している。修正データはメ
モリ２２０に書き戻されなければならない。クリーンデータは、キャッシュライ
ン６２０上のデータが修正されていないことを示している。
たはクリーンデータを含むことができる。データなしは、キャッシュライン６２
０ロケーションにデータが存在しないことを示している。修正データは、キャッ
シュライン６２０上のデータが修正されたことを意味している。修正データはメ
モリ２２０に書き戻されなければならない。クリーンデータは、キャッシュライ
ン６２０上のデータが修正されていないことを示している。
【００２９】 バスの権利は、バス５２０Ａまたは５２０Ｂのどちらに権利が与えられたかを
示している。バスの権利も状態とベクトル（状態およびベクトルとも図示されて
いない）を含む。バスの権利は、独占状態、共有状態または未知の状態を含むこ
とができる。独占権は、バス５２０Ａまたは５２０Ｂのどちらかに関連づけられ
たＳＬＣ５５０に独占的所有権が属することを示している。共有権は、バス５２
０Ａと５２０Ｂの両方に権利が与えられていることを示している。未知の権利は
、どちらのバスが権利を有しているか分からないことを示している。
示している。バスの権利も状態とベクトル（状態およびベクトルとも図示されて
いない）を含む。バスの権利は、独占状態、共有状態または未知の状態を含むこ
とができる。独占権は、バス５２０Ａまたは５２０Ｂのどちらかに関連づけられ
たＳＬＣ５５０に独占的所有権が属することを示している。共有権は、バス５２
０Ａと５２０Ｂの両方に権利が与えられていることを示している。未知の権利は
、どちらのバスが権利を有しているか分からないことを示している。
【００３０】 ＳＬＣディレクトリ６５０において、キャッシュライン６３０の状態のみが維
持されている。状態は、修正されたステータス、独占ステータス、共有ステータ
スまたは無効なステータスを含むことができる。修正されたステータスは、キャ
ッシュライン６３０上のデータが修正されていることを示している。独占ステー
タスは、キャッシュライン６３０上のデータを修正することができ、関連づけら
れたＳＬＣ５５０はデータが含まれる唯一の装置であることを示している。共有
ステータスは、キャッシュライン６３０上のデータが装置間で共有されているこ
とを示している。無効なステータスは、ＳＬＣ５５０のキャッシュライン６３０
にあるデータライン２３０のコピーは、別の装置のデータライン２３０で行われ
た書き込みのために、もはや有効ではないことを示している。
持されている。状態は、修正されたステータス、独占ステータス、共有ステータ
スまたは無効なステータスを含むことができる。修正されたステータスは、キャ
ッシュライン６３０上のデータが修正されていることを示している。独占ステー
タスは、キャッシュライン６３０上のデータを修正することができ、関連づけら
れたＳＬＣ５５０はデータが含まれる唯一の装置であることを示している。共有
ステータスは、キャッシュライン６３０上のデータが装置間で共有されているこ
とを示している。無効なステータスは、ＳＬＣ５５０のキャッシュライン６３０
にあるデータライン２３０のコピーは、別の装置のデータライン２３０で行われ
た書き込みのために、もはや有効ではないことを示している。
【００３１】 プロセッサ５４０などのプロセッサによって必要とされる時間を削減し、メモ
リ２２０のデータライン２３０を読み取るために、キャッシュスキームが開発さ
れた。システム処理プラットフォーム１００で使用されているようなキャッシュ
システムは、システム処理プラットフォーム１００が適切かつ効率的に処理を遂
行できるように、メモリ２２０、ＴＬＣ５１０およびＳＬＣ５５０の各々の中で
コヒーレントなデータを維持しなければならない。
リ２２０のデータライン２３０を読み取るために、キャッシュスキームが開発さ
れた。システム処理プラットフォーム１００で使用されているようなキャッシュ
システムは、システム処理プラットフォーム１００が適切かつ効率的に処理を遂
行できるように、メモリ２２０、ＴＬＣ５１０およびＳＬＣ５５０の各々の中で
コヒーレントなデータを維持しなければならない。
【００３２】 コヒーレンシは当該事業分野ではよく知られた用語であり、多数のメモリと処
理装置を備えたシステムにおいてデータのアクセスを管理する。コヒーレントシ
ステムは、データラインの読み取りは最近書き込まれたそのデータラインの値を
戻し、データラインの書き込みは、読み取りアクセス権を有する全てのエージェ
ントが所有するそのデータラインの全てのコピーを無効にすることを要求する。
処理システムプラットフォーム１００に関しては、コヒーレンシは、ＰＯＤ１２
０がそのリクエスタの１つにキャッシュ５１０および５５０のいずれかの中でキ
ャッシュライン６２０または６３０を修正することを許可する前に、このデータ
についてＭＳＵ１１０から所有権許可（特に、独占的または書き込み所有権）を
得なければならないことを意味する。独占的所有権が与えられると、ＰＯＤ１２
０のリクエスタは、ＭＳＵ１１０と対話することなくキャッシュライン６２０を
変更することを許可される。ＰＯＤ１２０がキャッシュライン６２０との関係が
断たれたとき、キャッシュライン６２０はＭＳＵ１１０に書き戻される。
理装置を備えたシステムにおいてデータのアクセスを管理する。コヒーレントシ
ステムは、データラインの読み取りは最近書き込まれたそのデータラインの値を
戻し、データラインの書き込みは、読み取りアクセス権を有する全てのエージェ
ントが所有するそのデータラインの全てのコピーを無効にすることを要求する。
処理システムプラットフォーム１００に関しては、コヒーレンシは、ＰＯＤ１２
０がそのリクエスタの１つにキャッシュ５１０および５５０のいずれかの中でキ
ャッシュライン６２０または６３０を修正することを許可する前に、このデータ
についてＭＳＵ１１０から所有権許可（特に、独占的または書き込み所有権）を
得なければならないことを意味する。独占的所有権が与えられると、ＰＯＤ１２
０のリクエスタは、ＭＳＵ１１０と対話することなくキャッシュライン６２０を
変更することを許可される。ＰＯＤ１２０がキャッシュライン６２０との関係が
断たれたとき、キャッシュライン６２０はＭＳＵ１１０に書き戻される。
【００３３】 ＭＳＵ１１０は、ＴＬＣ５１０およびＩ／Ｏバスインタフェース３４０でキャ
ッシュライン６２０状態情報を追跡する。ＭＳＵ１１０はディレクトリ構造６１
０を使ってこれを行う。ディレクトリ６１０は、ＭＳＵ１１０、特定のＴＬＣ５
１０または特定のＩ／Ｏバスインタフェース３４０のいずれがデータライン２３
０を所有しているかに関する情報を維持する。ディレクトリ６１０は、もしある
とすれば、どのＴＬＣ５１０がデータライン２３０の未処理のコピーを有してい
るか、あるいは、特定のＩ／Ｏが未処理のコヒーレントコピーを有しているかに
関する情報を維持する。ディレクトリ６１０は、特定のデータライン２３０が修
正不可能なエラーを含んでいるかどうかも示す。
ッシュライン６２０状態情報を追跡する。ＭＳＵ１１０はディレクトリ構造６１
０を使ってこれを行う。ディレクトリ６１０は、ＭＳＵ１１０、特定のＴＬＣ５
１０または特定のＩ／Ｏバスインタフェース３４０のいずれがデータライン２３
０を所有しているかに関する情報を維持する。ディレクトリ６１０は、もしある
とすれば、どのＴＬＣ５１０がデータライン２３０の未処理のコピーを有してい
るか、あるいは、特定のＩ／Ｏが未処理のコヒーレントコピーを有しているかに
関する情報を維持する。ディレクトリ６１０は、特定のデータライン２３０が修
正不可能なエラーを含んでいるかどうかも示す。
【００３４】 システム処理プラットフォーム１００のコヒーレンシスキームは、一度に１つ
の所有者しか許容せず、コヒーレンシはキャッシュラインベースで実行される。
したがって、別のＴＬＣ５１０またはＩ／Ｏバスインタフェース３４０が修正さ
れたキャッシュライン６２０または６３０へのアクセス権を有する必要がある場
合には、新たなデータをリクエスタに送るために、所有者に対してキャッシュラ
イン６２０または６３０をＭＳＵ１１０に戻すように要求することはＭＳＵ１１
０の責任である。リクエスタがキャッシュライン６２０または６３０を修正した
いのであれば、元の所有者は対応するキャッシュライン６２０または６３０をそ
のキャッシュから削除する（無効にする）。次に、その特定のキャッシュライン
６２０または６３０に再びアクセスする必要があれば、最新のコピーを求めてＭ
ＳＵ１１０に行かされるであろう。リクエスタがデータライン２３０を読みたい
のであれば、元の所有者は対応するキャッシュライン６２０または６３０のコピ
ーを保持することを許可される。いずれの場合にも、元の所有者は、対応するキ
ャッシュライン６２０または６３０においてデータのいずれをも修正する特権を
失っており、そうするためには、ＭＳＵ１１０に独占的所有権を再び要求しなけ
ればならない。
の所有者しか許容せず、コヒーレンシはキャッシュラインベースで実行される。
したがって、別のＴＬＣ５１０またはＩ／Ｏバスインタフェース３４０が修正さ
れたキャッシュライン６２０または６３０へのアクセス権を有する必要がある場
合には、新たなデータをリクエスタに送るために、所有者に対してキャッシュラ
イン６２０または６３０をＭＳＵ１１０に戻すように要求することはＭＳＵ１１
０の責任である。リクエスタがキャッシュライン６２０または６３０を修正した
いのであれば、元の所有者は対応するキャッシュライン６２０または６３０をそ
のキャッシュから削除する（無効にする）。次に、その特定のキャッシュライン
６２０または６３０に再びアクセスする必要があれば、最新のコピーを求めてＭ
ＳＵ１１０に行かされるであろう。リクエスタがデータライン２３０を読みたい
のであれば、元の所有者は対応するキャッシュライン６２０または６３０のコピ
ーを保持することを許可される。いずれの場合にも、元の所有者は、対応するキ
ャッシュライン６２０または６３０においてデータのいずれをも修正する特権を
失っており、そうするためには、ＭＳＵ１１０に独占的所有権を再び要求しなけ
ればならない。
【００３５】 システム処理プラットフォーム１００のコヒーレンシスキームは、本願と同時
に出願された「ディレクトリ・ベースのキャッシュ・コヒーレンシ・システム」
という名称の並行して係属中の出願（代理人整理番号ＴＮ０５０；１５２１．０
０８００００）で更に説明している。
に出願された「ディレクトリ・ベースのキャッシュ・コヒーレンシ・システム」
という名称の並行して係属中の出願（代理人整理番号ＴＮ０５０；１５２１．０
０８００００）で更に説明している。
【００３６】 本発明については、上記の例の環境で説明している。これらの用語の説明は利
便性ためにのみ行っている。本発明をこの例の環境における応用に限定すること
は意図していない。事実、以下の説明を読んだ後に、当業者には他のメモリ記憶
ユニットや処理モジュールの構成で本発明をどのように実施するのかが明らかに
なるであろう。例えば、本発明は、複数のプロセッサに接続されたバス階層を利
用した如何なるシステムにも適用性を有する。複数レベルのキャッシングは本発
明を実施するためには要求されない。
便性ためにのみ行っている。本発明をこの例の環境における応用に限定すること
は意図していない。事実、以下の説明を読んだ後に、当業者には他のメモリ記憶
ユニットや処理モジュールの構成で本発明をどのように実施するのかが明らかに
なるであろう。例えば、本発明は、複数のプロセッサに接続されたバス階層を利
用した如何なるシステムにも適用性を有する。複数レベルのキャッシングは本発
明を実施するためには要求されない。
【００３７】 図７に本発明の好ましい実施形態の図を示す。前記のように、本発明はデータ
をＭＳＵ１１０からフェッチしなければならないときにＭＳＵ１１０からＰＯＤ
１２０へのデータライン２３０の転送を加速するシステムと方法である。本発明
は、データライン２３０の要求を行ったときに早期警告（Ｅ＿Ｗ）信号を送信す
ることによって、ＭＳＵ１１０からＰＯＤ１２０へのデータ転送を加速する。早
期警告信号によって、要求元装置（たとえば、プロセッサ５４０やＩ／Ｏモジュ
ール３２０）は、データバスのアービトレーションによりデータライン２３０の
到着を準備し、したがって、データライン２３０が使用可能となったときに、デ
ータライン２３０を要求した装置は即座にそれを受け入れることができる。
をＭＳＵ１１０からフェッチしなければならないときにＭＳＵ１１０からＰＯＤ
１２０へのデータライン２３０の転送を加速するシステムと方法である。本発明
は、データライン２３０の要求を行ったときに早期警告（Ｅ＿Ｗ）信号を送信す
ることによって、ＭＳＵ１１０からＰＯＤ１２０へのデータ転送を加速する。早
期警告信号によって、要求元装置（たとえば、プロセッサ５４０やＩ／Ｏモジュ
ール３２０）は、データバスのアービトレーションによりデータライン２３０の
到着を準備し、したがって、データライン２３０が使用可能となったときに、デ
ータライン２３０を要求した装置は即座にそれを受け入れることができる。
【００３８】 プロセッサ５４０またはＩ／Ｏモジュール３２０のような要求元装置は、ＭＳ
Ｕ１１０に対するデータフェッチ要求を実行する。データがＭＳＵ１１０から要
求元装置に戻る前に、要求元装置はデータバスのアービトレーションを実行しな
ければならない。本発明では、要求データの転送前に早期警告バス上でＭＳＵ１
１０から要求元装置に転送する早期警告信号を提供する。早期警告信号により、
要求元装置は要求データを受信する前にデータバスのアービトレーションを行う
ことができる。要求データの受信前にアービトレーションを行うと、要求元装置
はデータの到着後直ちにデータにアクセスできる。
Ｕ１１０に対するデータフェッチ要求を実行する。データがＭＳＵ１１０から要
求元装置に戻る前に、要求元装置はデータバスのアービトレーションを実行しな
ければならない。本発明では、要求データの転送前に早期警告バス上でＭＳＵ１
１０から要求元装置に転送する早期警告信号を提供する。早期警告信号により、
要求元装置は要求データを受信する前にデータバスのアービトレーションを行う
ことができる。要求データの受信前にアービトレーションを行うと、要求元装置
はデータの到着後直ちにデータにアクセスできる。
【００３９】 好ましい実施形態において、本発明は、ＭＩバス１３０のサブセットである（
図１に示されている）。それとは別に、本発明の他の実施形態ではバスを別にす
ることができる。本発明は、ＭＳＵ１１０からＰＯＤ１２０への早期警告単方向
バス（Ｅ＿Ｗ［２：０］）７１０を提供する。早期警告単方向バス７１０は、Ｒ
＿ｂｕｓ信号７２０、Ｐ＿ｂｕｓ信号７３０、およびＶａｌｉｄ信号７４０を含
む。
図１に示されている）。それとは別に、本発明の他の実施形態ではバスを別にす
ることができる。本発明は、ＭＳＵ１１０からＰＯＤ１２０への早期警告単方向
バス（Ｅ＿Ｗ［２：０］）７１０を提供する。早期警告単方向バス７１０は、Ｒ
＿ｂｕｓ信号７２０、Ｐ＿ｂｕｓ信号７３０、およびＶａｌｉｄ信号７４０を含
む。
【００４０】 Ｒ＿ｂｕｓ信号７２０は、どのインタフェースバスがデータを要求しているか
を示す。より詳しく述べると、Ｒ＿ｂｕｓ信号７２０はデータの要求がどのリク
エスタバス（Ｉ／Ｏモジュール３２０に対してはバス３４０およびバス３４０Ｂ
、サブＰＯＤ３１０に対してはバス３３０Ａおよびバス３３０Ｂ）から出たかを
示す。Ｐ＿ｂｕｓ信号７３０は、要求元装置を識別する。より詳しく述べると、
Ｒ＿ｂｕｓ７２０がＩ／Ｏモジュール３２０からデータ要求が発行されたという
ことを示している場合に、Ｐ＿ｂｕｓ７３０はＩ／Ｏモジュール３２０のどれが
要求を出したかを示す。Ｒ＿ｂｕｓ７２０がＴＬＣインタフェースバス３３０か
らデータ要求が来たということを示している場合に、Ｐ＿ｂｕｓ７３０はプロセ
ッサ５４０のどれが要求を出したかを示す。Ｖａｌｉｄ信号７４０は、１に設定
され、信号が有効であることを示し、データがまもなく来るという早期警告を出
す。
を示す。より詳しく述べると、Ｒ＿ｂｕｓ信号７２０はデータの要求がどのリク
エスタバス（Ｉ／Ｏモジュール３２０に対してはバス３４０およびバス３４０Ｂ
、サブＰＯＤ３１０に対してはバス３３０Ａおよびバス３３０Ｂ）から出たかを
示す。Ｐ＿ｂｕｓ信号７３０は、要求元装置を識別する。より詳しく述べると、
Ｒ＿ｂｕｓ７２０がＩ／Ｏモジュール３２０からデータ要求が発行されたという
ことを示している場合に、Ｐ＿ｂｕｓ７３０はＩ／Ｏモジュール３２０のどれが
要求を出したかを示す。Ｒ＿ｂｕｓ７２０がＴＬＣインタフェースバス３３０か
らデータ要求が来たということを示している場合に、Ｐ＿ｂｕｓ７３０はプロセ
ッサ５４０のどれが要求を出したかを示す。Ｖａｌｉｄ信号７４０は、１に設定
され、信号が有効であることを示し、データがまもなく来るという早期警告を出
す。
【００４１】 本発明の好ましい実施形態では、タイマ（図示されていない）は、データが指
定時間範囲内に要求元装置に到着していない場合にアービトレーションを解放す
るために使用される。タイマは、Ｅ＿Ｗバス７１０上の有効な情報を指示するＶ
ａｌｉｄ信号７４０の０から１への遷移を受け取ると、それを合図に起動する。
指定された時間内にデータが転送できない理由はいくつかある。たとえば、デー
タライン２３０のコピーが要求されても、他のリクエスタがデータライン２３０
を所有していれば、必ずしも更新されたコピーではないため現在ＭＳＵ１１０内
にあるデータライン２３０は第１のリクエスタに配信されない。更新されたコピ
ーは現在所有者側にある。しかし、Ｅ＿Ｗバス７１０はそのまま、ＭＳＵ１１０
が単独でデータライン２３０を保有したのと同時にリクエスタに送られる。さら
に、データライン２３０を要求元ＰＯＤ１２０に配信するのを妨げるが、Ｅ＿Ｗ
バス７１０の送信は禁止しないＭＩ１３０の双方向的性質と関連するタイミング
の時間枠もある。このような場合、要求データライン２３０はすぐには到着しな
い。したがって、タイマを使って、アービトレーションを解放し、データバスの
利用率を最大にする。
定時間範囲内に要求元装置に到着していない場合にアービトレーションを解放す
るために使用される。タイマは、Ｅ＿Ｗバス７１０上の有効な情報を指示するＶ
ａｌｉｄ信号７４０の０から１への遷移を受け取ると、それを合図に起動する。
指定された時間内にデータが転送できない理由はいくつかある。たとえば、デー
タライン２３０のコピーが要求されても、他のリクエスタがデータライン２３０
を所有していれば、必ずしも更新されたコピーではないため現在ＭＳＵ１１０内
にあるデータライン２３０は第１のリクエスタに配信されない。更新されたコピ
ーは現在所有者側にある。しかし、Ｅ＿Ｗバス７１０はそのまま、ＭＳＵ１１０
が単独でデータライン２３０を保有したのと同時にリクエスタに送られる。さら
に、データライン２３０を要求元ＰＯＤ１２０に配信するのを妨げるが、Ｅ＿Ｗ
バス７１０の送信は禁止しないＭＩ１３０の双方向的性質と関連するタイミング
の時間枠もある。このような場合、要求データライン２３０はすぐには到着しな
い。したがって、タイマを使って、アービトレーションを解放し、データバスの
利用率を最大にする。
【００４２】 Ｖａｌｉｄ信号７４０を実行するＭＳＵ１１０からプロセッサ５４０へのデー
タ転送のタイミング図を図８に示す。ＲＥＱ信号８１０によって、ＰＯＤ１２０
からＭＳＵ１１０への要求トランザクションが開始する。ＲＥＱ信号８１０は、
任意のクロックサイクルでアサートできる。好ましい実施形態では、ＲＥＱ信号
８１０は１クロックサイクル長である。ＭＩバス１３０上のアドレスおよびファ
ンクション（ＡＤＲ＿ＦＮＣ）信号８２０は、２クロックサイクルを要する。好
ましい実施形態では、ＲＥＱ信号８１０はＡＤＲ＿ＦＮＣ信号８２０の第１のサ
イクルでアサートされる。Ｒ＿ｂｕｓ７２０およびＰ＿ｂｕｓ７３０は、ＡＤＲ
＿ＦＮＣ信号８２０に含まれる。ＭＳＵ１１０は、Ｅ＿Ｗ［２：０］バス７１０
、Ｒ＿ｂｕｓ７２０、およびＰ＿ｂｕｓ７３０に、ＡＤＲ＿ＦＮＣ信号８２０か
ら得られた値を出し、Ｅ＿Ｗ［２：０］バス７１０を介してＰＯＤ１２０に早期
警告を送る。Ｖａｌｉｄ信号７４０は、データライン２３０の到着の２クロック
サイクル前に出現する。ＭＳＵ１１０は、ＭＳＵ１１０がデータライン２３０を
所有しているという仮定を使用してすべての内部データパス経路制御優先度（ro
uting priorities）が解決された後に有効な信号７４０を送信する。これは、Ｍ
ＳＵ１１０が、データライン２３０を所有しているかどうかを知る前である。Ｐ
ＯＤ１２０に転送された有効なデータ２３０の開始は、ＭＳＵ１１０からＰＯＤ
１２０へのＲｅｓｐｏｎｓｅ信号８４０によって示される。ＭＳＵ１１０が後に
なって、データライン２３０を所有していないことを検出した場合、Ｒｅｓｐｏ
ｎｓｅ信号８４０は禁止される。Ｒｅｓｐｏｎｓｅ信号８４０は、ＭＩインタフ
ェース１３０の一部である。Ｖａｌｉｄ信号７４０がトリガとなって、要求元装
置はバスアービトレーション信号８３０を発生する。バスアービトレーション信
号８３０は、要求元装置への要求であって、これによりデータバス（たとえば、
プロセッサバス５２０）のアービトレーションが行われる。データバスはこれで
データライン２３０の到着後、直ちにそのデータラインを受け付ける用意ができ
た。Ｒｅｓｐｏｎｓｅ信号８４０が有効な信号７４０に関して２クロックのタイ
ミング時間枠内で到着しない場合、他の転送のためにデータバスは解放される。
タ転送のタイミング図を図８に示す。ＲＥＱ信号８１０によって、ＰＯＤ１２０
からＭＳＵ１１０への要求トランザクションが開始する。ＲＥＱ信号８１０は、
任意のクロックサイクルでアサートできる。好ましい実施形態では、ＲＥＱ信号
８１０は１クロックサイクル長である。ＭＩバス１３０上のアドレスおよびファ
ンクション（ＡＤＲ＿ＦＮＣ）信号８２０は、２クロックサイクルを要する。好
ましい実施形態では、ＲＥＱ信号８１０はＡＤＲ＿ＦＮＣ信号８２０の第１のサ
イクルでアサートされる。Ｒ＿ｂｕｓ７２０およびＰ＿ｂｕｓ７３０は、ＡＤＲ
＿ＦＮＣ信号８２０に含まれる。ＭＳＵ１１０は、Ｅ＿Ｗ［２：０］バス７１０
、Ｒ＿ｂｕｓ７２０、およびＰ＿ｂｕｓ７３０に、ＡＤＲ＿ＦＮＣ信号８２０か
ら得られた値を出し、Ｅ＿Ｗ［２：０］バス７１０を介してＰＯＤ１２０に早期
警告を送る。Ｖａｌｉｄ信号７４０は、データライン２３０の到着の２クロック
サイクル前に出現する。ＭＳＵ１１０は、ＭＳＵ１１０がデータライン２３０を
所有しているという仮定を使用してすべての内部データパス経路制御優先度（ro
uting priorities）が解決された後に有効な信号７４０を送信する。これは、Ｍ
ＳＵ１１０が、データライン２３０を所有しているかどうかを知る前である。Ｐ
ＯＤ１２０に転送された有効なデータ２３０の開始は、ＭＳＵ１１０からＰＯＤ
１２０へのＲｅｓｐｏｎｓｅ信号８４０によって示される。ＭＳＵ１１０が後に
なって、データライン２３０を所有していないことを検出した場合、Ｒｅｓｐｏ
ｎｓｅ信号８４０は禁止される。Ｒｅｓｐｏｎｓｅ信号８４０は、ＭＩインタフ
ェース１３０の一部である。Ｖａｌｉｄ信号７４０がトリガとなって、要求元装
置はバスアービトレーション信号８３０を発生する。バスアービトレーション信
号８３０は、要求元装置への要求であって、これによりデータバス（たとえば、
プロセッサバス５２０）のアービトレーションが行われる。データバスはこれで
データライン２３０の到着後、直ちにそのデータラインを受け付ける用意ができ
た。Ｒｅｓｐｏｎｓｅ信号８４０が有効な信号７４０に関して２クロックのタイ
ミング時間枠内で到着しない場合、他の転送のためにデータバスは解放される。
【００４３】 これまで本発明のさまざまな実施形態について説明してきたが、例示のための
みに提示されており、制限していないことが理解されるであろう。したがって、
本発明の範囲は上述の実施形態の例によって制限されず、前記の特許請求の範囲
およびその均等物によってのみ定義されるべきであろう。
みに提示されており、制限していないことが理解されるであろう。したがって、
本発明の範囲は上述の実施形態の例によって制限されず、前記の特許請求の範囲
およびその均等物によってのみ定義されるべきであろう。
添付図面を参照しながら本発明について説明する。
【図１】 本発明の好ましい実施形態によるシステムプラットフォーム環境のブロック図
である。
である。
【図２】 メモリ記憶ユニットの実施形態を示す図である。
【図３】 処理モジュールの実施形態を示す図である。
【図４】 Ｉ／Ｏモジュールの実施形態を示す図である。
【図５】 サブ処理モジュールの実施形態を示す図である。
【図６】 ディレクトリベースのメモリおよびキャッシュシステムの実施形態を示す図で
ある。
ある。
【図７】 本発明の好ましい実施形態を示す図である。
【図８】 本発明の好ましい実施形態を使用してデータ転送を加速するためのタイミング
図である。
図である。
【手続補正書】
【提出日】平成１２年５月２３日（２０００．５．２３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】 （関連技術） 多重プロセッサシステムにおいて、マイクロプロセッサ、メモリバンク（memo
ry bank）、および周辺制御装置などの装置は複数のバスにより相互接続されて いる。このようなシステムでは、メモリやデータバスなどのマシンリソース（ma
chine resources）を割り当てる、アービトレーション（arbitration）と呼ばれ
る規則を採用している。複数の装置がデータ転送のためバスアクセスに関して競
合する多重プロセッサバス環境では、それぞれの装置はバスの所有権を得るため
にアービトレーションを必要とする。たとえば、プロセッサが１単位のデータを
メモリに対し要求した場合、しばらくしてから、そのデータはプロセッサに配信
される。メモリ装置（memory unit）がデータの要求を受信すると、そのメモリ 装置はデータロケーション（data location）を読み込み、物理データにアクセ スし、そのデータをプロセッサに配信しなければならない。データの要求を受信
してからデータが送信されるまでのメモリの待ち時間は長くなる場合がある。 この例は、アップルコンピュータ社（Apple Computer, Inc）の国際出願番号 ＷＯ９６／３５１７２の出願に見出すことができる。この出願は、システムバス
に結合された要求元エージェントを有するシステム内のグラフィック・コントロ
ーラについて開示している。このシステムでは、コントローラはアービトレーシ
ョンを初期化して要求元エージェントがメモリ内のフレーム・バッファをアクセ
スすることを可能にしている。
ry bank）、および周辺制御装置などの装置は複数のバスにより相互接続されて いる。このようなシステムでは、メモリやデータバスなどのマシンリソース（ma
chine resources）を割り当てる、アービトレーション（arbitration）と呼ばれ
る規則を採用している。複数の装置がデータ転送のためバスアクセスに関して競
合する多重プロセッサバス環境では、それぞれの装置はバスの所有権を得るため
にアービトレーションを必要とする。たとえば、プロセッサが１単位のデータを
メモリに対し要求した場合、しばらくしてから、そのデータはプロセッサに配信
される。メモリ装置（memory unit）がデータの要求を受信すると、そのメモリ 装置はデータロケーション（data location）を読み込み、物理データにアクセ スし、そのデータをプロセッサに配信しなければならない。データの要求を受信
してからデータが送信されるまでのメモリの待ち時間は長くなる場合がある。 この例は、アップルコンピュータ社（Apple Computer, Inc）の国際出願番号 ＷＯ９６／３５１７２の出願に見出すことができる。この出願は、システムバス
に結合された要求元エージェントを有するシステム内のグラフィック・コントロ
ーラについて開示している。このシステムでは、コントローラはアービトレーシ
ョンを初期化して要求元エージェントがメモリ内のフレーム・バッファをアクセ
スすることを可能にしている。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＲ ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ， ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，Ｌ Ｖ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ， ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，Ｕ Ｚ，ＶＮ，ＹＵ，ＺＷ (72)発明者 シュバイナー ジョーゼフ エス． アメリカ合衆国 19460 ペンシルベニア 州 フェニックスビル シルバー スプリ ングス ロード 156 (72)発明者 カルベストランド ドナルド アール． アメリカ合衆国 19446 ペンシルベニア 州 ランズデイル ノールブルック ドラ イブ 1204 (72)発明者 モリシー ダグラス イー． アメリカ合衆国 18104 ペンシルベニア 州 アレンタウン ショート ヒル ドラ イブ 3923 Ｆターム(参考） 5B060 CD08 CD11 KA02 【要約の続き】 キャッシュメモリ（５１０）は、インタフェースバス （１３０）を介してメインメモリ（１１０）に接続され ている。プロセッサモジュール（１２０）は、プロセッ サインタフェースバス（５２０）を介してキャッシュメ モリ（５１０）に接続されている。Ｉ／Ｏモジュール （３２０）は、Ｉ／Ｏインタフェースバス（３４０）を 介してメインメモリ（１１０）に接続されている。プロ セッサモジュール（１２０）とＩ／Ｏモジュール（３２ ０）は両方とも、データ単位をメインメモリに要求する 手段を備える。早期警告バス（７１０）は、メインメモ リ（１１０）、キャッシュメモリ（５１０）、およびＩ ／Ｏモジュール（３２０）の間に接続されている。
Claims (9)
- 【請求項１】 多重プロセッサシステム（１００）において、 少なくとも１つのメモリ記憶装置（１１０）と インタフェースバス（１３０）を介して前記少なくとも１つのメモリ記憶装置
（１１０）のそれぞれに接続されている少なくとも１つのキャッシュメモリ（５
１０）と、 前記少なくとも１つのキャッシュメモリ（５１０）を複数のプロセッサ（５４
０）に接続し、前記複数のプロセッサ（５４０）のそれぞれは前記少なくとも１
つのメモリ記憶装置（１１０）にデータを要求する手段（５４０）を含む少なく
とも１つのプロセッサインタフェースバス（５２０）と、 前記複数のプロセッサ（５４０）の１つによって要求されたデータはまもなく
使用可能となること、および前記複数のプロセッサ（５４０）の前記１つは接続
先の前記プロセッサインタフェースバス（５２０）の使用に対するアービトレー
ションを開始することを前記複数のプロセッサ（５４０）の１つに通知する早期
警告信号（７４０）を生成する手段（２１０）と、 前記少なくとも１つのメモリ記憶装置（１１０）の１つを前記少なくとも１つ
のキャッシュメモリ（５１０）の１つに接続し、該接続されたキャッシュメモリ
によって前記警告信号（７４０）が送信される少なくとも１つの早期警告バス（
７１０）と を備えたことを特徴とするシステム。 - 【請求項２】 Ｉ／Ｏインタフェースバスを介して前記少なくとも１つのメ
モリ記憶装置に接続されている複数のＩ／Ｏモジュールをさらに備え、該複数の
Ｉ／Ｏモジュールのそれぞれは前記少なくとも１つのメモリ記憶装置のそれぞれ
にデータを要求する手段を有し、前記早期警告信号が前記早期警告バス上で転送
された後に前記要求されたデータを前記Ｉ／Ｏインタフェースバスに転送し、前
記早期警告バスによって前記早期警告信号は、前記Ｉ／Ｏモジュールが前記要求
されたデータの受信前に前記Ｉ／Ｏインタフェースバスに対するアービトレーシ
ョンを行うことを可能にすることを特徴とする請求項１に記載のシステム。 - 【請求項３】 前記早期警告バスは、 要求元バスを識別するためのデータラインと、 要求元装置を識別するためのデータラインと、 前記要求されたデータが前記少なくとも１つのメモリ記憶装置の１つから転送
されることを指示する少なくとも１つのデータラインと を備え、前記メモリ記憶装置によって前記早期警告信号が前記要求元装置に送ら
れることを特徴とする請求項１に記載のシステム。 - 【請求項４】 前記プロセッサインタフェースバスの使用に対するアービト
レーションが開始したときに計数を開始するタイマをさらに備え、および前記タ
イマが前記要求されたデータの到着前に期限切れになった場合に前記アービトレ
ーションは終了することを特徴とする請求項３に記載のシステム。 - 【請求項５】 前記早期警告バスは、前記少なくとも１つのメモリ記憶装置
の１つと前記少なくとも１つのキャッシュメモリの１つの間の前記インタフェー
スバスの一部であることを特徴とする請求項１に記載のシステム。 - 【請求項６】 多重プロセッサ処理システム（１００）においてメモリ記憶
装置（１１０）から装置（５４０、３２０）へのデータ転送に関する早期警告を
提供する方法であって、 （１）装置（５４０、３２０）によって、メモリ記憶装置（１１０）にデータ
（２３０）を要求するステップと、 （２）前記要求されたデータ（２３０）がまもなく来るということ、および前
記要求元装置（５４０、３２０）がバスアービトレーションを開始することを前
記要求元装置（５４０、３２０）に指示するためにメモリ記憶装置（１１０）か
ら早期警告信号（７４０）を送信するステップであって、 第１の信号（７２０）を早期警告バス（７１０）に送信するステップであっ
て、前記第１の信号（７２０）は前記データ（２３０）の要求先インタフェース
バス（３３０、３４０）を識別するステップと、 第２の信号（７３０）を前記早期警告バス（７１０）に送信するステップで
あって、前記第２の信号（７３０）は前記要求元装置（５４０、３２０）を識別
するステップと、 第３の信号（７４０）を早期警告バス（７１０）に送信するステップであっ
て、前記第３の信号（７４０）は、有効な早期警告が実際に与えられたこと、お
よび前記要求元装置（５４０、３２０）によって前記バスアービトレーションが
開始されることを指示するステップと を含むステップと、 （３）前記要求元装置（５４０、３２０）によって、バスインタフェース（５
２０、３４０）の使用に関するアービトレーションを行うステップと、 （４）前記要求されたデータ（２３０）を前記要求元装置（５４０、３２０）
に送信するステップと を備えることを特徴とする方法。 - 【請求項７】 ステップ（３）は 前記バスアービトレーションが開始したときにタイマを設定するステップと、 ステップ（４）で前記要求されたデータが送信される前に前記タイマが期限切
れになった場合に前記バスアービトレーションを解放するステップと を備えることを特徴とする請求項６に記載の方法。 - 【請求項８】 多重プロセッサ処理システム（１００）においてメモリ記憶
装置（１１０）から装置（５４０、３２０）へのデータ転送に関する早期警告を
提供するシステムであって、 装置（５４０、３２０）によって、メモリ記憶装置（１１０）からのデータ（
２３０）を要求する手段（３３０、３４０）と、 前記要求されたデータ（２３０）がまもなく来るということ、および前記要求
元装置（５４０、３２０）がバスアービトレーションを開始することを前記要求
元装置（５４０、３２０）に指示するためにメモリ記憶装置（１１０）から早期
警告信号（７４０）を送信する手段（７１０）であって、 第１の信号（７２０）を早期警告バス（７４０）に送信する手段であって、
前記第１の信号（７２０）は前記データ（２３０）の要求先インタフェースバス
（３３０、３４０）を識別する手段と、 第２の信号（７３０）を前記早期警告バス（７４０）に送信する手段であっ
て、前記第２の信号（７３０）は前記要求元装置（５４０、３２０）を識別する
手段と、 第３の信号（７４０）を早期警告バスに送信する手段であって、前記第３の
信号（７４０）は、有効な早期警告が実際に送られたこと、および前記要求元装
置（５４０、３２０）によって前記バスアービトレーションが開始されることを
指示する手段と を含む手段と、 前記要求元装置（５４０、３２０）によって、バスインタフェース（５２０、
３４０）の使用に関するアービトレーションを行う手段（５４０、３２０）と、 前記要求データ（２３０）を前記要求元装置（５４０、３２０）に送信する手
段（１１０）と を備えたことを特徴とするシステム。 - 【請求項９】 前記アービトレーションを行う手段は、 前記バスアービトレーションが開始したときにタイマを設定する手段と、 前記送信手段により前記要求データが送信される前に前記タイマが期限切れに
なった場合に、前記バスアービトレーションを解放する手段と を備えたことを特徴とする請求項８に記載のシステム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/964,630 US6049845A (en) | 1997-11-05 | 1997-11-05 | System and method for providing speculative arbitration for transferring data |
| US08/964,630 | 1997-11-05 | ||
| PCT/US1998/023459 WO1999023570A1 (en) | 1997-11-05 | 1998-11-04 | System and method for providing speculative arbitration for transferring data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001522092A true JP2001522092A (ja) | 2001-11-13 |
| JP3635634B2 JP3635634B2 (ja) | 2005-04-06 |
Family
ID=25508789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000519362A Expired - Fee Related JP3635634B2 (ja) | 1997-11-05 | 1998-11-04 | データを転送するための推論的アービトレーション（Ｓｐｅｃｕｌａｔｉｖｅ Ａｒｂｉｔｒａｔｉｏｎ）を提供するシステムと方法 |
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| Country | Link |
|---|---|
| US (1) | US6049845A (ja) |
| EP (1) | EP1029283B1 (ja) |
| JP (1) | JP3635634B2 (ja) |
| KR (1) | KR100381619B1 (ja) |
| AT (1) | ATE235713T1 (ja) |
| AU (1) | AU1305199A (ja) |
| BR (1) | BR9814844A (ja) |
| DE (1) | DE69812685T2 (ja) |
| WO (1) | WO1999023570A1 (ja) |
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| JP2010049674A (ja) * | 2008-05-23 | 2010-03-04 | Intel Corp | リンク相互接続の電源管理方法、システム、および装置 |
| JP2013532325A (ja) * | 2010-06-01 | 2013-08-15 | アップル インコーポレイテッド | 適応予測によるクリティカルワードの転送 |
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