JP2001513276A - 耐過渡性が高いロジック・アイソレータ - Google Patents

Abstract

(57)【要約】 耐過渡性が高いロジック分離回路は、分離するためのリンク結合変圧器集成体を有する。入力回路が、立ち上がりエッジおよび立ち下がりエッジを示すパルスを供給し、バリアの分離された側にある出力回路が、パルスを有する信号を、再度立ち上がりエッジおよび立ち下がりエッジを有するディジタル論理信号に変換する。質問構造によって、出力を頻繁に更新することを可能にする。ロジック・アイソレータは、プロセス制御基板に用いるための単一モジュール内に備えることができ、あるいは回路基板上に実装するための多数の部品として備えることができる。

Description

【発明の詳細な説明】 耐過渡性が高いロジック・アイソレータ 発明の背景 本発明は、プロセス制御システムにおける信号のようなディジタル論理信号を 分離するための回路に関するものである。 プロセス制御システムでは、論理信号が機器とマイクロコントローラとの間で 送信され、マイクロコントローラにステータス情報を供給すると共に、制御情報 を機器に供給する。マイクロコントローラおよび機器は電子的に分離し、過渡信 号が不用意に誤ったステータス情報または制御情報をトリガしないようにしなけ ればならない。かかる分離を行う周知の方法は、光アイソレータを用いてディジ タル論理信号を、発光ダイオード（ＬＥＤ）が発生する光パルスに変換し、次い で受け取った光パルスを再度ディジタル論理信号に変換することである。しかし ながら、光アイソレータには多数の欠点がある。即ち、光アイソレータは、カー ドまたは回路基板上に大量の空間を必要とし、大きな電流を引き込み、高周波数 では良好に動作せず、非常に非効率的である。 かかる光カプラの使用を回避する分離増幅器が、Somerville（ソマービル）の 米国特許第４，７４８，４１９号に記載されている。この特許では、入力データ 信号を微分して１対の微分信号を形成する。これらの各々をそれぞれの高電圧コ ンデンサを通じて送信し、当該微分入力対に対して微分スパイク信号を形成する 。容量性バリアの他方側の回路は、差動増幅器と、増幅信号を高低スレシホルド と比較する１対の変換器と、コンデンサが形成したスパイクを再度論理信号に復 元するセット／リセット・フリップ・フロップとを有する。しかしながら、かか る容量結合型装置では、共通モードの過渡現象時に、コンデンサが高い共通モー ド・エネルギを受信回路に結合する。当該共通モード時において電圧変化率が高 くなるに連れて、受信機に注入される電流は増大する。この電流は、潜在的に受 信回路を損傷する虞れがあり、障害検出をトリガする可能性がある。このように 、かかる容量結合回路は、除去すべき信号を結合してしまう。また、前述の特許 は、深い検討も行わずに、短いＲ／Ｌ時定数を有する変圧器で分離バリアを備え ることができると述べている。しかしながら、かかる微分手法は望ましいもので はない。何故なら、巻線の非磁気的（容量性）結合において多少でも不一致が生 ずると、共通モード信号が差信号として現れるからである。 発明の概要 本発明は、プロセス制御システムにおける現場側の機器とシステム側のマイク ロコントローラとの間の信号のような、ディジタル論理信号を分離するための、 耐過渡性（ｈｉｇｈ ｔｒａｎｓｉｅｎｔ ｉｍｍｕｎｉｔｙ）が高いロジック ・アイソレータを含む。一態様において、このロジック・アイソレータは、入力 信号の立ち上がりエッジおよび立ち下がりエッジを検出するエッジ検出回路を備 えた、ディジタル入力信号を受け取る入力回路を有する。入力回路は、これらの 立ち上がりエッジおよび立ち下がりエッジを示す出力信号を、分離バリアとして 機能する変圧器集成体（ｔｒａｎｓｆｏｒｍｅｒ ａｓｓｅｍｂｌｙ）に供給す る。変圧器集成体は、それが受け取った信号を複製し、共通モード過渡成分を接 地に分流させつつ、出力回路にそれを供給する。出力回路は、変圧器からの信号 を、ディジタル入力信号におけるように、立ち上がりエッジおよび立ち下がりエ ッジを有するディジタル論理信号に逆変換する。変圧器集成体は、好ましくは、 リンク結合変圧器を含む。リンク結合変圧器は、第１巻線を備えた第１コアと、 第２巻線を備えた第２コアと、第１コアから第２コアまで達し、容量的にリンク された共通モード過渡成分を接地する接地リンク・ワイヤとを有する。あるいは 、接地二重または単一シールドのようなシールド変圧器を、２つの巻線の間に用 いることも可能である。 好適な実施形態では、入力回路は、三レベル・ロジックを用いて、ディジタル 入力信号における立ち上がりエッジおよび立ち下がりエッジを正パルスおよび負 パルスに変換し、出力回路は、これらのパルスを立ち上がりエッジおよび立ち下 がりエッジに逆変換する。また、好ましくは、入力回路は、リフレッシュ・パル スと呼ぶパルスを供給するパルス発生器も含む。リフレッシュ・パルスは、高周 波数と、立ち上がりエッジまたは立ち下がりエッジの検出に応答して形成される パルスの幅と同一のパルス幅とを有する。リフレッシュ・パルスを入力信号と論 理的に組み合わせ、質問機能性(interrogating functionality)を備える。これ によって、アイソレータは、入力信号の状態を判定することが可能となり、した がって、アイソレータは、電力スパイクまたはドロップアウト(dropout)の場合 に素早く回復することができ、更にエッジを逃した場合にも素早く状態を判定す ることができる。アイソレータは、エッジ後の最初のパルスを禁止し、二重幅の パルスを防止する回路を有する。その結果、アイソレータは、ある現象後の時点 ｔにおいて入力信号の状態を質問することができる。ここで、ｔは、Ｔ＜ｔ＜２ Ｔであり、リフレッシュ・パルスの周期が５μＳとすると、１０μＳ未満である 。 別の態様では、本発明は、立ち上がりエッジおよび立ち下がりエッジを検知し 、立ち上がりエッジおよび立ち下がりエッジを示すパルス信号を分離バリアに供 給する入力回路と、分離バリアからのパルス信号を受け取り、このパルス信号を 、元の入力信号と同様の信号に逆変換する出力回路と、入力信号の状態を質問す るために用いるリフレッシュ・パルスを供給するパルス発生器とを有するロジッ ク・アイソレータを含む。このアイソレータは、これによって、起動状態または 遷移逸失時に素早く回復することが可能となる。この態様では、分離バリアは、 前述の変圧器集成体と同様の変圧器集成体であることが好ましく、リフレッシュ ・パルスは、立ち上がりエッジおよび立ち下がりエッジの検出に応答して形成さ れるパルスの幅に等しい幅を有する。 磁気的に結合されたロジック・アイソレータは、多数の形態で組み立て、提供 することができる。１つの望ましい集成体は、多数の変圧器集成体、システム側 回路および現場側回路を有し、単一のエンクロージャに共に収容されたモジュー ルとして、好ましくは、物理的な分離領域によって分離された現場側およびシス テム側を有する用途において用いるように設計する。この場合、モジュールは、 システム側から、現場側にあるアナログ−ディジタル変換器またはプログラマブ ル増幅器のような構成部品に、分離した電力を結合するための、電力変圧器およ び電力回路を収容することも可能である。 あるいは、本発明のロジック・アイソレータは、例えば、１つのパッケージに システム側回路、別のパッケージに現場側回路、更に第３のパッケージに変圧器 集成体というように、幾つかの異なるパッケージ化構成部品で提供することも可 能である。これら３つのパッケージ構成部品は、プロセス制御システムのような 別の何らかのシステムに、必要に応じて実装することができる。多数のパッケー ジ化した構成部品の使用により、ロジック・アイソレータのユーザは構成部品の 配置に柔軟性を得ることができる。 本発明のアイソレータは、例えば、プロセス制御システムのＩ／Ｏ部分に用い ることができる。Ｉ／Ｏ部分は、現場側と、プロセッサを備えたシステム側とを 有する基板上に実施することができる。現場側には、当該基板上に平行に離間さ れたストリップに沿った方向に配置された機器に接続するための端子がある。シ ステム側は、物理的な分離領域によって、現場側から分離されている。平行なス トリップ毎に、アイソレータをモジュールとして備える。モジュールは、ストリ ップの幅より狭い幅、当該モジュールの各端部にシステム側および現場側に接続 するためのＩ／Ｏピンを有するような長さ、および物理的な分離領域を橋架する サイズの中央領域を有する。アイソレータは、少なくとも５つのチャネルを有す ることが好ましく、マイクロプロセッサの制御、または組み立て中のピン・プロ グラミングのいずれかに応答して、双方向性となるように形成することが好まし い。一実施態様では、アイソレータの内１つのチャネルは、システム側から現場 側への制御データ送信専用とする。制御データは、チャネルの方向を必要に応じ て変更できるように、アイソレータの現場側のためのプログラミング・データを 含む。モジュールは、電力をシステム側から現場側に供給するＤＣ−ＤＣ変換変 圧器を含むことが好ましい。かかるＩ／Ｏ基板では、モジュールは、比肩し得る 機能を有する光カプラと比較すると、空間を大幅に節約でき、しかも現場側に電 力を供給し、現場側におけるプログラマブル信号処理を可能にする。 本発明のロジック・アイソレータは、同様の機能を有する光学的分離素子より も、高速に論理信号を送信し、小型化され、電力消費も少なく、コンデンサの使 用に基づく分離バリアとは異なり、例えば、少なくとも１０ｋＶ／μＳの著しく 高い共通モード耐過渡性をもたらす。多数の双方向データ・ラインを用いること ができ、これらのラインを各々プログラムし、現場側からシステム側に、または その逆に信号を供給することができる。プログラミングは、装置を組み立てると きに行われる、ピン・プログラムによって行うことができる。あるいは、ライン の方向を必要に応じて変更できるように、マイクロプロセッサを用いてプログラ ミングを行うことも可能である。アイソレータに対する入力レベルを規則的に質 問することにより、データ損失の原因となった現象の後、システムは素早く、例 えば、５μＳないし１０μＳの間に回復することが可能である。アイソレータは 、小さな空間内に多数のチャネルを備えるモジュールとして提供することができ 、あるいは多数のパッケージで提供し、アイソレータの使用に柔軟性を与え、必 要に応じて基板全体に構成部品を配置して、空間の使用度を最大に高めることが できる。他の特徴および利点は、以下の詳細な説明、図面および請求の範囲から 明らかとなろう。 図面の簡単な説明 図１は、本発明の一実施形態によるロジック・アイソレータのチップ・レイア ウトおよび機能ブロック図である。 図２は、図１に示したようなロジック・アイソレータにおける単一チャネル内 の回路の概略図である。 図３および図４は、図２のロジック・アイソレータに用いる変圧器集成体の一 実施形態の斜視図および概略図である。 図５は、多チャネル用分離バリアの一方側の回路のブロック図である。 図６および図７は、図５にブロック図で示した送信回路および受信回路の概略 図である。 図８は、図６および図７の概略図における回路の選択部分における信号を示す タイミング図である。 図９および図１０は、それぞれ、多数のチャネルおよび電力変圧器を備えたモ ジュールとして実施した、ロジック・アイソレータの平面図および側面図である 。 図１１は、プロセス制御システム内のカード上に実装したアイソレータの一部 概略、一部平面図である。 図１２は、本発明の他の実施形態によるアイソレータの一実施態様を示す描画 図である。 図１３は、本発明の他の実施形態による送信回路の一部の概略図である。 詳細な説明 図１を参照すると、本発明の一実施形態によるロジック・アイソレータ１０が 、２２本の入出力（Ｉ／Ｏ）ピンを有するパッケージ化素子内のチップ・レイア ウト形態で示されている。アイソレータ１０は、５本の分離されたディジタル・ ロジック・ラインＬＯＧＩＣ０ないしＬＯＧＩＣ４を有し、これらは、分離バリ ア（ｉｓｏｌａｔｉｏｎ ｂａｒｒｉｅｒ）１６を介して、システム側１２をＩ ／ＯピンＳ０ないしＳ４（それぞれ、ピン１〜５）と結合し、更に分離された現 場側１４をＩ／ＯピンＦ０ないしＦ４（それぞれ、ピン１８〜２２）と結合する 。この図では、２本のライン（ＬＯＧＩＣ３およびＬＯＧＩＣ４）が現場側１４ からシステム側１２にデータを結合する入力ライン（ＩＮ）として図１に示され 、３本のライン（ＬＯＧＩＣ０，ＬＯＧＩＣ１，およびＬＯＧＩＣ２）が、シス テム側１２から現場側１４にデータを結合する出力ライン（ＯＵＴ）として示さ れている。以下で更に詳しく論ずるが、ロジック・ラインの各々は（少なくとも 回路を最初に作るときは）双方向性であり、組み立て時またはマイクロプロセッ サの制御下にあるシステムにおいて、各々ＩＮまたはＯＵＴとなるように別個に プログラム可能である。 各ロジック・ラインの入力側（にプログラムされた場合）は、入力信号におけ る高速遷移を確保するためのシュミット・トリガ１８と、透過ラッチ(transpare nt latch)２０とを有し、一方各ロジック・ラインの出力側は三状態バッファ２ ２を有する。アイソレータの各側では、ＥＮＡＢＬＥピン（ピン６および１７） に制御信号が供給される。これらの制御信号は、以下に示す他の信号と共に、三 状態バッファ２２およびラッチ２０をイネーブルまたはディスエーブルする。 アイソレータ１０は、システム側ではピン７および８，現場側ではピン１５お よび１６を通じて、＋５Ｖｄｃおよび５ＶＲＴＮの入力電圧信号を受信する。こ れらの電圧は、ロジック・ラインの回路内の能動構成部品に供給される。 多数のロジック・ラインに加えて、アイソレータ１０は、センタ・タップ変圧 器２６を備えた分離ＤＣ−ＤＣ電力変換器２４も有し、システム側１２から現場 １４側に電力を結合し、現場側にある能動回路に給電することも可能である。こ の変換器は、ロジック・ラインと共にパッケージ化すればよく、あるいは別個に 収容し取り付けることも可能である。この実施形態では、変圧器２６は定格が３ ｋＶ ＲＭＳであり、一次側において入力ＤＲＶＡおよびＤＲＶＢで５Ｖのピー ク−ピーク方形波を用いて駆動する。変圧器２６は、出力ＰＷＲＡおよびＰＷＲ Ｂ間に３２Ｖのピーク−ピーク方形波出力を送出する。その電力は６７０ｍＷで ある。この電力は、分離された回路用の一定５ＶＤＣ電源、および４／２０ｍＡ ループ電源用２４Ｖを発生するには十分である。 図２は、単一のロジック・ライン２８における回路の全体的な概要を示す、簡 略化したブロック図である。ロジック・ライン２８では、現場側１４およびシス テム側１２は、実質的に互いに同一である。ロジック・ラインのプログラミング に応じて、各側は、送信モードまたは受信モードのいずれかとなる。最初に現場 側１４に注目すると、データはＩ／Ｏピン３０にて受信されるか、あるいはこれ を介して外部に供給される。送信モードでは、入力データはＩ／Ｏピン３０で受 信され、シュミット・トリガ３１に供給され、次いで透過ラッチ３２に供給され る。ラッチされたデータは、送信回路３４に供給される。送信回路３４は、エッ ジ検出回路を有し、ディジタル・ラッチ信号における立ち上がりエッジおよび立 ち下がりエッジを検知し、変圧器集成体３８内の変圧器の一次巻線３６に、立ち 上がりエッジおよび立ち下がりエッジを示すパルスを有するデータ信号を供給す る。受信モードでは、データは巻線３６から受信され、三状態バッファ４６を有 する受信回路４４に供給される。受信回路４４は、立ち上がりエッジおよび立ち 下がりエッジを示すパルスを有するデータを、入力信号における立ち上がりエッ ジおよび立ち下がりエッジと同じ相対位置を示す立ち上がりエッジおよび立ち下 がりエッジを有するディジタル信号に変換する。三状態バッファ４６から得られ る出力信号は、Ｉ／Ｏピン３０を介して外部に供給される。これは、アイソレー タによる伝搬遅延をいくらか有するが、他方側で受信した入力信号と実質的に同 一でなければならない。 同様に、システム側１２は、Ｉ／Ｏピン６０、シュミット・トリガ６１、透過 ラッチ６２，および送信モードにある場合信号を二次巻線４０に供給する送信回 路６４を有し、更に、受信回路６６も有する。受信回路６６は三状態バッファ６ ８を備え、二次巻線からの信号を受信し、受信モードにある場合信号をＩ／Ｏピ ン６０に供給する。 システム側および現場側は、各々、逆にプログラムされるので、通常、一方が 送信モードとなり、一方が受信モードとなる。しかしながら、初期状態では、両 側共受信モードにしておき、望ましくない信号の結合を防止することができる。 現場側１４およびシステム側１２を送信モードまたは受信モードのどちらにする のかを決定するのは、Ｉ／Ｏピン７０（図１に示す）から供給されるイネーブル 信号（ｅｎｂｌ）、そして受信バー信号（ｒｅｃｖｂ）である（「バー」とは、 当該信号がアクティブ・ローであること、即ち、当該側が受信モードのときにロ ーとなり、送信モードのときにハイになるという事実を意味する）。ここでは例 示の目的のために代表的に示すが、信号ｅｎｂｌおよびｒｅｃｖｂ（反転器５０ による）は双方共ＡＮＤゲート４８に供給される。ＡＮＤゲート４８は、イネー ブル時に制御信号５１を三状態バッファ４６に供給することにより、バッファ４ ６が出力データをＩ／Ｏピン３０に供給する。したがって、現場側は受信モード となる。受信機の出力は、ｅｎｂｌおよびｒｅｃｖｂ双方がアクティブな場合の みイネーブルされる。ｅｎｂｌ信号は、ラッチ３２のイネーブル化入力にも供給 され、一方ｒｅｃｖｂは送信回路３４に供給され、ｒｅｃｖｂ信号がハイの場合 に、送信回路が送信することを可能にする（即ち、受信時には、ｒｅｃｖｂはイ ンアクティブとなる）。また、信号ｒｅｃｖｂは反転器５０を介してスイッチ５ ２にも供給される。巻線３６とスイッチ５２との間に抵抗５４が接続されており 、スイッチ５２の他方の出力は接地に結合されている。この抵抗は約３ｋオーム であり、現場側が受信モードにあるときに、減衰のために用いられる。 同様に、システム側１２は、イネーブル・ピン７２においてｅｎｂｌ信号を受 信し、ｒｅｃｖｂ信号を受信し、ラッチ６２，送信回路６４，バッファ６８、お よび（減衰抵抗７６を通過し接地に達する経路を開く）スイッチ７４を制御する 。 図３および図４も参照する。信号における分離は、変圧器集成体３８によって 行われる。ここでは、変圧器集成体３８は、更に詳細に斜視図および概略図形態 で示されている。変圧器集成体３８は、２つの小さなフェライト製のドーナツ状 コア８０および８２、および各コア周囲に少数の巻線８４および８６（図２にお ける巻線３８および４０に対応する）をそれぞれ有する。コア８０および８２は 、容量性結合を減少させるために、必要に応じて離間されており、更に絶縁性が 高いリンク・ワイヤ９０が備えられている。リンク・ワイヤ９０は、双方のコア 周囲に１または２ターンを有し、ガルバニック分離(galvanic isolation)を与え るために接地されている。図４に示すように、巻線８４を通じたディジタル入力 信号９２および追加の共通モード信号９４により、共通モード信号８４は、ロジ ック・ラインの他方側にある受信回路に入るのではなく、信号経路８６に沿って 分流させ、リンク・ワイヤ９０の接地接続を介して接地に達する。 図５を参照すると、送信回路および受信回路が更に詳細に記載されている。図 ５のブロック図では、６本のロジック・ライン１０１〜１０６を有するアイソレ ータの一方側（現場側またはシステム側）が示されている。ここに図示するよう に、各ロジック・ラインｎは、ＲＣＶ＿ｎとして示す受信回路１１１〜１１６、 および送信回路を有する。送信回路は、便宜上、ここでは２つの回路ＴＲＡＮＳ ＿ｎａ１２１〜１２６およびＴＲＡＮＳ＿ｎｂ１３１〜１３６に分解してある。 ｄｌｙ信号、およびＴＲＡＮＳ＿ｎａとＴＲＡＮＳ＿ｎｂとの間に示すプロンプ ト信号は、送信回路内の内部ラインにおける信号であることを注記しておく。 各側は、起動時リセット回路１４０を有する。起動時リセット回路１４０は、 起動時リセット・バー信号（ｐｕｒｂ）を受け取り、これに応答して起動時リセ ット出力信号（ｐｕｒ＿ｏｕｔ）を供給する。ｐｕｒｂは、静電放電（ＥＳＤ） 保護回路から受け取る。図５にはＥＳＤ回路を示さないが、ＥＳＤ保護は、回路 がコイルに接続される場合、各Ｉ／Ｏピンおよびノードの各々に備えられる。ｐ ｕｒ＿ｏｕｔ信号は、起動時またはその他の何らかの大きな電力スパイク発生時 に起こることを制御する。 各送信回路および各受信回路は、２つの信号ｅｎｂｌｂ（イネーブル・バー） おおびｒｅｃｖｂ（受信バー）を受け取り、ロジック・ラインの各側の送信回路 および受信回路をイネーブル・またはディスエーブルすることによって、各側を 送信モードまたは受信モードにする。受信バー信号ｒｅｃｖｂ＿ｎは、デコーダ １４２から送信回路および受信回路に供給される。デコーダは、３本の入力選択 ラインｓｅｌ＿ａ，ｓｅｌ＿ｂ，およびｓｅｌ＿ｃに基づき、更にｐｕｒ＿ｏｕ ｔ信号にも基づいて、ｒｅｃｖｂ信号を供給する。選択ラインは、３ビット入力 を６ビット出力に変換するための、一般に公知の形式の論理回路を用いてデコー ドされる。ＩＮラインおよびＯＵＴラインを常に一括して集合化すると仮定し、 更にＩＮラインは常に最初のロジック・ライン（図１におけるＬＯＧＩＣ０）か ら開始すると仮定すると、６本のロジック・ラインには、即ち、ＩＮラインとＯ ＵＴラインとの間で発生する遷移には、合計で６通りの組み合わせしかない。 デコーダがアクティブなｐｕｒ＿ｏｕｔ信号を受け取ると、デコード回路は全 てのｒｅｃｖｂ信号をアクティブ・ローに移行させることにより、各ロジック・ ラインを受信モードにする。その結果、電力スパイク時では、各側における全て のロジック・ラインが受信モードとなっているため、分離バリアを介して新たな データを送信することはできない。 本システムは、パルス発生器１４４を有する。パルス発生器１４４は、電圧基 準信号を受け取り、ここではリフレッシュ信号と呼ぶ信号を有するパルスを発生 する。リフレッシュ・パルスは、ＴＲＡＮＳ＿ｎｂ回路１３１〜１３６のみに供 給される。このリフレッシュ信号およびその使用については、以下で更に詳しく 説明する。また、パルス発生器１４４は、禁止信号ｒｅｆｒ＿ｉｎｈを受け取り 、リフレッシュ・パルスを供給するのを妨げる、入力リードも有する。禁止信号 は、検査の目的のために、ウエハ・レベルで供給される。 ｅｎｂｌｂ信号、Ｖｒｅｆ、ｔａｕ＿ｒｅｆ＿ｎおよびｔａｕ＿ｒｅｆ＿ｐと 称するその他の基準信号は全て、ブロックＴＡＵ＿ＲＥＦ１４６から供給される 。ｔａｕ＿ｒｅｆ信号は、主にトランジスタ電流源をバイアスするために用いら れ、一方Ｖｒｅｆ信号は、好ましくは＋２．５ｖであり、三状態ロジックを確立 し、立ち上がりエッジおよび立ち下がりエッジを示すパルスを区別するために用 いる。ＴＡＵ＿ＲＥＦ１４６は、ｐｕｒ＿ｏｕｔがハイに移行するときに、ｅｎ ｂｌｂ信号をインアクティブ・ハイに移行させ、これによって、ロジック・ライ ンの各側にある透過ラッチをインアクティブとするロジックを有する。したがっ て、停電後またはその他の何らかのＥＳＤ現象の後に、あらゆる信号の送信を不 可能にする。 図６に、ＴＲＡＮＳ＿ｎＡ１２１およびＴＲＡＮＳ＿ｎｂ１３１と共に、送信 回路の１つを更に詳細な図で示し、図８に示す波形も参照しながら説明する。入 力信号ＤＡＴＡ ＩＮは、Ｉ／Ｏピンからシュミット・トリガ１５０に供給され 、高速のエッジ遷移が確保される。図８に示すように、ＤＡＴＡ ＩＮは立ち上 がりエッジ２０２および立ち下がりエッジ２０４を有する。シュミット・トリガ １５０は、ＤＡＴＡ ＩＮを受け取り、出力信号を透過ラッチ１５２に供給する 。透過ラッチ１５２は、ｅｎｂｌｂおよびｒｅｃｖｂによって制御される。シュ ミット・トリガ１５０および透過ラッチ１５２は各々、一般的に公知の種類の構 成部品であるので、ここではこれ以上の詳細は示さない。 ラッチ１５２の出力は、図５および図６では「プロンプト」信号と称しており 、ノード１５４から多数のデータ経路に沿って供給される。第１経路１５５では 、プロンプト信号は、ＡＮＤゲート１６０の第１入力に供給される。第２経路１ ５７では、プロンプト信号は反転器１６２によって反転され、その結果得られた 信号はＡＮＤゲート１６４の第１入力に供給される。第３経路１５９では、プロ ンプト信号はディジタル遅延１６６に供給される。ディジタル遅延１６６はこの 信号を固定量、例えば、約１５ｎＳだけ遅延させ、次いで反転器１６８に供給し て、ノード１７０において反転遅延信号ｄｌｙを生成する。ｄｌｙ信号は、図８ に示すように、ＤＡＴＡ ＩＮ信号を遅延し反転したものである。ｄｌｙ信号は ＡＮＤゲート１６０の第２入力に供給され、更に反転器１７２にも供給される。 その結果得られた信号は、ＡＮＤゲート１６４の第２入力に供給される。ＡＮＤ ゲート１６０および１６４は、ｒｅｃｖｂ信号から第３入力も受け取る。しかし ながら、送信モードでは、このｒｅｃｖｂ信号は常にハイであり、したがって残 りの信号のＡＮＤを取る際、ｒｅｃｖｂは存在しないかのように、無関係である （ｒｅｃｖｂがローに移行し、当該側が受信モードであることを示す場合、ＡＮ Ｄゲート１６０，１６４，１７６，および１７８は全てオフとなる）。 ＡＮＤゲート１６４の出力は通常ローであるが、ＤＡＴＡ ＩＮの立ち上がり エッジに応答して、正パルスを有する。一方、ＡＮＤゲート１６０の出力は、通 常ローであるが、ＤＡＴＡ ＩＮの立ち下がりエッジに応答して、正のパルスを 有する。このように、遅延および論理回路を用いて、エッジ検出回路として機能 させ、立ち上がりエッジおよび立ち下がりエッジをパルスに変換する。エッジ検 出には、ハイ・パス回路による微分のように、他の手法が知られているが、かか る手法では、望ましい質問機能(interrogation function)を実施するのが非常に 困難である。これについては、以下で説明する。 一方、質問回路１８０は、周期Ｔ、例えば、約５μＳの周期的リフレッシュ・ パルスを有するリフレッシュ信号を受け取る。これらのパルスは、遅延１６６に よる遅延、即ち、前述の例では約１５ｎＳと同じパルス幅を有する。これらのリ フレッシュ・パルスは、フリップ・フロップ１８２に供給され、フリップ・フロ ップ１８２はＸＯＲゲート１８３からの入力も受け取る。ＸＯＲゲート１８３か らの信号は、ＸＯＲ出力信号（ｘ）がローに移行した後１パルスの間、リフレッ シュ・パルスが供給されるのを禁止する。立ち上がりエッジまたは立ち下がりエ ッジによってパルスが発生した直後にリフレッシュ・パルスを禁止することによ って、幅が２倍のパルスが発生するのを防止する。これが発生すると、変圧器を 通過する電流が上昇し過ぎる虞れがある。ＸＯＲゲート１８３は、プロンプト信 号およびｄｌｙ信号を受け取る。これらは通常異なっており、したがってＸＯＲ ゲート１８３の出力は、図８の信号（ｘ）に示すように、立ち上がりエッジまた は立ち下がりエッジの後の遅延時間中を除いて、通常ハイとなる。 フリップ・フロップ１８２の出力、即ち、図８における信号（ｙ）は、ＸＯＲ １８３からのロー信号にリセットされた後を除いて、通常ハイである。フリップ ・フロップ１８２は、次のリフレッシュ・パルスの立ち下がりエッジにおいて再 度セットされる。次いで、信号（ｙ）は、ＡＮＤゲート１７４によってリフレッ シュ信号とのＡＮＤを取られ、質問信号（ｉｎｔｅｒｒｏｇａｔｉｏｎ ｓｉｇ ｎａｌ）ｉｎｔを生成する。ｉｎｔ信号は通常ローである。何故なら、リフレッ シュ信号は周期的なパルスを除いてローであり、一方信号（ｙ）は、立ち上がり エッジまたは立ち下がりエッジの発生（したがって、ローのＸＯＲ信号）から次 のリフレッシュ・パルスの立ち下がりエッジまでを除いて、通常ハイであるから である。その結果、ｉｎｔ信号は、ＤＡＴＡ ＩＮ信号における遷移後の最初の パルスを事実上除去するのを除いて、リフレッシュ信号と同一である。ｉｎｔ信 号は、ＡＮＤゲート１７６によって、プロンプト信号とのＡＮＤを取られ、更に ＡＮＤゲート１７８によって、反転プロンプト信号とのＡＮＤを取られる。 ＡＮＤゲート１６０および１７６は、それぞれ、信号（ａ）および（ｂ）を生 成する。信号（ａ）は通常ローであるが、ＤＡＴＡ ＩＮ信号の立ち上がりエッ ジ時にパルスを有する。ＡＮＤゲート１７６からの信号（ｂ）は、リフレッシュ がハイで、ＤＡＴＡ ＩＮがハイで、パルスがフリップ・フロップ１８２のリセ ット後最初のパルスでない場合にハイ・パルスを有することを除いて、通常ロー である。信号（ａ）および（ｂ）は、ＮＯＲゲート１８６に供給される。通常ロ ーの入力信号は、通常ハイの出力信号（ｃ）を生成する。出力信号（ｃ）は、事 実上信号（ａ）および（ｂ）のパルスを組み合わせた、低パルスを有する。 一方、ＡＮＤゲート１６４および１７８は、それぞれ、出力信号（ｄ）および （ｅ）を生成し、これらの信号をＮＯＲゲート１８４に供給し、出力信号（ｆ） を生成する。信号（ｄ）は、ＤＡＴＡ ＩＮの立ち下がりエッジの間、遅延１６ ６における遅延に等しいパルス幅の高パルスの間を除いて、通常ローである。信 号（ｅ）は、立ち下がりエッジ後２番目のリフレッシュ・パルス時に発生するハ イ・パルスの間、および入力信号ＤＡＴＡ ＩＮがローの場合を除いて、通常ロ ーである。ＮＯＲゲート１８４からの信号（ｆ）は、立ち下がりエッジがある場 合、または立ち下がりエッジ後の最初のパルスを除いてＤＡＴＡ ＩＮの値がロ ーである場合を除いて、通常ハイである。 したがって、信号（ｃ）は、立ち上がりエッジ、またはＤＡＴＡ ＩＮのＤＣ レベルがハイであることのいずれかを示し、一方信号（ｆ）は、立ち下がりエッ ジ、またはＤＡＴＡ ＩＮのＤＣレベルがローであることのいずれかを示す。信 号（ｃ）において、何らかの理由で、立ち上がりエッジが正確に検出されず、信 号（ｃ）において最初の下降パルスを生成した場合、５μＳないし１０μＳ後（ より一般的には、Ｔないし２Ｔの間。ここでＴはリフレッシュ・パルスの周期で ある）に下降パルスが供給される。この下降パルスを検出すれば、ＤＡＴＡ Ｉ Ｎ信号のＤＣレベルを示すことができる。信号（ｃ）および（ｆ）は、反転形態 および非反転形態で、ＮＡＮＤゲート１９２，１９４，および１９６に供給され る。これらのＮＡＮＤゲートは非重複回路を構成し、以降のスイッチングを改善 する。 信号（ｃ）と実質的に同一の信号（ｃ”）が、ｐ−型トランジスタ（ＦＥＴ） の制御端子（ゲート）に供給される。このトランジスタは、第１スイッチＳ１と して機能する。信号ｃ’およびｆ’は、第１反転器を介して、ｎ−型トランジス タの制御端子に供給され、一方２回反転した信号ｃ’およびｆ’は、ｐ−型トラ ンジスタの制御端子に供給される。これらのトランジスタは各々、ドレインがＶ_ref 、好ましくは２．５Ｖである。これらのスイッチが協同して、第２スイッチ Ｓ２を形成する。信号（ｆ）を反転した信号（ｆ”）が、ｎ−型トランジスタの 制御端子に供給される。このトランジスタは、スイッチＳ３として機能する。 Ｖ_refを基準とするスイッチＳ２は、（変圧器集成体の第１巻線に結合された ）出力ノード２１０に事実上三レベル論理出力を形成する。出力信号は、信号（ ｃ）および（ｆ）内のパルスの間を除いて、典型的に２．５Ｖの電圧である。信 号（ｃ）上のロー・パルスは、スイッチＳ１を介して、＋５Ｖ電圧を出力ノード ２１０に結合し、ハイ・パルスを形成する。一方信号（ｆ”）上のハイ・パルス は、出力ノード２１０をスイッチＳ３を介して接地し、したがって０Ｖの出力電 圧、即ち、ロー・パルスを発生する。非重複回路１９０によって、確実に、スイ ッチＳ１またはスイッチＳ３の一方をオフにして、その後に他方をオンにするこ とができる。 図８における出力信号ＯＵＴを参照すると、ここには、立ち上がりエッジ２０ ２に応答する正パルス２１２、および立ち下がりエッジ２０４に応答する負パル ス２１４が示されている。加えて、ＤＡＴＡ ＩＮのＤＣレベルがハイであるこ とを示す正パルス２１６、およびＤＡＴＡ ＩＮのＤＣレベルがローであること を示す負パルス２１８もある。先に注記したように、これらのパルスは、ＤＡＴ Ａ ＩＮのＤＣレベルの周期的な質問に応答し、システムをＴないし２Ｔの時間 以内に復元させる。Ｔはリフレッシュ・パルスの周期である。したがって、いか なる理由にせよ、立ち上がりエッジまたは立ち下がりエッジが検出されないとし ても、ＤＡＴＡ ＩＮのＤＣ状態は素早く復元される。 ここでは、信号を組み合わせ、質問信号を供給するための、具体的な１組のロ ジックを示したが、他の手法を用いることも可能である。例えば、図１３を参照 すると、ＤＡＴＡ ＩＮ信号は２つのパルス発生器２４０および２４２にそれぞ れ供給することができる。これらの内最初のものは、ＤＡＴＡ ＩＮ信号がハイ のときにロー・パルスを供給し、２番目のものは、ＤＡＴＡ ＩＮがローのとき にロー・パルスを供給する。これらの出力を、エッジ検出回路２４４が発生する パルスとのＮＯＲを取り、立ち上がり（正）エッジまたは立ち下がり（負）エッ ジを示すパルスを供給する。これらの設計により、パルス発生器２４０および２ ４２は、エッジが検出された後の１周期の間、パルスを供給するのを抑制する。 図７を参照すると、受信回路１１１は、変圧器集成体の巻線から入力信号ｒｉ ｎを受け取る。ｒ＿ｉｎ信号は、減衰抵抗２３０によって、基準電圧Ｖに結合さ れる。減衰抵抗２３０は、ｒｅｃｖｂ＿１がアクティブ・ローであり、したがっ て受信回路１１１が受信モードにあり、受信可能なときにのみ活性化される。ｒ ＿ｉｎ信号は、シュミット・トリガ２３４に供給される。シュミット・トリガ２ ３４は、例えば、＋１Ｖおよび＋４Ｖの入力電圧でトリガし、ロー・パルスおよ びハイ・パルスを検知する。シュミット・トリガ２３４の出力は、２つのバッフ ァ２３６および２３８に供給され、次いで三状態出力バッファ２４０に供給され 、ｅｎｂｌｂおよびｒｅｃｖｂ双方がアクティブ・ローとなることによってバッ ファ２４０がイネーブルされたときに、出力信号ｒ＿ｏｕｔを生成する。このよ うに、受信回路は、入力信号から分離され、立ち上がりエッジおよび立ち下がり エッジが入力信号と同じ相対位置にある出力信号を供給する（ある小さな伝搬遅 延、例えば、１４ｎＳの伝搬遅延が信号全体に発生する）。 本発明のロジック・アイソレータは、多数の方法で収容することが可能である 。図９および図１０は、ロジック・アイソレータを５本のロジック・ラインと共 に収容する一実施態様を示す。この実施形態では、アイソレータは、矩形モジュ ール２５０として形成され、２つの側壁が回路基板で作られている。これらをシ ステム側プリント回路基板（ＰＣＢ）２５２および現場側ＰＣＢ２５４と呼ぶ。 ＰＣＢ２５２および２５４に沿って、それぞれ、集積回路（ＩＣ）２６８および ２７０が実装されている。これらのＩＣは、公知のチップ・オン・ボード(chip- on-board)技法を用いて実装することが好ましい。この場合、ＩＣはＰＣＢに取 り付けられ、次いで封入液で覆われる。封入液は、ＩＣ上で硬化する。変圧器集 成 体は、１０個のドーナツ型コア２５９を含み、各ＰＣＢに５つずつ実装されてい る。５本のリンク・ライン２６０と結合されたコア・リンクが、ドーナツ状コア の２つをリンクする。 このモジュールは、プラスチック成形筐体２６４で密閉される。ここに図示す るように、ＰＣＢ２５２および２５４は、モジュール２５０の長辺に沿って垂直 方向に置かれており、５つの支持部２７２の各々が、各変圧器集成体を構成する ２つのコア２５８および１つのリンク・ワイヤ２６０を保持する。支持部２７２ は、垂直方向に、かつＰＣＢ２５２および２５４に対して直立して配置され、モ ジュール２５０の短辺全体にわたって延びている。このように、コアは、支持部 ２７２によって、モジュールの底辺から離れて保持されている。 電力は、水平に取り付けられた電力パドルＰＣＢ(power paddle PCB)２５６上 の回路および大きな電力用ドーナツ状コア２６２を通じて、システム側から現場 側に供給することができる。 ｒｅｃｖｂ信号を生成するためにデコーダに備えられた選択ラインに関して先 に注記したように、信号ラインは、ピンのプログラミングに基づいて選択可能で あることに留意した。具体的に図１０を参照すると、ＰＣＢは、これを行うため に、接地されている数個のボンド・パッド２７４、および＋５Ｖ電源に結合され ている数個のボンド・パッド２７６を有する。これらのボンド・パッドは、ＩＣ ２７０の選択ライン付近の場所に配置されている。ＩＣ２７０はＰＣＢ２５４上 に実装されている。ＩＣ２７０を実際にＰＣＢ２５４上に実装するとき、ＩＣ上 の選択ピンからボンド・パッドまでボンド・ワイヤを備え、所望の基準電圧を供 給してｒｅｃｖｂ信号の適切な組み合わせを形成し、これによってどのラインが ＩＮラインとなり、どのラインがＯＵＴラインとなるかを制御する。 更に図１０に示すように、モジュール２５０は、モンジュールの１辺に沿って 一列に並んだ１１本のＩ／Ｏピン２８０を有する。これらのピンは、ＰＣＢ２５ ４およびパワー・パドル２５６に接続するため、およびモジュールの一端部にお ける現場側接続のためのものである（図１に示したピンアウトの一例も参照する こと）。ここには図示しないが、システム側回路への接続のために、別の１１本 のＩ／Ｏピンをモジュールの他端部およびモジュールの他方側に備える。 図９および図１０に示す実施態様は、使用可能な１つの具体的な実施態様に過 ぎず、他の実施態様も採用可能である。例えば、図１２を参照すると、変圧器集 成体および回路を単一のモジュールに収容する必要はない。むしろ、これらの構 成部品は、プロセス制御システム内の回路基板またはカード上に分散し、未使用 空間を埋めて、当該カード上の空間使用度を最大限高めることができる。一実施 形態では、各ロジック・ラインは、好ましくは前述の図３および図４に示したよ うな集成体である、パッケージ化した変圧器集成体３５０と、パッケージ化した システム側ＩＣ３５２、およびパッケージ化した現場側ＩＣ３５４を含む。これ ら３つの構成部品を別個にパッケージ化した形態で備えることによって、かかる ロジック・ラインの顧客は、プロセス制御システム内のプロセス制御基板のよう に、より大きなシステム内の所望の位置に回路や変圧器を備えることが可能とな る。 図１１は、図９および図１０に示した形式の分離モジュールはどのように使用 することができるかについて示す一例である。プロセス制御システムにおける公 知のＩ／Ｏ基板は、監視および制御対象の機器への通信およびこの機器からの通 信のための多数対のねじ込み端子３０２を備えた、フィールド側２９８を有する 。ねじ込み端子３０２は、アナログ−ディジタル変換のための単純なパルス幅変 調（ＰＷＭ）またはシグマ−デルタ変換器を典型的に含む回路に電気的に結合さ れ、分離バリアを横切ってシステム側に至り、次いで基板から送信するためのバ ス・インターフェース３２４に結合されている。先に注記したように、容量結合 回路も使用可能であるが、共通モード結合のため、更に光カプラは大きな空間を 占めるため、望ましくない。しかしながら、プロセス制御機器製造業者は、各ね じ込み端子対毎に多数の光カプラを保持するための平行なフィンガが現場側から 延出する、複雑な構成に合わせた光カプラを用いていた。 本発明のモジュールでは、現場側において追加の機能を許しつつ、ロジック分 離用のコンパクトな構成でロジック分離を行うことができる。即ち、回路は、プ ログラマブル増幅器３０４と、マサチューセッツ州ノーウッド(Norwood)のAnalo g Devices Inc.(アナログ・デバイシズ社)が製造するモデルAD7715 Sigma Delta のような、プログラマブル・アナログ−ディジタル（Ａ／Ｄ）変換器３０ ６を含むことができる。ねじ込み端子３０２の各対、増幅器３０４、およびＡ／ Ｄ変換器３０６は、矩形ストリップ３１０に実装される。多数のストリップ３１ ０が並列に配置され、それらの間にあるバリア領域３１２によって、互いから物 理的に離間されている。 基板３００のシステム側３３０は、物理的な分離バリア３１６によって、現場 側２９８から分離されている。分離モジュール３１８は、分離バリア３１６に嵌 め込み、ストリップ３１０の幅以内に納まるように、適切な寸法で設計すること が好ましい。図１０に示すようにピンを一方の長辺の一端部に一列に設け、更に 他方の長辺の他端部に一列に設けることによって、分離バリア３１６の各辺に多 数のピンの配置が可能となることを注記しておく。現場側２９８では、各Ａ／Ｄ 変換器３０６が一連の現場側ピン３２０に結合され、一方システム側３３０では 、１群のピン３２がバス・インターフェース３２４およびマイクロプロセッサ３ ２６にも結合されている。マイクロプロセッサ３２６は、不揮発性メモリ３２８ が連動する。他の回路や保護構造もシステム側に設けることができる。 本発明によれば、電力変圧器を介してシステム側から現場側に電力を供給する ことができるので、また多数のデータ・ラインを現場側に返送することができる ので、Ａ／Ｄ変換器および増幅器双方をプログラム可能な器具（ｐｒｏｇｒａｍ ｍａｂｌｅ）とし、アイソレータが実際に受信する信号を改善することが可能と なる。この場合、信号は、マイクロプロセッサから他の回路に分離バリアを介し て供給することができる。更に、どのラインがＩＮで、どのラインがＯＵＴかを 制御する選択ピンをピン・プログラムする代わりに、選択信号をマイクロプロセ ッサから供給することができるので、一旦ピン・プログラミングにおいてハード ・ワイヤ化するのではなく、ロジック・ラインの方向が制御可能となる。 一実施態様では、ディジタル・ロジック・ラインの各々は、２０Ｍｈｚの帯域 および１１ｎｓの伝搬遅延を有し、非常に高速なデータ伝送を可能にすることが 好ましい。何故なら、各出力は入力論理信号遷移によって更新されるからである 。分離電圧の定格は３，０００Ｖ_RMS（４．８ｋｖにおいて検査した）で、少な くとも１０ｋＶ／μＳの耐過渡性(transient immunity)を有する。質問機構は、 各１０μＳ未満毎に入力を自動的にチェックする。この機構は、起動または障害 状態の後１０μＳ以内に、出力が常に有効となることを保証する。各ドライバは 、Ｍｈｚ当たりに約１３０μＡを必要とするに過ぎず、各受信機はＭｈｚ当たり 約６２μＡを必要とするに過ぎない。バリア全体の全容量は僅か１０ｐｆである 。 ＤＣ−ＤＣ変換変圧器は、電力アイソレータとして機能するが、ロジック・ラ インとは独立している。完全な変換器は、発振器を有し、ＲＣ回路によって周波 数が確立される。発振器からの出力は、フリップ・フロップのクロック入力に入 力され、波形対称(waveform symmetry)のために２つに分割される。フリップ・ フロップのＱおよび非Ｑ出力は、一対のドライバ・トランジスタに入力され、そ の出力は電力カプラの変圧器の一次側に供給される。変圧器の二次側は、ＤＣ出 力信号を供給する全波整流器に結合されている。 以上、本発明の実施形態について説明したが、添付の請求の範囲によって規定 される本発明の範囲から逸脱することなく、変更が可能であることは明白である 。例えば、アイソレータは、３本のラインＯＵＴおよび２本のラインＩＮを有す るものとして示したが、いずれかの方向に０本または全てのラインを備えたり、 あるいは５本以上または以下のラインを備えるというように、別の分配を行うこ とも可能である。加えて、静電シールドを変圧器間に備えることも可能であり、 各変圧器集成体内のリンク巻線周囲にフェライト・リングを形成し、共通モード ・チョークを形成することも可能である。かかるシールドの追加により、潜在的 に耐過渡性を１００ｋＶ／μＳまで高めることが可能となる。２つの巻線を結合 するリンク・ワイヤの代替案として、第１巻線周囲に二重シールドを形成し、第 ２巻線をシールド周囲および第１巻線周囲に形成することができる。次いで、各 シールドを各側に接地し、シールド変圧器を作成する。

Claims (1)

1. 【特許請求の範囲】 １． ディジタル論理信号を分離するロジック・アイソレータであって、 立ち上がりエッジおよび立ち下がりエッジを有するディジタル論理信号を受け 取る送信回路であって、該送信回路は、前記立ち上がりおよび立ち下がりエッジ の時間的な相対位置を示すパルスを供給するエッジ検出回路を有し、これらのパ ルスを送信出力信号として供給する送信回路と、 変圧器集成体であって、 第１コアと、 前記第１コア周囲に巻回され、前記送信出力信号を受け取る第１巻線と、 第２コアと、 前記第２コア周囲に巻回され、前記送信出力信号と実質的に同様な変圧器出力 信号を供給する第２巻線と、 前記第１コアおよび前記第２コアを貫通し、前記第１巻線から受け取った共通 モード過渡信号を接地する接地リンク・ワイヤと、 を含む該変圧器集成体と、 前記変圧器出力信号を受け取り、該変圧器出力信号内のパルスを、前記ディジ タル論理信号における前記立ち上がりおよび立ち下がりエッジと実質的に同じ相 対位置に立ち上がりエッジおよび立ち下がりエッジを有する分離出力信号に変換 する回路を含む受信回路と、 を備えることを特徴とするロジック・アイソレータ。 ２． 請求項１記載のアイソレータにおいて、前記送信回路が、立ち上がりエッ ジおよび立ち下がりエッジを、三レベル・ロジックを有するパルスに変換し、第 １ッレベルが立ち上がりエッジを示し、第２レベルが立ち下がりエッジを示し、 第３レベルが立ち上がりエッジも立ち下がりエッジも示さないことを特徴とする アイソレータ。 ３． 請求項１記載のアイソレータにおいて、前記送信回路が、更に、前記立ち 上がりおよび立ち下がりエッジを示すパルスの幅と同様の幅を有するパルスを供 給するパルス発生器を含み、前記パルスが前記ディジタル論理信号のＤＣレベル を示し、前記変圧器集成体に供給されることを特徴とするアイソレータ。 ４． 請求項３記載のアイソレータにおいて、該アイソレータが、エッジが検出 された後のある時間中、パルスを前記変圧器集成体に供給するのを禁止する回路 を含むことを特徴とするアイソレータ。 ５． 請求項４記載のアイソレータにおいて、前記パルスの周期をＴとした場合 、エッジが検出された後の時点ｔにおいてパルスが供給されるように、単一のパ ルスを禁止し、Ｔ＜ｔ＜２Ｔであることを特徴とするアイソレータ。 ６． 請求項３記載のアイソレータにおいて、前記受信回路が、前記パルス発生 器からのパルスに応答し、前記ディジタル論理信号のＤＣレベルを判定すること を特徴とするアイソレータ。 ７． 請求項１記載のアイソレータにおいて、前記送信回路が、前記変圧器集成 体の第１側にあり、第１リードから前記ディジタル入力信号を受け取り、前記受 信回路が、前記変圧器集成体の第２側にあり、前記受信出力信号を第２リードに 供給し、前記アイソレータが、更に、前記第１側にあり、前記第１巻線から信号 を受け取り、前記第１リードに信号を供給するように結合された受信回路と、前 記第２側にあり、第２巻線に信号を供給し、前記第２リードから信号を受け取る ように結合された送信回路とを備え、前記第１および第２側の各々の前記送信回 路および受信回路が、制御信号によってイネーブルおよびディスエーブルされる ことを特徴とするアイソレータ。 ８． 請求項７記載のアイソレータにおいて、前記制御信号の少なくとも１つが 、変化可能に供給されることを特徴とするアイソレータ。 ９． 請求項７記載のアイソレータにおいて、前記制御信号の少なくとも１つが 、ハード・ワイヤ接続から供給されることを特徴とするアイソレータ。 １０． 請求項１記載のアイソレータにおいて、前記送信回路が、前記ディジタ ル入力信号を受け取るシュミット・トリガと、該シュミット・トリガからの出力 信号を受け取り、前記エッジ検出回路にラッチ信号を供給する透過ラッチとを含 むことを特徴とするアイソレータ。 １１． 請求項１記載のアイソレータにおいて、複数の送信回路と、それぞれの 複数の変圧器集成体と、それぞれの複数の受信回路とが、単一モジュール内に収 容されていることを特徴とするアイソレータ。 １２． ディジタル論理信号を分離するロジック・アイソレータであって、 入力論理信号における立ち上がりエッジおよび立ち下がりエッジを検出し、該 立ち上がりエッジおよび立ち下がりエッジの相対位置を示す出力信号を供給する 入力回路と、 遮へいした単一変圧器を備えた変圧器集成体であって、前記入力回路からの前 記出力信号を受け取り、当該変圧器が受け取った信号と同様の信号を供給する変 圧器集成体と、 前記変圧器からの前記信号を受け取り、前記入力ディジタル論理信号における と同じ相対位置に立ち上がりエッジおよび立ち下がりエッジを有する出力信号を 供給する出力信号回路と、 を備えることを特徴とするロジック・アイソレータ。 １３． 請求項１２記載のアイソレータにおいて、前記変圧器集成体が、第１巻 線を有する第１コアと、第２巻線を有する第２コアと、前記第１コア周囲の部分 と前記第２コア周囲の部分とを有し、誘導的に結合されるディジタル論理信号を 通過させつつ、前記第１巻線を通じて共通モード過渡成分を接地する、接地リン ク・ワイヤとを含むことを特徴とするアイソレータ。 １４． 請求項１２記載のアイソレータにおいて、前記変圧器集成体が、第１巻 線と、該第１巻線周囲のシールドと、前記シールド周囲および前記第１巻線周囲 の第２巻線とを含み、前記第１巻線が被駆動巻線であり、前記第２巻線が受信巻 線であり、前記シールドが前記受信側において接地されることを特徴とするアイ ソレータ。 １５． 請求項１２記載のアイソレータにおいて、前記変圧器集成体が、第１巻 線と、第２巻線と、該巻線間にある２つのシールドとを含み、前記分離バリアの 各側にシールドが１つずつ接地されていることを特徴とするアイソレータ。 １６． 請求項１２記載のアイソレータであって、更に、前記入力論理信号のＤ Ｃレベルを示す周期的信号を供給する手段を備えることを特徴とするアイソレー タ。 １７． ディジタル論理信号を論理的に分離する方法であって、 分離バリアの第１側に、ディジタル論理信号における立ち上がりエッジおよび 立ち下がりエッジを示すエッジ・パルスを供給するステップと、 前記エッジ・パルスのパルス幅に等しいパルス幅を有するリフレッシュ・パル スを周期的に発生するステップであって、前記リフレッシュ・パルスが前記ディ ジタル論理信号のＤＣレベルを示す、ステップと、 前記分離バリアの前記第１側に、前記リフレッシュ・パルスを供給するステッ プと、 前記分離バリアの第２側において、エッジ・パルスおよびリフレッシュ・パル スを有する信号を受信するステップと、 前記受信信号を、前記ディジタル論理信号における立ち上がりエッジおよび立 ち下がりエッジの相対位置を示す出力ディジタル論理信号に変換するステップと 、 から成ることを特徴とする方法。 １８． 請求項１７記載の方法であって、更に、エッジ・パルスが供給された後 、前記変圧器の前記第１側に、少なくとも１つのリフレッシュ信号が供給される のを禁止するステップを含むことを特徴とする方法。 １９． 請求項１８記載の方法において、前記禁止するステップが、前記リフレ ッシュ・パルスが周期Ｔを有するとすると、エッジ後の時点ｔにおいてリフレッ シュパルスを供給するように、１つのパルスを禁止するステップを含み、Ｔ≦ｔ ＜２Ｔであることを特徴とする方法。 ２０． 請求項１６記載の方法において、前記供給するステップが、少なくとも ３つの論理レベルを有するパルスを供給するステップを含み、第１レベルが立ち 上がりエッジを示し、第２レベルが立ち下がりエッジを示し、第３レベルが立ち 上がりエッジも立ち下がりエッジも示さないことを特徴とする方法。 ２１． 請求項１７記載の方法において、前記供給するステップが、前記分離バ リアとしての変圧器集成体にパルスを供給するステップを含むことを特徴とする 方法。 ２２． ディジタル・ロジック・アイソレータであって、 入力ディジタル論理信号を受け取り、該入力ディジタル論理信号の立ち上がり エッジおよび立ち下がりエッジを、パルス幅を有するエッジ・パルスに変換する エッジ検出回路を含む送信回路であって、前記エッジ・パルスを有する送信出力 を供給する、該送信回路と、 所望の周波数のリフレッシュ・パルスを供給するパルス発生器であって、該リ フレッシュ・パルスが前記入力論理信号のＤＣレベルを示す、パルス発生器と、 前記エッジ・パルスおよび前記リフレッシュ・パルスを受け取り、前記エッジ ・パルスおよび前記リフレッシュ・パルスを有する分離出力信号を供給する分離 バリアと、 前記分離出力信号を受け取り、前記エッジ・パルスを用いて、前記入力ディジ タル論理信号における前記立ち上がりおよび立ち下がりエッジと同じ相対位置に 立ち上がりエッジおよび立ち下がりエッジを有する出力ディジタル論理信号を生 成する受信回路と、 を備えることを特徴とするディジタル・ロジッケ・アイソレータ。 ２３． 請求項２２記載のアイソレータにおいて、前記受信回路が、立ち上がり エッジまたは立ち下がりエッジを示す、以前のエッジ・パルスを受け取らなくて も、前記受信回路が前記リフレッシュ・パルスを用いて、前記ディジタル論理信 号の状態変化を判定できるように、前記リフレッシュ・パルスを前記エッジ・パ ルスと論理的に組み合わせることを特徴とするアイソレータ。 ２４． 請求項２２記載のアイソレータにおいて、前記送信回路が、立ち上がり エッジまたは立ち下がりエッジによるパルスの後ある時間期間中、前記パルス発 生器からのパルスを前記分離バリアを横切って供給するのを妨げる回路を有する ことを特徴とするアイソレータ。 ２５． 請求項２４記載のアイソレータにおいて、前記パルス供給を妨げる回路 が、次のリフレッシュ・パルスが、エッジ後の時点ｔにおいて供給されるように 、立ち上がりエッジまたは立ち下がりエッジの後１パルスの供給を妨げることを 特徴とし、Ｔ＜ｔ＜２Ｔであり、Ｔは前記リフレッシュ・パルスの周期であるア イソレータ。 ２６． 請求項２２記載のアイソレータにおいて、前記分離バリアが、遮へいさ れた単一の変圧器を有する変圧器集成体を含むことを特徴とするアイソレータ。 ２７． 請求項２２記載のアイソレータにおいて、前記分離バリアが、第１コア と、該第１コア周囲の第１巻線と、第２コアと、前記第１コアから前記第２コア まで達する接地リンク・ワイヤとを有する、変圧器集成体を含むことを特徴とす るアイソレータ。 ２８． 請求項２２記載のアイソレータにおいて、前記パルス発生器が、２つの パルス発生ユニットを含み、その一方は高ＤＣレベルに応答してパルスを発生し 、その他方は低ＤＣレベルに応答してパルスを発生することを特徴とするアイソ レータ。 ２９． 請求項２８記載のアイソレータにおいて、各パルス発生ユニットが、周 期Ｔのパルスを発生し、該パルス発生ユニットが、それぞれの立ち上がりエッジ または立ち下がりエッジが検出された後時点ｔ＝Ｔにおいて開始するパルスを発 生することを特徴とするアイソレータ。 ３０． ロジック分離モジュールであって、 複数の変圧器集成体と、 ディジタル論理信号をそれぞれの変圧器集成体の一方側へ供給する、および／ または一方側から供給される複数のそれぞれのシステム側回路と、 ディジタル論理信号を前記それぞれの変圧器集成体の他方側へ供給する、およ び／または他方側から供給される複数のそれぞれの現場側回路と、 前記変圧器集成体と、前記システム側回路と、前記フィールド側回路を共に１ つの多チャネル分離モジュールに密閉する筐体と、 を備えることを特徴とするロジック分離モジュール。 ３１． 請求項３０記載のモジュールにおいて、前記システム側回路が、前記モ ジュールの１辺に沿って、第１プリント回路基板（ＰＣＢ）上に実装され、前記 現場側回路が前記モジュールの平行辺上にある第２ＰＣＢ上に備えられているこ とを特徴とするモジュール。 ３２． 請求項３０記載のモジュールにおいて、前記変圧器集成体が、各々、前 記第１ＰＣＢから前記第２ＰＣＢまで達する支持構造によって支持されているこ とを特徴とするモジュール。 ３３． 請求項３２記載のモジュールにおいて、前記変圧器集成体が、各々、ロ ジック・ライン毎に１つのシールド変圧器を含むことを特徴とするモジュール。 ３４． 請求項３０記載のモジュールにおいて、前記変圧器集成体の各々が、ロ ジック・ライン毎に１つのシールド変圧器を含むことを特徴とするモジュール。 ３５． 請求項３０記載のモジュールにおいて、前記変圧器モジュールの各々が 、第１巻線を有する第１コアと、第２巻線を有する第２コアと、前記第１コアか ら前記第２コアまで達する接地リンク・ワイヤとを含み、前記第１巻線が、受信 巻線である被駆動巻線であり、前記シールドが前記受信側において接地されてい ることを特徴とするモジュール。 ３６． 請求項３０記載のモジュールにおいて、前記変圧器集成体の各々が、第 １巻線と、第２巻線と、該第１および第２巻線間に２つのシールドとを含み、前 記分離バリアの各側にシールドが１つずつ接地されていることを特徴とするモジ ュール。 ３７． 請求項３０記載のモジュールにおいて、前記変圧器モジュールの各々が 、第１巻線と、第２巻線と、該第１および第２巻線間に接地シールドとを含むこ とを特徴とするモジュール。