JP2013229815A - 半導体装置及びデータ送信方法 - Google Patents

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    • H01L2924/13055Insulated gate bipolar transistor [IGBT]

Abstract

【課題】受信回路においてデータ信号が誤って復元されることを抑制すること。
【解決手段】一実施の形態に係る半導体装置は、送信回路が、データ信号及び第1の再送要求信号をそれぞれ遅延させた遅延データ信号及び第1の遅延再送要求信号を生成し、遅延データ信号及び第1の遅延再送要求信号のエッジにおいてパルス信号を出力するとともに、遅延データ信号のエッジを跨ぐ所定の期間、第1の遅延再送要求信号のエッジにおけるパルス信号の出力を禁止する。
【選択図】図1

Description

本発明は、半導体装置及びデータ送信方法に関し、例えば絶縁結合素子を備えた半導体装置及びデータ送信方法に関する。

電源電圧の異なる複数の半導体チップ間で信号を送受信する場合、半導体チップ間を絶縁結合素子によって電気的に絶縁しつつ信号を送受信する必要がある。絶縁結合素子としては、コンデンサやコイルなどを用いた交流結合素子あるいは光結合素子(フォトカプラ)などが知られている。特許文献1〜3及び非特許文献1には、絶縁結合素子としてコイルを用いて、信号を送受信する半導体装置が開示されている。

一の半導体チップ上の送信回路から絶縁結合素子を用いて他の半導体チップ上の受信回路へデータ信号を送信する場合、特許文献1には、データ信号がH(High)レベルの間、パルス信号を送信し続け、データ信号がL(Low)レベルの間、パルス信号を送信しない手法が開示されている。

他方、非特許文献1、特許文献2には、データ信号のエッジをトリガとする1回あるいは2回のパルス信号を送信回路から送信する手法が開示されている。ここで、送信回路からは、データ信号の立ち上がりエッジ(ライズエッジ)と立ち下がりエッジ(フォールエッジ)との区別が可能なパルス信号が送信される。そのため、受信回路においてデータ信号を復元することができる。

非特許文献1や特許文献2に開示された手法は、データ信号のエッジのみでパルス信号を送信するため、データ信号がHレベルの間パルス信号を出力し続ける特許文献1に開示された手法に比べ、消費電力が小さく、放射ノイズも小さいという長所を有している。なお、特許文献3には両方の手法が開示されている。

米国特許第6262600号明細書 米国特許第7075329号明細書 米国特許第7302247号明細書

S, Kaeriyama, S. Uchida, M. Furumiya, M. Okada, M. Mizuno, "A 2.5kV isolation 35kV/us CMR 250Mbps 0.13mA/Mbps digital isolator in standard CMOS with an on-chip small transformer", 2010 Symposium on VLSI Circuits, Technical Digest of Technical Papers, 2010, pp197-198

発明者は以下の課題を見出した。
データ信号のエッジのみでパルス信号を送信する手法は、上述した長所を有する一方で、例えばノイズによりデータ信号の値が反転しまう恐れがある。このような誤りを訂正するため、再送要求信号に応じて、何らかのタイミングで(例えば定期的に)、送信回路からデータ信号の値を再送し、データ信号の値を正しい値に維持又は更新することが好ましい。
しかしながら、データ信号のエッジと再送要求信号のエッジとが接近し過ぎると、受信回路においてデータ信号が誤って復元される恐れがあった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、送信回路が、データ信号及び第1の再送要求信号をそれぞれ遅延させた遅延データ信号及び第1の遅延再送要求信号を生成し、前記遅延データ信号及び前記第1の遅延再送要求信号のエッジにおいてパルス信号を出力するとともに、遅延データ信号のエッジを跨ぐ所定の期間、前記第1の遅延再送要求信号のエッジにおける前記パルス信号の出力を禁止する。

前記一実施の形態によれば、受信回路においてデータ信号が誤って復元されることを抑制することができる。

実施の形態1に係る半導体装置を示すブロック図である。 実施の形態1に係る半導体装置の実装例を示す模式図である。 実施の形態1に係る送信回路TX1の具体的な回路構成の一例を示す回路図である。 実施の形態1に係る送信回路TX1の動作の一例を示すタイミングチャートである。 実施の形態1に係る受信回路RX1の具体的な回路構成の一例を示す回路図である。 実施の形態1に係る受信回路RX1の動作の一例を示すタイミングチャートである。 実施の形態1の比較例に係る送信回路TX10の具体的な回路構成の一例を示す回路図である。 受信回路においてデータ信号が誤って復元される例について説明するためのタイミングチャートである。 受信回路においてデータ信号が誤って復元される例について説明するためのタイミングチャートである。 実施の形態2に係る送信回路TX1の具体的な回路構成の一例を示す回路図である。 実施の形態2に係る送信回路TX1の動作の一例を示すタイミングチャートである。 実施の形態3に係る半導体装置2の構成を示すブロック図である。 半導体装置の実装例を示す模式図である。 半導体装置の実装例を示す模式図である。 半導体装置の実装例を示す模式図である。 半導体装置の実装例を示す模式図である。 半導体装置の実装例を示す模式図である。 半導体装置の実装例を示す模式図である。 半導体装置の実装例を示す模式図である。 半導体装置の実装例を示す模式図である。 半導体装置が適用されるインバータ装置を示す図である。 半導体装置が適用されるインバータ装置の動作を示すタイミングチャートである。 実施の形態2の変形例に係る送信回路TX1の具体的な回路構成の一例を示す回路図である。 実施の形態2の変形例に係る送信回路TX1の具体的な回路構成の一例を示す回路図である。 実施の形態2の変形例に係る送信回路TX1の動作の一例を示すタイミングチャートである。 実施の形態2の変形例に係る送信回路TX1の動作の一例を示すタイミングチャートである。

以下、具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

(実施の形態1)
まず、図1を参照して、実施の形態1に係る半導体装置について説明する。図1は、実施の形態1に係る半導体装置1の構成を示すブロック図である。実施の形態1に係る半導体装置1は、送信回路TX1、一次コイルL11、二次コイルL12、受信回路RX1を備え、アイソレータを構成している。

送信回路TX1は、半導体チップCHP1に形成される。なお、半導体チップCHP1は、第1の電源系に属する第1の電源(電源電圧VDD1、接地電圧GND1)によって駆動される。

一次コイルL11、二次コイルL12、受信回路RX1は、半導体チップCHP2に形成される。なお、半導体チップCHP2は、第1の電源系と異なる第2の電源系に属する第2の電源(電源電圧VDD2、接地電圧GND2)によって駆動される。

一次コイルL11、二次コイルL12は、電源電圧の異なる2つの半導体チップCHP1、CHP2を電気的に絶縁しつつ磁界または電界により結合する絶縁結合素子を構成している。この絶縁結合素子により、半導体チップCHP1上の送信回路TX1から電源電圧の異なる半導体チップCHP2上の受信回路RX1へデータ信号を送信することができる。

ここで、図2を参照して、半導体装置1の実装例について説明する。図2は、半導体装置1の実装例を示す図である。なお、図2は、主として送信回路TX1、受信回路RX1及びこれらの間に設けられた一次コイルL11、二次コイルL12の実装例を説明するものである。

図2に示す実装例は、半導体パッケージPKGに2つの半導体チップCHP1、CHP2が搭載される。半導体チップCHP1、CHP2は、それぞれパッドPdを有する。そして、半導体チップCHP1、CHP2のそれぞれのパッドPdは、図示しないボンディングワイヤを介して半導体パッケージPKGに設けられた複数のリード端子(外部端子)Tに接続される。

図2に示すように、半導体チップCHP1には送信回路TX1が形成される。半導体チップCHP2には、受信回路RX1、一次コイルL11、及び二次コイルL12が形成される。また、半導体チップCHP1には、送信回路TX1の出力に接続されるパッドが形成され、半導体チップCHP2には、一次コイルL11の両端にそれぞれ接続されるパッドが形成される。そして、送信回路TX1は、これらパッドとボンディングワイヤBWとを介して、半導体チップCHP2に形成された一次コイルL11と接続される。

なお、図2に示す例では、一次コイルL11及び二次コイルL12が、それぞれ1つの半導体チップ内において上下方向に積層される第1の配線層及び第2の配線層に形成されている。

図1に戻り、半導体装置1の構成例の詳細について説明する。送信回路TX1は、第1の電源系に属する第1の電源に基づき動作する。一方、受信回路RX1は、第2の電源系に属する第2の電源に基づき動作する。

送信回路TX1は、入力データ信号Din1と再送要求信号RT11のエッジに応じて、送信パルス信号P11、P12を出力する。本実施の形態では、送信パルス信号P11は、Hレベル(例えば第1のレベル)を伝達するためのパルス信号であって、一次コイルL11の一端に出力される。他方、送信パルス信号P12は、Lレベル(例えば第2のレベル)を伝達するためのパルス信号であって、一次コイルL11の他端に出力される。

一次コイルL11及び二次コイルL12は、送信回路TX1から出力された送信パルス信号P11、P12を、受信信号VRへ変換し、受信回路RX1に伝達する。具体的には、送信パルス信号P11、P12の遷移により一次コイルL11に流れる電流が変化し、これに応じて二次コイルL12の両端間の電圧である受信信号VRが変化する。

受信回路RX1は、二次コイルL12の受信信号VRに基づいて入力データ信号Din1を復元し、出力データ信号Dout1として出力する。

本実施の形態に係る半導体装置1では、送信回路TX1が、入力データ信号Din1及び再送要求信号RT11を遅延させた遅延データ信号DD1及び遅延再送要求信号DRT11(図3、4を参照して後述)を生成し、遅延データ信号DD1のエッジを跨ぐ所定の期間、遅延再送要求信号DRT11のエッジにおける送信パルス信号P11、P12の発生を禁止する。これにより、受信回路RX1においてデータ信号が誤って復元されることを抑制することができる。

次に、図3を参照して、送信回路TX1の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図3は、実施の形態1に係る送信回路TX1の具体的な回路構成の一例を示す回路図である。図3に示すように、送信回路TX1は、パルス生成回路PGCと2つのANDゲートAN1、AN2とから構成されている。ここで、パルス生成回路PGCは、3つの遅延回路DC11、DC12、DC21、1つのXORゲートXO1、2つのインバータIN1、IN2、4つのライズエッジ検出回路RED11、RED12、RED21、RED22、1つのORゲートOR1を備えている。

以下に接続関係について説明する。
入力データ信号Din1は、遅延回路DC11に入力される。遅延回路DC11は、入力データ信号Din1を遅延時間Tdだけ遅延させた遅延データ信号DD1(第1の遅延信号)を出力する。ここで、入力データ信号Din1ではなく、遅延データ信号DD1が、受信回路に送信され、データ信号として復元される。

そのため、遅延データ信号DD1が、ライズエッジ検出回路RED11に入力される。ライズエッジ検出回路RED11は、遅延データ信号DD1のライズエッジにおいてエッジ検出信号を出力する。
また、インバータIN1を介した遅延データ信号DD1の反転信号が、ライズエッジ検出回路RED12に入力される。ライズエッジ検出回路RED11は、遅延データ信号DD1の反転信号のライズエッジすなわち遅延データ信号DD1のフォールエッジにおいてエッジ検出信号を出力する。

さらに、遅延データ信号DD1は、遅延回路DC12に入力される。遅延回路DC12は、遅延データ信号DD1を遅延時間Tdだけさらに遅延させた遅延データ信号DD2を出力する。
入力データ信号Din1と遅延データ信号DD2とが、XORゲートXO1に入力される。XORゲートXO1は、入力データ信号Din1のエッジから遅延データ信号DD2のエッジまでの2Tdの期間を示す禁止期間信号PP1を出力する。禁止期間信号PP1は、遅延データ信号DD1のエッジの前後Td(合計2Td)の期間、後述する遅延再送要求信号DRT11(第2の遅延信号)のエッジ検出を禁止するための信号である。

再送要求信号RT11は、遅延回路DC21に入力される。遅延回路DC21は、再送要求信号RT11を遅延時間Tdだけ遅延させた遅延再送要求信号DRT11を出力する。ここで、再送要求信号RT11ではなく、遅延再送要求信号DRT11のエッジにおいて、遅延データ信号DD1の値を再送する。

そのため、遅延再送要求信号DRT11は、ライズエッジ検出回路RED21に入力される。ライズエッジ検出回路RED21は、遅延再送要求信号DRT11のライズエッジにおいてエッジ検出信号を出力する。ここで、ライズエッジ検出回路RED21には、禁止期間信号PP1も入力されている。そのため、ライズエッジ検出回路RED21は、遅延再送要求信号DRT11のライズエッジが再送禁止期間(遅延データ信号DD1のエッジの前後Tdの期間)にある場合には、エッジ検出信号を出力しない。

また、インバータIN2を介した遅延再送要求信号DRT11の反転信号は、ライズエッジ検出回路RED22に入力される。ライズエッジ検出回路RED22は、遅延再送要求信号DRT11の反転信号のライズエッジすなわち遅延再送要求信号DRT11のフォールエッジにおいてエッジ検出信号を出力する。ここで、ライズエッジ検出回路RED22にも、禁止期間信号PP1が入力されている。そのため、ライズエッジ検出回路RED22も、遅延再送要求信号DRT11のフォールエッジが再送禁止期間(遅延データ信号DD1のエッジの前後Tdの期間)にある場合には、エッジ検出信号を出力しない。

4つのライズエッジ検出回路RED11、RED12、RED21、RED22から出力されたエッジ検出信号は、ORゲートOR1に入力される。ORゲートOR1からは、総合パルス信号P10が出力される。
総合パルス信号P10は、2つのANDゲートAN1、AN2に入力される。また、ANDゲートAN1には、遅延データ信号DD1が入力される。一方、ANDゲートAN2には、遅延データ信号DD1の反転信号が入力される。
この結果、ANDゲートAN1は、総合パルス信号P10がアクティブ(Hレベル)になったタイミングにおいて、Hレベルを伝達する送信パルス信号P11を出力する。また、ANDゲートAN2は、総合パルス信号P10がアクティブになったタイミングにおいて、Lレベルを伝達する送信パルス信号P12を出力する。

次に、図4を参照して、送信回路TX1の動作について説明する。図4は、実施の形態1に係る送信回路TX1の動作の一例を示すタイミングチャートである。なお、図4に示す動作は、絶縁結合素子としてコイルが用いられる場合に限られず、コンデンサ、GMR素子等が用いられた場合にも同様にも実現可能である。

図4の上から順に、入力データ信号Din1、遅延データ信号DD1、遅延データ信号DD2、禁止期間信号PP1、再送要求信号RT11、遅延再送要求信号DRT11、総合パルス信号P10、送信パルス信号P11、送信パルス信号P12、出力データ信号Dout1が、示されている。

2段目に示された遅延データ信号DD1は、最上段に示された入力データ信号Din1が遅延時間Tdだけ遅延された信号である。上述のように、この遅延データ信号DD1が、最下段に示された出力データ信号Dout1として復元される。
遅延データ信号DD2は、遅延データ信号DD1がさらに遅延時間Tdだけ遅延された信号である。
禁止期間信号PP1は、遅延データ信号DD1のエッジ前後Tdの期間、6段目に示された遅延再送要求信号DRT11のエッジ検出を禁止するための期間信号である。上述の通り、入力データ信号Din1と遅延データ信号DD2から容易に生成することができる。

6段目に示された遅延再送要求信号DRT11は、5段目に示された再送要求信号RT11が遅延時間Tdだけ遅延された信号である。上述のように、遅延再送要求信号DRT11のエッジにおいて、遅延データ信号DD1の値が再送される。

次に、時系列に説明する。
時刻t1では、遅延再送要求信号DRT11がLレベルからHレベルへ切り換わる(つまりライズエッジである)ため、総合パルス信号P10が出力される(つまり、総合パルス信号P10がLレベルからHレベルへ一時的に切り換わる)。また、時刻t1では、遅延データ信号DD1がLレベルであるため、Lレベルを伝達する送信パルス信号P12が出力される。この結果、出力データ信号Dout1として、Lレベルが伝達される。つまり、出力データ信号Dout1の信号レベルは維持される。

時刻t2では、遅延データ信号DD1がLレベルからHレベルへ切り換わる(つまりライズエッジである)ため、総合パルス信号P10が出力される。そして、Hレベルを伝達する送信パルス信号P11が出力される。この結果、出力データ信号Dout1として、Hレベルが伝達される。つまり、出力データ信号Dout1の信号レベルが、LレベルからHレベルへ切り換わる。なお、遅延データ信号DD1のライズエッジである時刻t2の前後Tdの期間は、再送禁止期間である。

時刻t3では、遅延再送要求信号DRT11がHレベルからLレベルへ切り換わる(つまりフォールエッジである)が、再送禁止期間であるため、総合パルス信号P10は出力されない(つまり、総合パルス信号P10はLレベルのままとなる)。

時刻t4では、遅延データ信号DD1がHレベルからLレベルへ切り換わる(つまりフォールエッジである)ため、総合パルス信号P10が出力される。そして、Lレベルを伝達する送信パルス信号P12が出力される。この結果、出力データ信号Dout1として、Lレベルが伝達される。つまり、出力データ信号Dout1の信号レベルが、HレベルからLレベルへ切り換わる。

時刻t3において説明してように、遅延再送要求信号DRT11のエッジが遅延データ信号DD1のエッジに接近し、再送禁止期間に位置する場合、総合パルス信号P10は出力されない。これにより、受信回路RX1においてデータ信号が誤って復元されることを抑制することができる。

次に、図5を参照して、受信回路RX1の具体的な回路構成について説明する。以下に示す回路構成はあくまでも一例である。図5は、実施の形態1に係る受信回路RX1の具体的な回路構成の一例を示す回路図である。図5に示すように、受信回路RX1は、パルス検出回路PDCと2つのパルス拡幅回路PWC1、PWC2、順序回路SLC、ORゲートOR2を備えている。

以下に接続関係について説明する。
送信回路TX1から出力された送信パルス信号P11、P12に応じて二次コイルL12の両端間に発生する受信信号VRは、パルス検出回路PDCに入力される。パルス検出回路PDCは、正パルスを検出した場合は正パルス検出信号PPD1を、負パルスを検出した場合は負パルス検出信号NPD1を出力する。具体的には、送信回路TX1から送信パルス信号P11、P12が出力されると、いずれの場合も1対の正パルス検出信号PPD1、負パルス検出信号NPD1が出力される。しかし、送信パルス信号P11と送信パルス信号P12とでは、正パルス検出信号PPD1と負パルス検出信号NPD1との出力順序が逆転する。本実施の形態では、送信パルス信号P11が出力されると正パルス検出信号PPD1が先に出力され、送信パルス信号P12が出力されると負パルス検出信号NPD1が先に出力される。

正パルス検出信号PPD1がパルス拡幅回路PWC1に、負パルス検出信号NPD1がパルス拡幅回路PWC2に、入力される。パルス拡幅回路PWC1、PWC2は、それぞれ入力された正パルス検出信号PPD1、負パルス検出信号NPD1を拡幅し、正パルス検出信号PPD2、負パルス検出信号NPD2を出力する。ここで、パルス拡幅回路PWC1、PWC2は、正パルス検出信号PPD1、負パルス検出信号NPD1のライズエッジは変更せずに、フォールエッジのみを遅延させる。これにより、正パルス検出信号PPD2のHレベルの期間と、負パルス検出信号NPD2のHレベルの期間とを、一部重複させる。

正パルス検出信号PPD2及び負パルス検出信号NPD2は、順序回路SLCに入力される。順序回路SLCは、入力された正パルス検出信号PPD2及び負パルス検出信号NPD2の順序を判定し、出力データ信号Dout1を出力する。具体的には、順序回路SLCは、正パルス検出信号PPD2が先に入力された場合、出力データ信号DoutとしてHレベルを出力する。他方、順序回路SLCは、負パルス検出信号NPD2が先に入力された場合、出力データ信号Dout1としてLレベルを出力する。

さらに、正パルス検出信号PPD2及び負パルス検出信号NPD2は、ORゲートOR2に入力される。ORゲートOR2はパルス検出信号PD1を出力する。このパルス検出信号PD1は、実施の形態3で後述するように、例えばパルス検出信号PD1が出力されてからの時間を計測するタイマのリセット信号として用いることができる。なお、図5からも明らかなように、ORゲートOR2は、出力データ信号Dout1を生成する上では必須ではない。

次に、図6を参照して、受信回路RX1の動作について説明する。図6は、実施の形態1に係る受信回路RX1の動作の一例を示すタイミングチャートである。図6の上から順に、送信回路TX1から出力された送信パルス信号P11及び送信パルス信号P12、二次コイルL12の受信信号VR、正パルス検出信号PPD1、負パルス検出信号NPD1、正パルス検出信号PPD2、負パルス検出信号NPD2、出力データ信号Dout1、パルス検出信号PD1が、示されている。

3段目に示された二次コイルL12の受信信号VRでは、最上段に示された送信パルス信号P11及び2段目に示された送信パルス信号P12に応じて、グラフ上側に突出した正パルスもしくはグラフ下側に突出した負パルスが発生する。具体的には、送信パルス信号P11のライズエッジ及び送信パルス信号P12のフォールエッジでは、正パルスが発生する。一方、送信パルス信号P11のフォールエッジ及び送信パルス信号P12のライズエッジでは、負パルスが発生する。

4段目に示された正パルス検出信号PPD1は、受信信号VRの正パルス発生タイミングにおいて出力される。
5段目に示された負パルス検出信号NPD1は、受信信号VRの負パルス発生タイミングにおいて出力される。

6段目に示された正パルス検出信号PPD2は、パルス拡幅回路PWC1において正パルス検出信号PPD1のフォールエッジを遅延させることにより拡幅された信号である。
7段目に示された負パルス検出信号NPD2は、パルス拡幅回路PWC2において負パルス検出信号NPD1のフォールエッジを遅延させることにより拡幅された信号である。
9段目に示されたパルス検出信号PD1は、送信パルス信号P11及び送信パルス信号P12が出力される毎に出力される信号である。上述の通り、正パルス検出信号PPD2及び負パルス検出信号NPD2から生成される。

次に、時系列に説明する。
時刻t1では、送信パルス信号P11がLレベルからHレベルへ切り換わるため、受信信号VRに正パルスが発生する。そのため、時刻t1では、正パルス検出信号PPD1、PPD2がLレベルからHレベルへ切り換わる。正パルス検出信号PPD2がLレベルからHレベルへ切り換わった結果、出力データ信号Dout1として、Hレベルが出力される。

時刻t2では、送信パルス信号P11がHレベルからLレベルへ切り換わるため、受信信号VRに負パルスが発生する。そのため、時刻t2では、負パルス検出信号NPD1、NPD2がLレベルからHレベルへ切り換わる。すなわち、時刻t2では、負パルス検出信号NPD2がLレベルからHレベルへ切り換わるが、正パルス検出信号PPD2がHレベルのままである。そのため、出力データ信号Dout1として、Lレベルが出力されず、Hレベルが維持される。つまり、正パルス検出信号PPD2がHレベルの状態で、負パルス検出信号NPD2がLレベルからHレベルへ遷移しても、出力データ信号Dout1は変化しない。

時刻t3では、送信パルス信号P12がLレベルからHレベルへ切り換わるため、受信信号VRに負パルスが発生する。そのため、時刻t3では、負パルス検出信号NPD1、NPD2がLレベルからHレベルへ切り換わる。負パルス検出信号NPD2がLレベルからHレベルへ切り換わった結果、出力データ信号Dout1として、Lレベルが出力される。

時刻t4では、送信パルス信号P12がHレベルからLレベルへ切り換わるため、受信信号VRに正パルスが発生する。そのため、時刻t4では、正パルス検出信号PPD1、PPD2がLレベルからHレベルへ切り換わる。すなわち、時刻t4では、正パルス検出信号PPD2がLレベルからHレベルへ切り換わるが、負パルス検出信号NPD2がHレベルのままである。そのため、出力データ信号Dout1として、Hレベルが出力されず、Lレベルが維持される。つまり、負パルス検出信号NPD2がHレベルの状態で、正パルス検出信号PPD2がLレベルからHレベルへ遷移しても、出力データ信号Dout1は変化しない。

次に、図7を参照して、実施の形態1の比較例に係る送信回路TX10について説明する。図7は、実施の形態1の比較例に係る送信回路TX10の具体的な回路構成の一例を示す回路図である。図7に示すように、送信回路TX10も、パルス生成回路PGCと2つのANDゲートAN1、AN2とから構成されている。ここで、パルス生成回路PGCは、2つのインバータIN1、IN2、4つのライズエッジ検出回路RED11、RED12、RED21、RED22、1つのORゲートOR1を備えている。つまり、図3に示した本実施の形態1に係る送信回路TX1と比べると、3つの遅延回路DC11、DC12、DC21、1つのXORゲートXO1を備えていない。

以下に接続関係について説明する。
比較例に係る送信回路TX10では、入力データ信号Din1が、そのまま受信回路に送信され、データ信号として復元される。
そのため、入力データ信号Din1が、直接ライズエッジ検出回路RED11に入力される。ライズエッジ検出回路RED11は、入力データ信号Din1のライズエッジにおいてエッジ検出信号を出力する。
また、インバータIN1を介した入力データ信号Din1の反転信号が、ライズエッジ検出回路RED12に入力される。ライズエッジ検出回路RED12は、入力データ信号Din1の反転信号のライズエッジすなわち入力データ信号Din1のフォールエッジにおいてエッジ検出信号を出力する。

再送要求信号RT11は、ライズエッジ検出回路RED21に入力される。ライズエッジ検出回路RED21は、再送要求信号RT11のライズエッジにおいてエッジ検出信号を出力する。
また、インバータIN2を介した再送要求信号RT11の反転信号は、ライズエッジ検出回路RED22に入力される。ライズエッジ検出回路RED22は、再送要求信号RT11の反転信号のライズエッジすなわち再送要求信号RT11のフォールエッジにおいてエッジ検出信号を出力する。

4つのライズエッジ検出回路RED11、RED12、RED21、RED22から出力されたエッジ検出信号は、ORゲートOR1に入力される。ORゲートOR1からは、総合パルス信号Pが出力される。
総合パルス信号Pは、2つのANDゲートAN1、AN2に入力される。また、ANDゲートAN1には、入力データ信号Din1が入力される。一方、ANDゲートAN2には、入力データ信号Din1の反転信号が入力される。
この結果、ANDゲートAN1は、総合パルス信号Pがアクティブ(Hレベル)になったタイミングにおいて、Hレベルを伝達する送信パルス信号P1を出力する。また、ANDゲートAN2は、総合パルス信号Pがアクティブになったタイミングにおいて、Lレベルを伝達する送信パルス信号P2を出力する。

以上説明したように、比較例に係る送信回路TX10は、本実施の形態に係る送信回路TX1が備える遅延回路DC11、DC12、DC21、及びXORゲートXO1を備えていない。そのため、入力データ信号Din1のエッジと再送要求信号RT11のエッジとが接近し過ぎた場合、再送要求信号RT11に応じた送信パルス信号P1、P2の発生を禁止することができない。そのため、受信回路においてデータ信号が誤って復元される恐れがあった。

次に、図8、9を参照し、比較例に係る送信回路TX10を用いた場合、受信回路においてデータ信号が誤って復元される例について説明する。受信回路の構成は、図5と同じである。図8、9はいずれも、受信回路においてデータ信号が誤って復元される例について説明するためのタイミングチャートである。なお、あくまでも例であり、その他のメカニズムによりデータ信号が誤って復元されることもある。

図8、9の上から順に、入力データ信号Din1、再送要求信号RT11、送信パルス信号P1、送信パルス信号P2、二次コイルL12の受信信号VR、正パルス検出信号PPD2、負パルス検出信号NPD2、出力データ信号Dout1が、示されている。

まず、図8について説明する。
時刻t1では、入力データ信号Din1がLレベルからHレベルへ切り換わる。そのため、送信パルス信号P1もLレベルからHレベルへ切り換わり、受信信号VRに正パルスが発生する。従って、時刻t1では、正パルス検出信号PPD2がLレベルからHレベルへ切り換わる。その結果、出力データ信号Dout1として、Hレベルが出力される。

時刻t2では、再送要求信号RT11がLレベルからHレベルへ切り換わる。ここで、入力データ信号Din1がHレベルであるため、送信パルス信号P1が出力される。ここで、時刻t1における入力データ信号Din1のライズエッジと、時刻t2における再送要求信号RT11のライズエッジが接近している。そのため、時刻t1で出力された送信パルス信号P1と、時刻t2で出力された送信パルス信号P1とが結合して1つのパルス信号となってしまっている。そのため、受信信号VRに正パルスは発生せず、入力データ信号Din1の値は伝達されない。

時刻t3では、送信パルス信号P1がHレベルからLレベルへ切り換わるため、受信信号VRに負パルスが発生する。そのため、時刻t3では、負パルス検出信号NPD2がLレベルからHレベルへ切り換わる。ここで、時刻t1に立ち上がった正パルス検出信号PPD2は、時刻t3において既にLレベルへ遷移している。そのため、出力データ信号Dout1として、誤ってLレベルが出力されてしまう。このように、2つの送信パルス信号P1(あるいはP2)が結合してしまうことにより、データ信号が誤って復元され得る。

なお、時刻t4では、入力データ信号Din1がHレベルからLレベルへ切り換わり、出力データ信号Dout1として、Lレベルが正しく出力されているため、詳細な説明は省略する。

次に、図9について説明する。
まず、時刻t1では、再送要求信号RT11がLレベルからHレベルへ切り換わり、入力データ信号Din1の値(Lレベル)が、出力データ信号Dout1として、正しく伝達されている。また、時刻t2では、入力データ信号Din1がLレベルからHレベルへ切り換わり、出力データ信号Dout1として、Hレベルが正しく出力されている。そのため、詳細な説明は省略する。

時刻t3では、再送要求信号RT11がHレベルからLレベルへ切り換わる。ここで、入力データ信号Din1がHレベルであるため、送信パルス信号P1が出力される。そのため、送信パルス信号P1もLレベルからHレベルへ切り換わり、受信信号VRに正パルスが発生する。従って、時刻t3では、正パルス検出信号PPD2がLレベルからHレベルへ切り換わる。その結果、出力データ信号Dout1として、Hレベルが伝達される。

時刻t4では、送信パルス信号P1がHレベルからLレベルへ切り換わるため、受信信号VRに負パルスが発生する。そのため、時刻t4では、負パルス検出信号NPD2がLレベルからHレベルへ切り換わる。しかし、上述の通り、正パルス検出信号PPD2がHレベルのままであるため、出力データ信号Dout1として、Lレベルが出力されない。

時刻t5では、入力データ信号Din1がHレベルからLレベルへ切り換わる。そのため、送信パルス信号P2もLレベルからHレベルへ切り換わり、受信信号VRに負パルスが発生する。従って、負パルス検出信号NPD2が出力される。ここで、時刻t4で出力された負パルス検出信号NPD2と、時刻t5で出力された負パルス検出信号NPD2とが結合して1つのパルス信号となってしまっている。そのため、時刻t5では、負パルス検出信号NPD2がLレベルからHレベルへ遷移せず、出力データ信号Dout1として、Lレベルが出力されず、誤ってHレベルに維持される。このように、2つの負パルス検出信号NPD2(あるいは正パルス検出信号PPD2)が結合してしまうことにより、データ信号が誤って復元され得る。

なお、時刻t6では、送信パルス信号P2がHレベルからLレベルへ切り換わるため、受信信号VRに正パルスが発生する。そのため、時刻t6では、正パルス検出信号PPD2がLレベルからHレベルへ切り換わる。しかし、上述の通り、負パルス検出信号NPD2がHレベルのままであるため、出力データ信号Dout1として、Lレベルが出力されない。

以上説明したように、本実施の形態に係る半導体装置1では、送信回路TX1が、入力データ信号Din1及び再送要求信号RT11を遅延させた遅延データ信号DD1及び遅延再送要求信号DRT11を生成し、遅延データ信号DD1のエッジを跨ぐ所定の期間、遅延再送要求信号DRT11のエッジにおける送信パルス信号P11、P12の発生を禁止する。これにより、受信回路RX1においてデータ信号が誤って復元されることを抑制することができる。

(実施の形態2)
次に、図10を参照して、実施の形態2に係る送信回路TX1について説明する。図10は、実施の形態2に係る送信回路TX1の具体的な回路構成の一例を示す回路図である。図10に示すように、送信回路TX1は、パルス生成回路PGCと2つのANDゲートAN1、AN2とから構成されている。ここで、パルス生成回路PGCは、5つの遅延回路DC11、DC12、DC21、DC22、DC31、2つのXORゲートXO1、XO2、2つのインバータIN1、IN2、5つのライズエッジ検出回路RED11、RED12、RED21、RED22、RED31、2つのORゲートOR1、OR3を備えている。

図10に示すように、送信回路TX1には、入力データ信号Din1、再送要求信号RT11に加え、再送要求信号RT12が入力される。例えば、再送要求信号RT11は特定のイベントに応じて不定期に出力され、再送要求信号RT2は定期的に出力される場合などが考えられる。
送信回路TX1は、実施の形態1に係る送信回路TX1の回路構成に加え、さらに、遅延回路DC22、DC31、XORゲートXO2、ORゲートOR3、ライズエッジ検出回路RED31を備えている。

以下に接続関係について説明する。
入力データ信号Din1は、遅延回路DC11に入力される。遅延回路DC11は、入力データ信号Din1を遅延時間Tdだけ遅延させた遅延データ信号DD1(第1の遅延信号)を出力する。ここで、入力データ信号Din1ではなく、遅延データ信号DD1が、受信回路に送信され、データ信号として復元される。

そのため、遅延データ信号DD1が、ライズエッジ検出回路RED11に入力される。ライズエッジ検出回路RED11は、遅延データ信号DD1のライズエッジにおいてエッジ検出信号を出力する。
また、インバータIN1を介した遅延データ信号DD1の反転信号が、ライズエッジ検出回路RED12に入力される。ライズエッジ検出回路RED12は、遅延データ信号DD1の反転信号のライズエッジすなわち遅延データ信号DD1のフォールエッジにおいてエッジ検出信号を出力する。

さらに、遅延データ信号DD1は、遅延回路DC12に入力される。遅延回路DC12は、遅延データ信号DD1を遅延時間Tdだけさらに遅延させた遅延データ信号DD2を出力する。
入力データ信号Din1と遅延データ信号DD2とが、XORゲートXO1に入力される。XORゲートXO1は、入力データ信号Din1のエッジから遅延データ信号DD2のエッジまでの2Tdの期間を示す禁止期間信号PP1を出力する。詳細については後述するが、禁止期間信号PP1は、遅延データ信号DD1のエッジの前後Td(合計2Td)の期間、後述する再送要求信号RT11、RT12を遅延時間Tdだけ遅延させた遅延再送要求信号DRT11、DRT12のエッジ検出を禁止するための信号である。

再送要求信号RT11は、遅延回路DC21に入力される。遅延回路DC21は、再送要求信号RT11を遅延時間Tdだけ遅延させた遅延再送要求信号DRT11を出力する。ここで、再送要求信号RT11ではなく、遅延再送要求信号DRT11のエッジにおいて、遅延データ信号DD1の値を再送する。

そのため、遅延再送要求信号DRT11は、ライズエッジ検出回路RED21に入力される。ライズエッジ検出回路RED21は、遅延再送要求信号DRT11のライズエッジにおいてエッジ検出信号を出力する。ここで、ライズエッジ検出回路RED21には、禁止期間信号PP1も入力されている。そのため、ライズエッジ検出回路RED21は、遅延再送要求信号DRT11のライズエッジが再送禁止期間(遅延データ信号DD1のエッジの前後Tdの期間)にある場合には、エッジ検出信号を出力しない。

また、インバータIN2を介した遅延再送要求信号DRT11の反転信号は、ライズエッジ検出回路RED22に入力される。ライズエッジ検出回路RED22は、遅延再送要求信号DRT11の反転信号のライズエッジすなわち遅延再送要求信号DRT11のフォールエッジにおいてエッジ検出信号を出力する。ここで、ライズエッジ検出回路RED22にも、禁止期間信号PP1が入力されている。そのため、ライズエッジ検出回路RED22も、遅延再送要求信号DRT11のフォールエッジが再送禁止期間(遅延データ信号DD1のエッジの前後Tdの期間)にある場合には、エッジ検出信号を出力しない。

さらに、遅延再送要求信号DRT11は、遅延回路DC22に入力される。遅延回路DC22は、遅延再送要求信号DRT11を遅延時間Tdだけさらに遅延させた遅延再送要求信号DRT21を出力する。
再送要求信号RT11と遅延再送要求信号DRT21とが、XORゲートXO2に入力される。XORゲートXO2は、再送要求信号RT11のエッジから遅延再送要求信号DRT21のエッジまでの2Tdの期間を示す禁止期間信号PP2を出力する。詳細については後述するが、禁止期間信号PP2は、再送要求信号RT11のエッジの前後Td(合計2Td)の期間、後述する再送要求信号RT12を遅延時間Tdだけ遅延させた遅延再送要求信号DRT12のエッジ検出を禁止するための信号である。
禁止期間信号PP1、PP2は、ORゲートOR3に入力される。ORゲートOR3からは、禁止期間信号PP3が出力される。

再送要求信号RT12は、遅延回路DC31に入力される。遅延回路DC31は、再送要求信号RT12を遅延時間Tdだけ遅延させた遅延再送要求信号DRT12を出力する。ここで、再送要求信号RT12ではなく、遅延再送要求信号DRT12のライズエッジにおいて、遅延データ信号DD1の値を再送する。

そのため、遅延再送要求信号DRT12は、ライズエッジ検出回路RED31に入力される。ライズエッジ検出回路RED31は、遅延再送要求信号DRT12のライズエッジにおいてエッジ検出信号を出力する。ここで、ライズエッジ検出回路RED31には、禁止期間信号PP3も入力されている。そのため、ライズエッジ検出回路RED31は、遅延再送要求信号DRT12のライズエッジが再送禁止期間(遅延データ信号DD1及び遅延再送要求信号DRT11のエッジの前後Tdの期間)にある場合には、エッジ検出信号を出力しない。

5つのライズエッジ検出回路RED11、RED12、RED21、RED22、RED31から出力されたエッジ検出信号は、ORゲートOR1に入力される。ORゲートOR1からは、総合パルス信号P10が出力される。
総合パルス信号P10は、2つのANDゲートAN1、AN2に入力される。また、ANDゲートAN1には、遅延データ信号DD1が入力される。一方、ANDゲートAN2には、遅延データ信号DD1の反転信号が入力される。
この結果、ANDゲートAN1は、総合パルス信号P10がアクティブ(Hレベル)になったタイミングにおいて、Hレベルを伝達する送信パルス信号P11を出力する。また、ANDゲートAN2は、総合パルス信号P10がアクティブになったタイミングにおいて、Lレベルを伝達する送信パルス信号P12を出力する。

次に、図11を参照して、送信回路TX1の動作について説明する。図11は、実施の形態2に係る送信回路TX1の動作の一例を示すタイミングチャートである。
図11の上から順に、入力データ信号Din1、遅延データ信号DD1、禁止期間信号PP1、再送要求信号RT11、遅延再送要求信号DRT11、禁止期間信号PP2、再送要求信号RT12、遅延再送要求信号DRT12、総合パルス信号P10、送信パルス信号P11、送信パルス信号P12、出力データ信号Dout1が、示されている。

2段目に示された遅延データ信号DD1は、最上段に示された入力データ信号Din1が遅延時間Tdだけ遅延された信号である。上述のように、この遅延データ信号DD1が、最下段に示された出力データ信号Dout1として復元される。
3段目に示された禁止期間信号PP1は、遅延データ信号DD1のエッジ前後Tdの期間、5段目に示された遅延再送要求信号DRT11及び8段目に示された遅延再送要求信号DRT12のエッジ検出を禁止するための期間信号である。

5段目に示された遅延再送要求信号DRT11は、4段目に示された再送要求信号RT11が遅延時間Tdだけ遅延された信号である。上述のように、遅延再送要求信号DRT11のエッジにおいて、遅延データ信号DD1の値が再送される。
6段目に示された禁止期間信号PP2は、遅延再送要求信号DRT11のエッジ前後Tdの期間、8段目に示された遅延再送要求信号DRT12のエッジ検出を禁止するための期間信号である。

次に、時系列に説明する。
時刻t1では、遅延再送要求信号DRT11がLレベルからHレベルへ切り換わるため、総合パルス信号P10が出力される。また、時刻t1では、遅延データ信号DD1がLレベルであるため、Lレベルを伝達する送信パルス信号P12が出力される。この結果、出力データ信号Dout1として、Lレベルが伝達される。つまり、出力データ信号Dout1の信号レベルは維持される。なお、遅延再送要求信号DRT11のライズエッジである時刻t1の前後Tdの期間は、遅延再送要求信号DRT12による再送禁止期間である。

時刻t2では、遅延再送要求信号DRT12がLレベルからHレベルへ切り換わるが、遅延再送要求信号DRT11のエッジ近傍の再送禁止期間である。そのため、総合パルス信号P10は出力されない。

時刻t3では、遅延データ信号DD1がLレベルからHレベルへ切り換わるため、総合パルス信号P10が出力される。そして、Hレベルを伝達する送信パルス信号P11が出力される。この結果、出力データ信号Dout1として、Hレベルが伝達される。つまり、出力データ信号Dout1の信号レベルが、LレベルからHレベルへ切り換わる。なお、遅延データ信号DD1のライズエッジである時刻t3の前後Tdの期間は、遅延再送要求信号DRT11、DRT12による再送禁止期間である。

時刻t4では、遅延再送要求信号DRT12がLレベルからHレベルへ切り換わるため、総合パルス信号P10が出力される。また、時刻t4では、遅延データ信号DD1がHレベルであるため、Hレベルを伝達する送信パルス信号P11が出力される。この結果、出力データ信号Dout1として、Hレベルが伝達される。つまり、出力データ信号Dout1の信号レベルは維持される。

時刻t5では、遅延再送要求信号DRT11がHレベルからLレベルへ切り換わるが、遅延データ信号DD1のエッジ近傍の再送禁止期間であるため、総合パルス信号P10は出力されない。

時刻t6では、遅延再送要求信号DRT12がLレベルからHレベルへ切り換わるが、遅延データ信号DD1のエッジ近傍の再送禁止期間であるため、総合パルス信号P10は出力されない。なお、時刻t6は、遅延再送要求信号DRT11のエッジ近傍の再送禁止期間でもある。

時刻t7では、遅延データ信号DD1がHレベルからLレベルへ切り換わるため、総合パルス信号P10が出力される。そして、Lレベルを伝達する送信パルス信号P12が出力される。この結果、出力データ信号Dout1として、Lレベルが伝達される。つまり、出力データ信号Dout1の信号レベルが、HレベルからLレベルへ切り換わる。

このように、優先度の高い信号のエッジ近傍では、より優先度の低い信号のエッジに応じた送信パルス信号の出力を禁止する。これにより、受信回路RX1においてデータ信号が誤って復元されることを抑制することができる。なお、再送要求信号は、データ信号を送信する信号であるため、データ信号の優先度が最も高いが、再送要求信号同士の優先度は適宜決定すればよい。

(実施の形態3)
次に、図12を参照して、実施の形態3に係る半導体装置2について説明する。図12は、実施の形態3に係る半導体装置2の構成を示すブロック図である。実施の形態3に係る半導体装置2は、2つの送信回路TX1、TX2、一次コイルL11、L21、二次コイルL12、L22、2つの受信回路RX1、RX2、2つの発振回路OSC1、OSC2、2つの1/10カウンタCTR1、CTR2、2つのタイマTM1、TM2、2つの低電ロックアウト(UVLO:Under Voltage Lock Out)回路UVLO1、UVLO2、2つANDゲートA1、A2、6つのORゲートO1〜O6を備えている。

ここで、送信回路TX1、TX2は、実施の形態2において図10を参照して説明した送信回路TX1と同様の構成を有している。また、受信回路RX1、RX2は、実施の形態1において図5を参照して説明した受信回路RX1と同様の構成を有している。実施の形態3に係る半導体装置2は、パワートランジスタの制御システムに適用されたアイソレータの例である。

まず、主要な構成及び信号の流れについて説明する。
マイコンMCUから出力された制御信号CNT1が、入力データ信号Din1として、送信回路TX1に入力される。また、送信回路TX1には、再送要求信号RT11、RT12も入力される。
送信回路TX1は、実施の形態2において説明したように、入力データ信号Din1、再送要求信号RT11、RT12をそれぞれ同じだけ遅延させた信号のエッジに応じた送信パルス信号P11、P12を出力する。具体的には、優先度の高い信号のエッジに、優先度の低い信号のエッジが接近した場合、優先度の高い信号のエッジに応じた送信パルス信号のみを発生させ、優先度の低い信号に応じた送信パルス信号は発生させない。

送信回路TX1から出力された送信パルス信号P11、P12は、一次コイルL11、二次コイルL12を介して受信回路RX1に送信される。受信回路RX1は、受信した信号からデータ信号を復元し、出力データ信号Dout1を出力する。この出力データ信号Dout1が制御信号CNT2として、パワートランジスタドライバPTDに入力される。
つまり、マイコンMCUから出力された制御信号CNT1が、送信回路TX1及び受信回路RX1を介して、制御信号CNT2としてパワートランジスタドライバPTDに入力される。

他方、エラー検出回路EDCから出力されたエラー検出信号ED1が、入力データ信号Din2として、送信回路TX2に入力される。また、送信回路TX2には、再送要求信号RT21、RT22も入力される。
送信回路TX2も、実施の形態2において説明したように、入力データ信号Din2、再送要求信号RT21、RT22をそれぞれ同じだけ遅延させた信号のエッジに応じた送信パルス信号P21、P22を出力する。具体的には、優先度の高い信号のエッジに、優先度の低い信号のエッジが接近した場合、優先度の高い信号のエッジに応じた送信パルス信号のみを発生させ、優先度の低い信号に応じた送信パルス信号は発生させない。

送信回路TX2から出力された送信パルス信号P21、P22は、一次コイルL21、二次コイルL22を介して受信回路RX2に送信される。受信回路RX2は、受信した信号からデータ信号を復元し、出力データ信号Dout2を出力する。この出力データ信号Dout2がエラー検出信号ED2として、マイコンMCUに入力される。
つまり、エラー検出回路EDCから出力されたエラー検出信号ED1が、送信回路TX2及び受信回路RX2を介して、エラー検出信号ED2としてマイコンMCUに入力される。

以下に詳細な構成及び信号の流れについて説明する。
マイコンMCUから出力された制御信号CNT1が、ANDゲートA1を介して、入力データ信号Din1として送信回路TX1に入力される。ここで、ANDゲートA1には、UVLO回路UVLO1から出力される再送要求信号RT11の反転信号も入力される。再送要求信号RT11は、送信回路TX1にも入力される。

再送要求信号RT11は、正常時にはLレベルであり、電源電圧が低下した異常時には、Hレベルとなる。つまり、再送要求信号RT11がLレベルである正常時は、マイコンMCUから出力された制御信号CNT1が、入力データ信号Din1として、送信回路TX1に入力される。一方、再送要求信号RT11がHレベルの異常時には、ANDゲートA1により、マイコンMCUから出力された制御信号CNT1の送信回路TX1への入力が遮断されるようになっている。

また、実施の形態1、2において説明したように、再送要求信号RT11がLレベルからHレベルあるいはHレベルからLレベルへ遷移するタイミングで、入力データ信号Din1(制御信号CNT1)の値が送信回路TX1から受信回路RX1へ再送される。つまり、電源電圧が低下した場合だけでなく、パワーオン後に電源電圧が上昇し正常値へ移行するタイミングでも、送信側のデータ信号の値と受信側のデータ信号の値を同期させる。

さらに、1/10カウンタCTR1から出力された再送要求信号RT12が、送信回路TX1に入力される。再送要求信号RT12は、発振回路OSC1から出力されたクロック信号の10回に1回の割合でHレベルとなる信号である。例えば、発振回路OSC1から10MHzのクロック信号が出力された場合、1/10カウンタCTR1において、1μs周期(1MHz)の再送要求信号RT12が生成される。再送要求信号RT12により、データ値に変化がなくても10カウントに1回の割合でデータ値が再送される。そのため、ノイズなどにより受信回路RX1において復元したデータ値が反転した場合でも、速やかに正しい値に復帰させることができる。

また、1/10カウンタCTR1は、総合パルス信号P10又はUVLO回路UVLO1から出力される再送要求信号RT11によりリセットされる。つまり、総合パルス信号P10と再送要求信号RT11とを入力とするORゲートO1から出力されるリセット信号RST1によりリセットされる。

送信回路TX1は、入力データ信号Din1、再送要求信号RT11、RT12に基づいて、送信パルス信号P11、P12を出力する。送信パルス信号P11、P12は、一次コイルL11、L12を介して受信回路RX1に入力される。受信回路RX1はデータ信号を復元して、出力データ信号Dout1として出力する。なお、詳細は実施の形態1、2において説明した通りである。

出力データ信号Dout1は、ANDゲートA2を介してパワートランジスタドライバPTDに入力される。ここで、ANDゲートA2には、UVLO回路UVLO2から出力される再送要求信号RT21の反転信号が入力される。また、タイマTM1から出力されるタイムアウト信号TO1の反転信号が入力される。

再送要求信号RT21は、正常時にはLレベルであり、電源電圧が低下した場合、Hレベルとなる。また、タイムアウト信号TO1も正常時にはLレベルであり、所定のカウント(例えば40カウント)まで、パルス検出信号PD1が検出されないと、Hレベルとなる。つまり、再送要求信号RT21及びタイムアウト信号TO1がLレベルである正常時は、出力データ信号Dout1がパワートランジスタドライバPTDに入力される。他方、再送要求信号RT21又はタイムアウト信号TO1がHレベルへ切り換わると、ANDゲートA2により、出力データ信号Dout1のパワートランジスタドライバPTDへの入力が遮断される。また、タイムアウト信号TO1は、受信回路RX1をリセットする。なお、正常に動作していれば、再送要求信号RT12により、10カウントに1回は送信回路TX1からデータ値が再送され、受信回路RX1からパルス検出信号PD1が出力される。そのため、タイマTM1が40カウントに達することはない。一方、送信回路TX1が停止した場合などには、タイムアウト信号TO1が出力される。再送要求信号RT12により、送信回路TX1の動作異常を検出することができる。

ここで、タイマTM1は、発振回路OSC2が出力するクロック信号をカウントする。また、タイマTM1は、受信回路RX1から出力されるパルス検出信号PD1又はUVLO回路UVLO2から出力される再送要求信号RT21によりリセットされる。つまり、パルス検出信号PD1と再送要求信号RT21とを入力とするORゲートO2から出力されるリセット信号RST2によりリセットされる。

他方、エラー検出回路EDCから出力されたエラー検出信号ED1が、ORゲートO5を介して、入力データ信号Din2として送信回路TX2に入力される。エラー検出信号ED1は、正常時にはLレベルであり、何らかのエラーが検出された異常時にはHレベルとなる。ここで、ORゲートO5には、UVLO回路UVLO2から出力される再送要求信号RT21も入力される。再送要求信号RT21は、正常時にはLレベルであり、電源電圧が低下した異常時、Hレベルとなる。つまり、再送要求信号RT21は、エラー信号としても、エラー検出信号ED1と共に送信回路TX2に入力される。

また、実施の形態1、2において説明したように、再送要求信号RT21がLレベルからHレベルあるいはHレベルからLレベルへ遷移するタイミングで、入力データ信号Din2の値が送信回路TX2から受信回路RX2へ再送される。つまり、電源電圧が低下した場合だけでなく、パワーオン後に電源電圧が上昇し正常値へ移行するタイミングでも、送信側のデータ信号の値と受信側のデータ信号の値を同期させる。

さらに、1/10カウンタCTR2から出力された再送要求信号RT22が、送信回路TX1に入力される。再送要求信号RT22は、発振回路OSC2から出力されたクロック信号の10回に1回の割合でHレベルとなる信号である。再送要求信号RT22により、データ値に変化がなくても10カウントに1回の割合でデータ値が再送される。そのため、ノイズなどにより受信回路RX2において復元したデータ値が反転した場合でも、速やかに正しい値に復帰させることができる。

また、1/10カウンタCTR2は、総合パルス信号P20又はUVLO回路UVLO2から出力される再送要求信号RT21によりリセットされる。つまり、総合パルス信号P20と再送要求信号RT21とを入力とするORゲートO3から出力されるリセット信号RST3によりリセットされる。

送信回路TX2は、入力データ信号Din2、再送要求信号RT21、RT22に基づいて、送信パルス信号P21、P22を出力する。送信パルス信号P21、P22は、一次コイルL21、L22を介して受信回路RX2に入力される。受信回路RX2はデータ信号を復元して、出力データ信号Dout2として出力する。

出力データ信号Dout2は、ORゲートO6を介してマイコンMCUに入力される。ここで、ORゲートO6には、UVLO回路UVLO1から出力される再送要求信号RT11が入力される。また、タイマTM2から出力されるタイムアウト信号TO2が入力される。つまり、再送要求信号RT11及びタイムアウト信号TO2は、出力データ信号Dout2と共に、エラー検出信号ED2として、マイコンMCUに入力される。

ここで、タイムアウト信号TO2は、正常時にはLレベルであり、所定のカウント(例えば40カウント)まで、パルス検出信号PD2が検出されないと、Hレベルとなる。また、タイムアウト信号TO2は、受信回路RX2をリセットする。なお、正常に動作していれば、再送要求信号RT22により、10カウントに1回は送信回路TX2からデータ値が再送され、受信回路RX2からパルス検出信号PD2が出力される。そのため、タイマTM2が40カウントに達することはない。一方、送信回路TX2が停止した場合などには、タイムアウト信号TO2が出力される。再送要求信号RT22により、送信回路TX2の動作異常を検出することができる。

ここで、タイマTM2は、発振回路OSC1が出力するクロック信号をカウントする。また、タイマTM2は、受信回路RX2から出力されるパルス検出信号PD2又はUVLO回路UVLO1から出力される再送要求信号RT11によりリセットされる。つまり、パルス検出信号PD2と再送要求信号RT11とを入力とするORゲートO4から出力されるリセット信号RST4によりリセットされる。

(その他の実施の形態)
半導体装置の実装例は、図2に示した実装例に限られるものではない。以下、代表して、半導体装置の他の実装例について、図13〜図20を用いて説明する。なお、図13〜図18は、絶縁結合素子としてコイルが用いられた場合の実装例である。図19は、絶縁結合素子としてコンデンサが用いられた場合の実装例である。図20は、絶縁結合素子としてGMR素子が用いられた場合の実装例である。

図13に示す実装例では、半導体チップCHP1に、送信回路TX1と、絶縁結合素子を構成する一次コイルL11及び二次コイルL12と、が形成され、半導体チップCHP2に、受信回路RX1が形成される。さらに、半導体チップCHP1には、二次コイルL12の両端にそれぞれ接続されるパッドが形成される。また、半導体チップCHP2には、受信回路RX1の入力と接続されるパッドが形成される。そして、受信回路RX1は、これらパッドとボンディングワイヤBWとを介して、半導体チップCHP1に形成された二次コイルL12と接続される。なお、図13に示す実装例では、一次コイルL11と二次コイルL12とが、それぞれ一つの半導体チップにおいて上下方向に積層される第1の配線層及び第2の配線層に形成される。

図14に示す実装例では、半導体チップCHP1に送信回路TX1が形成され、半導体チップCHP2に受信回路RX1が形成され、半導体チップCHP1、CHP2とは異なる半導体チップCHP3に一次コイルL11及び二次コイルL12が形成される。さらに、半導体チップCHP1には、送信回路TX1の出力に接続されるパッドが形成される。半導体チップCHP2には、受信回路RX1の入力に接続されるパッドが形成される。また、半導体チップCHP3には、一次コイルL11の両端にそれぞれ接続されるパッド及び二次コイルL12の両端にそれぞれ接続されるパッドが形成される。そして、送信回路TX1は、これらパッドとボンディングワイヤBWを介して、半導体チップCHP3に形成された一次コイルL11と接続される。また、受信回路RX1は、これらパッドとボンディングワイヤBWを介して、半導体チップCHP3に形成された二次コイルL12と接続される。なお、図14に示す実装例では、一次コイルL11と二次コイルL12とが、それぞれ一つの半導体チップにおいて上下方向に積層される第1の配線層及び第2の配線層に形成される。

図15に示す実装例では、半導体チップCHP1に送信回路TX1及び一次コイルL11が形成され、半導体チップCHP2に受信回路RX1及び二次コイルL12が形成され、半導体チップCHP1と半導体チップCHP2とが積層される。また、半導体チップCHP1と半導体チップCHP2とは、積層された状態において、一次コイルL11の中心位置と二次コイルL12の中心位置とが同一直線状になるように配置される。

図16に示す実装例では、共通の半導体チップCHP4上に送信回路TX1、受信回路RX1、絶縁結合素子を構成する一次コイルL11及び二次コイルL12が形成される。図16の例では、一次コイルL11と二次コイルL12とが、それぞれ半導体チップCHP4上において上下方向に積層される第1の配線層と第2の配線層に形成される。そして、送信回路TX1が配置される領域と受信回路RX1が配置される領域とは、半導体チップCHP4の基板中に形成される絶縁層により互いに絶縁される。

図17及び図18は、図16に示す半導体チップCHP4の基板の断面図である。図17に示す例では、送信回路TX1が形成される領域と受信回路RX1が形成される領域とが絶縁層により電気的に分断される。そして、一次コイルL11及び二次コイルL12は、受信回路RX1が形成される領域に設けられる。一方、図18に示す例では、送信回路TX1が形成される領域と受信回路RX1が形成される領域とが絶縁層により電気的に分断される。そして、一次コイルL11及び二次コイルL12は、送信回路TX1が形成される領域に設けられる。

図19は、図2に示す実装例において絶縁結合素子として用いられるコイルを、コンデンサに置き換えたものである。より具体的には、一次コイルL11をコンデンサの一方の電極C11に置き換え、二次コイルL12をコンデンサの他方の電極C12に置き換えたものである。

図20は、図2に示す実装例において絶縁結合素子として用いられるコイルを、GMR素子に置き換えたものである。より具体的には、一次コイルL11をそのままにして、二次コイルL12をGMR素子R12に置き換えたものである。

上記したように、絶縁結合素子の種類、絶縁結合素子の配置に関しては特に制限はない。なお、上記説明では、絶縁結合素子を半導体チップ上に形成するとしたが、絶縁結合素子は、外付け部品として設けることも可能である。

上記実施の形態1〜3に係る半導体装置の制御対象は、例えば、絶縁ゲートバイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)に代表されるパワートランジスタである。この場合、上記実施の形態1〜3に係る半導体装置は、受信回路によって再生されたデータDout1に応じてパワートランジスタのオンオフを制御することにより、電源と負荷との間の導通状態を制御する。

さらに、上記実施の形態1〜3に係る半導体装置は、例えば、図21に示すような、3相モータ(負荷)を駆動するインバータ装置に適用される。図21に示すインバータ装置は、ハイサイド及びローサイドにそれぞれu相、v相、w相に対応する3つずつ(合計6つ)のパワートランジスタドライバPTD及びエラー検出回路EDCを有している。マイコンMCUから出力された制御信号(例えばUH、UL)が、送信回路TX、コイル、受信回路RXを介して、パワートランジスタドライバPTDに伝達され、制御対象であるIGBTのオンオフが制御される。一方、エラー検出回路EDCが検出したエラー信号が、送信回路TX、コイル、受信回路RXを介して、マイコンMCUに伝達される。

図22のグラフに示すように、マイコンMCUから出力された制御信号(例えばUH、UL)は、PWM制御信号であり、モータに流れる電流(例えばIU)がアナログ的に制御される。ここで、制御信号(例えばUH、UL)が、実施の形態1、2における入力データ信号Din1に相当する。

さらに、図23−26を参照して、実施の形態2の変形例について説明する。図23、24は、実施の形態2の変形例に係る送信回路TX1の具体的な回路構成の一例を示す回路図である。

図23では、図10と比較して、ライズエッジ検出回路RED22を備えていない。そのため、遅延再送要求信号DRT11のライズエッジのみでデータ信号を再送し、フォールエッジでは、データ信号を再送しない。これに伴い、禁止期間信号PP2を生成する論理回路として、XORゲートXO2に代えて、再送要求信号DRT11の入力にインバータ(図面では○で表示)を備えたANDゲートAN3が用いられている。

図24では、図10と比較して、ライズエッジ検出回路RED21を備えていない。そのため、遅延再送要求信号DRT11のフォールエッジのみでデータ信号を再送し、ライズエッジでは、データ信号を再送しない。これに伴い、禁止期間信号PP2を生成する論理回路として、XORゲートXO2に代えて、遅延再送要求信号DRT21の入力にインバータ(図面では○で表示)を備えたANDゲートAN3が用いられている。

図25、26は、実施の形態2の変形例に係る送信回路TX1の動作の一例を示すタイミングチャートである。図25は図23の送信回路TX1に、図26は図24の送信回路TX1に、対応したものである。

図25では、図11のタイミグチャートと比較して、遅延再送要求信号DRT11のフォールエッジである時刻t5では、そもそも総合パルス信号P10が出力されない。また、時刻t5近傍において、禁止期間信号PP2が出力されず、Lレベルのままとなっている。その他の点は、図11と同様であるため、説明を省略する。

図26では、図11のタイミグチャートと比較して、遅延再送要求信号DRT11のライズエッジである時刻t1において、総合パルス信号P10及び送信パルス信号P12が出力されず、Lレベルのままとなっている。また、時刻t1近傍において、禁止期間信号PP2が出力されず、Lレベルのままとなっている。そのため、遅延再送要求信号DRT12のライズエッジである時刻t2において、図11では出力されていなかった総合パルス信号P10及び送信パルス信号P12が出力されている。その他の点は、図11と同様であるため、説明を省略する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

1、2 半導体装置
A1、A2、AN1、AN2 ANDゲート
BW ボンディングワイヤ
C11、C12電極
CHP1−CHP4 半導体チップ
CTR1、CTR2 カウンタ
DC11、DC12、DC21、DC22、DC31 遅延回路
EDC エラー検出回路
IN1、IN2 インバータ
L11、L21 一次コイル
L12、L22 二次コイル
MCU マイコン
O1−O6 ORゲート
OR1−OR3 ORゲート
OSC1、OSC2 発振回路
Pd パッド
PDC パルス検出回路
PGC パルス生成回路
PKG 半導体パッケージ
PTD パワートランジスタドライバ
PWC1、PWC2 パルス拡幅回路
R12 GMR素子
RED11、RED12、RED21、RED22、RED31 ライズエッジ検出回路
RX、RX1、RX2 受信回路
SLC 順序回路
T リード端子
TM1、TM2 タイマ
TX、TX1、TX2 送信回路
UVLO1、UVLO2 UVLO回路
XO1、XO2 XOゲート

Claims (13)

  1. 第1の電源系において動作し、入力されたデータ信号及び第1の再送要求信号に基づいて、パルス信号を出力する送信回路と、
    前記第1の電源系と異なる第2の電源系において動作し、前記パルス信号に基づいて、前記データ信号を復元する受信回路と、
    前記送信回路と前記受信回路とを磁界または電界により結合する絶縁結合素子と、を備え、
    前記送信回路は、
    前記データ信号及び前記第1の再送要求信号をそれぞれ遅延させた遅延データ信号及び第1の遅延再送要求信号を生成し、
    前記遅延データ信号及び前記第1の遅延再送要求信号のエッジにおいて前記パルス信号を出力するとともに、前記遅延データ信号のエッジを跨ぐ所定の期間、前記第1の遅延再送要求信号のエッジにおける前記パルス信号の出力を禁止する、半導体装置。
  2. 前記送信回路は、
    前記遅延データ信号のエッジを跨ぐ所定の期間、前記パルス信号の出力を禁止するための期間信号を生成する第1の論理回路を備えていることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1の論理回路に、前記データ信号と、前記遅延データ信号をさらに遅延させた信号とが入力されることを特徴とする請求項2に記載の半導体装置。
  4. 前記送信回路に、さらに第2の再送要求信号が入力され、
    前記送信回路は、
    前記第2の再送要求信号を遅延させた第2の遅延再送要求信号のエッジにおいて、さらに前記パルス信号を出力すると共に、
    前記遅延データ信号のエッジを跨ぐ所定の期間及び前記第1の再送要求信号のエッジを跨ぐ所定の期間、前記第2の遅延再送要求信号のエッジにおける前記パルス信号の出力を禁止することを特徴とする請求項1に記載の半導体装置。
  5. 前記送信回路は、
    前記第1の再送要求信号のエッジを跨ぐ所定の期間、前記パルス信号の出力を禁止するための期間信号を生成する第2の論理回路を備えていることを特徴とする請求項5に記載の半導体装置。
  6. 前記第2の論理回路に、前記第1の再送要求信号と、前記第1の遅延再送要求信号をさらに遅延させた信号とが入力されることを特徴とする請求項6に記載の半導体装置。
  7. 前記第1の電源系の電圧が所定の値より低い場合、前記第1又は第2の再送要求信号を出力する低電圧ロックアウト回路を、さらに備えることを特徴とする請求項4に記載の半導体装置。
  8. 定期的に前記第1又は第2の再送要求信号を出力する信号生成回路を、さらに備えることを特徴とする請求項4に記載の半導体装置。
  9. 前記受信回路が、所定の期間、前記パルス信号を検出しない場合、エラー信号を出力するタイマをさらに備えることを特徴とする請求項8に記載の半導体装置。
  10. 前記送信回路に前記データ信号を出力するマイコンと、
    前記受信回路が復元した前記データ信号が入力される駆動回路と、をさらに備えることを特徴とする請求項1に記載の半導体装置。
  11. 前記駆動回路により駆動されるパワートランジスタと、
    前記パワートランジスタのオンオフにより電流が制御されるモータと、をさらに備えることを特徴とする請求項10に記載の半導体装置。
  12. 前記絶縁結合素子がコイルを含むことを特徴とする請求項1に記載の半導体装置。
  13. データ信号及び第1の再送要求信号を遅延させ、遅延データ信号及び第1の遅延再送要求信号を生成し、
    前記遅延データ信号及び前記第1の遅延再送要求信号のエッジにおいてパルス信号を出力するとともに、前記遅延データ信号のエッジを跨ぐ所定の期間、前記第1の遅延再送要求信号のエッジにおける前記パルス信号の出力を禁止する、データ送信方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016046723A (ja) * 2014-08-25 2016-04-04 ルネサスエレクトロニクス株式会社 受信装置、通信装置、及び通信方法
WO2016117410A1 (ja) * 2015-01-20 2016-07-28 三菱電機株式会社 信号伝達装置
JP2016174346A (ja) * 2015-03-17 2016-09-29 ルネサスエレクトロニクス株式会社 送信回路、半導体装置及びデータ送信方法
US10224969B2 (en) 2015-03-17 2019-03-05 Renesas Electronics Corporation Transmitter circuit, semiconductor apparatus and data transmission method

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9306614B2 (en) * 2013-03-26 2016-04-05 Stmicroelectronics S.R.L. Power oscillator apparatus with transformer-based power combining for galvanically-isolated bidirectional data communication and power transfer
US9240752B2 (en) 2013-03-26 2016-01-19 Stmicroelectronics S.R.L. Power oscillator apparatus with transformer-based power combining
US10131042B2 (en) 2013-10-21 2018-11-20 Milwaukee Electric Tool Corporation Adapter for power tool devices
JP6248649B2 (ja) * 2014-01-23 2017-12-20 株式会社デンソー 絶縁通信装置
US9450398B2 (en) * 2014-12-30 2016-09-20 Diodes Incorporated Protection circuit for electronic system
US10147722B2 (en) * 2016-08-12 2018-12-04 Renesas Electronics America Inc. Isolated circuit formed during back end of line process

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001513276A (ja) * 1997-02-21 2001-08-28 アナログ デバイセス インコーポレーテッド 耐過渡性が高いロジック・アイソレータ
JP2011146934A (ja) * 2010-01-14 2011-07-28 Nec Corp 送信回路、受信回路、送信方法、受信方法及び信号伝達システム
WO2011092864A1 (ja) * 2010-02-01 2011-08-04 トヨタ自動車株式会社 信号伝達装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625265A (en) * 1995-06-07 1997-04-29 Kollmorgen Corporation Compact, high efficiency electronic motor controller with isolated gate drive for power transistors
US6262600B1 (en) 2000-02-14 2001-07-17 Analog Devices, Inc. Isolator for transmitting logic signals across an isolation barrier
US7075329B2 (en) 2003-04-30 2006-07-11 Analog Devices, Inc. Signal isolators using micro-transformers
US7302247B2 (en) 2004-06-03 2007-11-27 Silicon Laboratories Inc. Spread spectrum isolator
US7421028B2 (en) * 2004-06-03 2008-09-02 Silicon Laboratories Inc. Transformer isolator for digital power supply

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001513276A (ja) * 1997-02-21 2001-08-28 アナログ デバイセス インコーポレーテッド 耐過渡性が高いロジック・アイソレータ
JP2011146934A (ja) * 2010-01-14 2011-07-28 Nec Corp 送信回路、受信回路、送信方法、受信方法及び信号伝達システム
WO2011092864A1 (ja) * 2010-02-01 2011-08-04 トヨタ自動車株式会社 信号伝達装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016046723A (ja) * 2014-08-25 2016-04-04 ルネサスエレクトロニクス株式会社 受信装置、通信装置、及び通信方法
US10367485B2 (en) 2014-08-25 2019-07-30 Renesas Electronics Corporation Receiver, communication device, and communication method
US10027313B2 (en) 2014-08-25 2018-07-17 Renesas Electronics Corporation Receiver, communication device, and communication method
JPWO2016117410A1 (ja) * 2015-01-20 2017-09-07 三菱電機株式会社 信号伝達装置
US10014856B2 (en) 2015-01-20 2018-07-03 Mitsubishi Electric Corporation Signal transmission device
WO2016117410A1 (ja) * 2015-01-20 2016-07-28 三菱電機株式会社 信号伝達装置
JP2016174346A (ja) * 2015-03-17 2016-09-29 ルネサスエレクトロニクス株式会社 送信回路、半導体装置及びデータ送信方法
US10224969B2 (en) 2015-03-17 2019-03-05 Renesas Electronics Corporation Transmitter circuit, semiconductor apparatus and data transmission method

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