JP2001345323A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001345323A JP2001345323A JP2000161574A JP2000161574A JP2001345323A JP 2001345323 A JP2001345323 A JP 2001345323A JP 2000161574 A JP2000161574 A JP 2000161574A JP 2000161574 A JP2000161574 A JP 2000161574A JP 2001345323 A JP2001345323 A JP 2001345323A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- mask
- contact plug
- polysilicon
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 44
- 238000000034 method Methods 0.000 claims abstract description 68
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 61
- 229920005591 polysilicon Polymers 0.000 claims abstract description 61
- 239000003990 capacitor Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 abstract description 19
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 91
- 239000011229 interlayer Substances 0.000 description 58
- 229910052698 phosphorus Inorganic materials 0.000 description 18
- 239000011574 phosphorus Substances 0.000 description 18
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 239000000758 substrate Substances 0.000 description 14
- 239000010410 layer Substances 0.000 description 12
- 238000001459 lithography Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 239000010409 thin film Substances 0.000 description 4
- 238000005304 joining Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- -1 that is Substances 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 成膜、エッチング等の工程数が少なく、各工
程のコントロールが容易で、部材間の電気的接合が確実
な半導体装置及びその製造方法を提供する。 【解決手段】 半導体素子を構成する部材の一部がα−
Ｓｉから成り、ＨＳＧ生成技術による処理が施され、前
記α−Ｓｉから成る部材の一部に半球粒状のポリシリコ
ンが形成されていることを特徴とする。
程のコントロールが容易で、部材間の電気的接合が確実
な半導体装置及びその製造方法を提供する。 【解決手段】 半導体素子を構成する部材の一部がα−
Ｓｉから成り、ＨＳＧ生成技術による処理が施され、前
記α−Ｓｉから成る部材の一部に半球粒状のポリシリコ
ンが形成されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＨＳＧ（Ｈｅｍｉ
−Ｓｐｈｅｒｉｃａｌｇｒａｉｎｄ Ｓｉｌｉｃｏｎ）
生成技術を用いた半導体装置及びその製造方法に関する
ものである。
−Ｓｐｈｅｒｉｃａｌｇｒａｉｎｄ Ｓｉｌｉｃｏｎ）
生成技術を用いた半導体装置及びその製造方法に関する
ものである。
【０００２】
【従来の技術】従来、ＤＲＡＭのように多層構造を有す
る半導体装置の製造方法において、層間を電気的に接続
するために、層間膜に微細なプラグを形成するようにし
ている。
る半導体装置の製造方法において、層間を電気的に接続
するために、層間膜に微細なプラグを形成するようにし
ている。
【０００３】図３〜図５は、従来の製造方法によって、
多層構造を有する半導体装置の層間膜に微細なプラグを
形成する工程を示す断面図である。
多層構造を有する半導体装置の層間膜に微細なプラグを
形成する工程を示す断面図である。
【０００４】先ず、図３（ａ）に示すように、シリコン
基板１０１上に素子分離領域１０２、例えばビットライ
ンとして使用される電極配線１０３、層間膜１０４が既
知の方法で形成される。
基板１０１上に素子分離領域１０２、例えばビットライ
ンとして使用される電極配線１０３、層間膜１０４が既
知の方法で形成される。
【０００５】次に、図３（ｂ）に示すように、前記層間
膜１０４上にマスクとなるポリシリコン膜１０５を形成
する。なお、この膜はアモルファスシリコン（α−Ｓ
ｉ）であってもよい。
膜１０４上にマスクとなるポリシリコン膜１０５を形成
する。なお、この膜はアモルファスシリコン（α−Ｓ
ｉ）であってもよい。
【０００６】次に、前記マスクポリシリコン膜１０５上
にフォトレジストのようなレジスト１０６の膜を形成し
た後、リソグラフィー技術により、前記レジスト１０６
をパターニングして、図３（ｃ）に示すように、プラグ
に対応する部分のレジスト１０６を除去する。
にフォトレジストのようなレジスト１０６の膜を形成し
た後、リソグラフィー技術により、前記レジスト１０６
をパターニングして、図３（ｃ）に示すように、プラグ
に対応する部分のレジスト１０６を除去する。
【０００７】次に、図３（ｄ）に示すように、前記パタ
ーニングしたレジスト１０６をマスクとして、マスクポ
リシリコン膜１０５と層間膜１０４をエッチングすると
領域１０７が形成される。
ーニングしたレジスト１０６をマスクとして、マスクポ
リシリコン膜１０５と層間膜１０４をエッチングすると
領域１０７が形成される。
【０００８】次いで、残存する前記レジスト１０６を除
去した後、新たにポリシリコン（又はα−Ｓｉ）膜を形
成する。そして、前記ポリシリコン（又はα−Ｓｉ）膜
を弱い異方性のエッチングにより除去すると、図４
（ａ）に示すように、ＰＳＣ（ポリサイドウオールコン
タクト）に使用するためのポリシリコン（又はα−Ｓ
ｉ）サイドウオール、すなわちサイドウオールポリシリ
コン膜１０８が形成される。
去した後、新たにポリシリコン（又はα−Ｓｉ）膜を形
成する。そして、前記ポリシリコン（又はα−Ｓｉ）膜
を弱い異方性のエッチングにより除去すると、図４
（ａ）に示すように、ＰＳＣ（ポリサイドウオールコン
タクト）に使用するためのポリシリコン（又はα−Ｓ
ｉ）サイドウオール、すなわちサイドウオールポリシリ
コン膜１０８が形成される。
【０００９】次に、図４（ｂ）に示すように、前記サイ
ドウオールポリシリコン膜１０８をマスクとして、前記
層間膜１０４をエッチングすると、微細なコンタクトホ
ール１０９が形成される。
ドウオールポリシリコン膜１０８をマスクとして、前記
層間膜１０４をエッチングすると、微細なコンタクトホ
ール１０９が形成される。
【００１０】次いで、図４（ｃ）に示すように、新たな
ポリシリコン膜、すなわち埋め込みポリシリコン膜１１
０を形成すると、前記埋め込みポリシリコン膜１１０の
一部は、前記コンタクトホール１０９に侵入して、プラ
グを形成する。
ポリシリコン膜、すなわち埋め込みポリシリコン膜１１
０を形成すると、前記埋め込みポリシリコン膜１１０の
一部は、前記コンタクトホール１０９に侵入して、プラ
グを形成する。
【００１１】次に、図４（ｄ）に示すように、エッチン
グバック、ＣＭＰ法（化学機械研磨法）により、前記埋
め込みポリシリコン膜１１０及びマスクポリシリコン膜
１０５を除去する。
グバック、ＣＭＰ法（化学機械研磨法）により、前記埋
め込みポリシリコン膜１１０及びマスクポリシリコン膜
１０５を除去する。
【００１２】これにより、シリコン基板１０１、電極配
線１０３等と接合する下方部分が微細でありながら、他
層と接合する上方部分、すなわち受け皿領域が広いプラ
グを得ることができるので、図５（ａ）に示すように、
前記層間膜１０４上の第２層間膜１１１中に形成される
第２層配線１１２及びＤＲＡＭのキャパシタに接続され
るセルコンタクト１１３は、各々の位置が対応するプラ
グの位置と厳密に一致していなくても、プラグの広い受
け皿領域と接合することが可能である。
線１０３等と接合する下方部分が微細でありながら、他
層と接合する上方部分、すなわち受け皿領域が広いプラ
グを得ることができるので、図５（ａ）に示すように、
前記層間膜１０４上の第２層間膜１１１中に形成される
第２層配線１１２及びＤＲＡＭのキャパシタに接続され
るセルコンタクト１１３は、各々の位置が対応するプラ
グの位置と厳密に一致していなくても、プラグの広い受
け皿領域と接合することが可能である。
【００１３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法においては、ＰＳＣ（ポ
リサイドウオールコンタクト）を使用するので、成膜工
程数が多くなる。
た従来の半導体装置の製造方法においては、ＰＳＣ（ポ
リサイドウオールコンタクト）を使用するので、成膜工
程数が多くなる。
【００１４】また、図３（ｄ）に示したように、パター
ニングしたレジスト１０６をマスクとして、マスクポリ
シリコン膜１０５及び層間膜１０４をエッチングする際
に、前記層間膜１０４のエッチング量をコントロールす
ることが困難である。
ニングしたレジスト１０６をマスクとして、マスクポリ
シリコン膜１０５及び層間膜１０４をエッチングする際
に、前記層間膜１０４のエッチング量をコントロールす
ることが困難である。
【００１５】さらに、成膜及びエッチングの工程数が多
いために、図６に示すように、微細不純物、すなわちパ
ーティクル１１５が侵入して異常パターン１１４が形成
される危険が多く、さらに、層間膜１０４、第２層間膜
１１１等のエッチング量の制御が不十分となり易いの
で、プラグの受け皿領域が狭くなったり、図７に示すよ
うに、セルコンタクト１１３の下端が深くまで到達しな
かったりして、不完全接合１１５が発生するという問題
が発生した。
いために、図６に示すように、微細不純物、すなわちパ
ーティクル１１５が侵入して異常パターン１１４が形成
される危険が多く、さらに、層間膜１０４、第２層間膜
１１１等のエッチング量の制御が不十分となり易いの
で、プラグの受け皿領域が狭くなったり、図７に示すよ
うに、セルコンタクト１１３の下端が深くまで到達しな
かったりして、不完全接合１１５が発生するという問題
が発生した。
【００１６】本発明は、上記問題点を除去し、成膜、エ
ッチング等の工程数が少なく、各工程のコントロールが
容易で、部材間の電気的接合が確実な半導体装置及びそ
の製造方法を提供することを目的とする。
ッチング等の工程数が少なく、各工程のコントロールが
容易で、部材間の電気的接合が確実な半導体装置及びそ
の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体装置において、半導体素子を構成する部材
の一部がα−Ｓｉから成り、ＨＳＧ生成技術による処理
が施され、前記α−Ｓｉから成る部材の一部に半球粒状
のポリシリコンが形成されていることを特徴とする。
成するために、 〔１〕半導体装置において、半導体素子を構成する部材
の一部がα−Ｓｉから成り、ＨＳＧ生成技術による処理
が施され、前記α−Ｓｉから成る部材の一部に半球粒状
のポリシリコンが形成されていることを特徴とする。
【００１８】〔２〕半導体装置の製造方法において、半
導体素子を構成する部材の一部又はマスクの一部がα−
Ｓｉから成り、ＨＳＧ生成技術による処理を施し、前記
α−Ｓｉから成る部材又はマスクの一部にポリシリコン
を形成することを特徴とする。
導体素子を構成する部材の一部又はマスクの一部がα−
Ｓｉから成り、ＨＳＧ生成技術による処理を施し、前記
α−Ｓｉから成る部材又はマスクの一部にポリシリコン
を形成することを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００２０】図１は本発明の第１の実施の形態の製造方
法によって、多層構造を有する半導体素子の層間膜に微
細なプラグを形成する工程断面図、図２はＨＳＧ生成技
術の一例を示す図である。
法によって、多層構造を有する半導体素子の層間膜に微
細なプラグを形成する工程断面図、図２はＨＳＧ生成技
術の一例を示す図である。
【００２１】ＤＲＡＭのように多層構造を有する半導体
装置を製造するために、先ず、シリコン基板１１上に、
トランジスタ、素子分離領域１２、例えばビットライン
として使用される電極配線１３、層間膜１４等が、既知
の方法で形成される。そして、例えば、エキシマレーザ
光のような短波長の光を利用したリソグラフィ技術によ
り、前記層間膜１４に微小径の孔を形成した後、前記層
間膜１４上にアモルファスシリコン（α−Ｓｉ）を堆積
させると、前記微小径の孔内にも、α−Ｓｉが堆積し
て、コンタクトプラグ１５が形成される。
装置を製造するために、先ず、シリコン基板１１上に、
トランジスタ、素子分離領域１２、例えばビットライン
として使用される電極配線１３、層間膜１４等が、既知
の方法で形成される。そして、例えば、エキシマレーザ
光のような短波長の光を利用したリソグラフィ技術によ
り、前記層間膜１４に微小径の孔を形成した後、前記層
間膜１４上にアモルファスシリコン（α−Ｓｉ）を堆積
させると、前記微小径の孔内にも、α−Ｓｉが堆積し
て、コンタクトプラグ１５が形成される。
【００２２】ここで、前記コンタクトプラグ１５の下端
は、シリコン基板１１、電極配線１３等に接合してい
る。なお、前記コンタクトプラグ１５を形成するために
堆積させるα−Ｓｉは、含有するリンの濃度が低いも
の、好適には１×１０20／ｃｍ3以下の濃度のものであ
る。
は、シリコン基板１１、電極配線１３等に接合してい
る。なお、前記コンタクトプラグ１５を形成するために
堆積させるα−Ｓｉは、含有するリンの濃度が低いも
の、好適には１×１０20／ｃｍ3以下の濃度のものであ
る。
【００２３】その後、エッチングバック、ＣＭＰ法（化
学機械研磨法）により、前記層間膜１４上のα−Ｓｉを
除去すると、図１（ａ）に示すように、層間膜１４中に
微小径のα−Ｓｉのコンタクトプラグ１５が形成された
ものが得られる。
学機械研磨法）により、前記層間膜１４上のα−Ｓｉを
除去すると、図１（ａ）に示すように、層間膜１４中に
微小径のα−Ｓｉのコンタクトプラグ１５が形成された
ものが得られる。
【００２４】次に、図１（ｂ）に示すように、前記層間
膜１４のみを、例えばウエットエッチングにより、選択
的にエッチングして、前記コンタクトプラグ１５の頭部
が前記層間膜１４から突出するようにする。
膜１４のみを、例えばウエットエッチングにより、選択
的にエッチングして、前記コンタクトプラグ１５の頭部
が前記層間膜１４から突出するようにする。
【００２５】次に、ＨＳＧ生成技術による処理を施す
と、図１（ｃ）に示すように、前記コンタクトプラグ１
５の頭部の全面に厚さ約０．０３５μｍのポリシリコン
１６が生成され、前記頭部に広い受け皿領域２０が形成
される。なお、前記生成されるポリシリコン１６の厚さ
は、生成条件を制御することにより、適宜変更できる。
と、図１（ｃ）に示すように、前記コンタクトプラグ１
５の頭部の全面に厚さ約０．０３５μｍのポリシリコン
１６が生成され、前記頭部に広い受け皿領域２０が形成
される。なお、前記生成されるポリシリコン１６の厚さ
は、生成条件を制御することにより、適宜変更できる。
【００２６】これにより、シリコン基板１１、電極配線
１３等と接合する下方部分が微細でありながら、他層の
配線等と接合する上方部分、すなわち受け皿領域２０が
広いコンタクトプラグ１５を得ることができる。
１３等と接合する下方部分が微細でありながら、他層の
配線等と接合する上方部分、すなわち受け皿領域２０が
広いコンタクトプラグ１５を得ることができる。
【００２７】ここで、ＨＳＧ生成技術は、例えばＤＲＡ
Ｍのキャパシタ電極の表面積を増加させる場合に使用さ
れており、含有するリンの濃度が低いα−Ｓｉの表面に
略半球粒状のポリシリコンを生成する処理技術であっ
て、その一例を以下に説明する。
Ｍのキャパシタ電極の表面積を増加させる場合に使用さ
れており、含有するリンの濃度が低いα−Ｓｉの表面に
略半球粒状のポリシリコンを生成する処理技術であっ
て、その一例を以下に説明する。
【００２８】先ず、図２（ａ）示すように、含有するリ
ンの濃度が低いα−Ｓｉからなる薄膜２１（厚さＬ
1 は、約０．１０μｍ）を、その表面の自然酸化膜を除
去した後に、真空室内に設置する。次いで、前記真空室
内を５００〜６５０℃程度の高温かつ１×１０-8ｔｏｒ
ｒ程度の高真空とした状態で、前記真空室内にＳｉ
Ｈ4 、Ｓｉ2 Ｈ6 等のＳｉ系ガスを導入した後、６００
℃以上の温度でアニールすると、図２（ｂ）に示すよう
に、前記薄膜２１の表面に略半球粒状のポリシリコンが
生成され、前記薄膜の厚さＬ2 は約０．１７μｍに増加
する。
ンの濃度が低いα−Ｓｉからなる薄膜２１（厚さＬ
1 は、約０．１０μｍ）を、その表面の自然酸化膜を除
去した後に、真空室内に設置する。次いで、前記真空室
内を５００〜６５０℃程度の高温かつ１×１０-8ｔｏｒ
ｒ程度の高真空とした状態で、前記真空室内にＳｉ
Ｈ4 、Ｓｉ2 Ｈ6 等のＳｉ系ガスを導入した後、６００
℃以上の温度でアニールすると、図２（ｂ）に示すよう
に、前記薄膜２１の表面に略半球粒状のポリシリコンが
生成され、前記薄膜の厚さＬ2 は約０．１７μｍに増加
する。
【００２９】次に、図１（ｄ）に示すように、前記層間
膜１４上に、第２配線層１８及びＤＲＡＭのキャパシ
タ、その他に接続されるセルコンタクト１９を含む第２
層間膜１７を形成する。ここで、前記第２配線層１８及
びセルコンタクト１９は、例えばリソグラフィ技術を用
いて形成するのであるが、この場合、前記受け皿領域２
０が広いので、前記第２層配線１８及びセルコンタクト
１９は、各々の位置が対応する前記コンタクトプラグ１
５との位置合わせが厳密でなくとも、すなわちラフであ
っても、前記コンタクトプラグ１５と接合させることが
可能である。
膜１４上に、第２配線層１８及びＤＲＡＭのキャパシ
タ、その他に接続されるセルコンタクト１９を含む第２
層間膜１７を形成する。ここで、前記第２配線層１８及
びセルコンタクト１９は、例えばリソグラフィ技術を用
いて形成するのであるが、この場合、前記受け皿領域２
０が広いので、前記第２層配線１８及びセルコンタクト
１９は、各々の位置が対応する前記コンタクトプラグ１
５との位置合わせが厳密でなくとも、すなわちラフであ
っても、前記コンタクトプラグ１５と接合させることが
可能である。
【００３０】また、前記コンタクトプラグ１５の頭部の
頂面にもポリシリコン１６が生成されて、前記受け皿領
域２０のハイト（高さ）が高いので、前記セルコンタク
ト１９を形成する際の第２層間膜１７のエッチング量が
十分でなく、前記セルコンタクト１９の下端が前記受け
皿領域２０に接合させることが可能である。
頂面にもポリシリコン１６が生成されて、前記受け皿領
域２０のハイト（高さ）が高いので、前記セルコンタク
ト１９を形成する際の第２層間膜１７のエッチング量が
十分でなく、前記セルコンタクト１９の下端が前記受け
皿領域２０に接合させることが可能である。
【００３１】このように、本実施の形態においては、Ｈ
ＳＧ生成技術による処理を施して、前記コンタクトプラ
グ１５の頭部に広い受け皿領域２０を形成するので、成
膜、エッチング等の工程数が少ないから、パーティクル
が侵入する危険性及び配線パターン不良発生の危険性が
少ない。
ＳＧ生成技術による処理を施して、前記コンタクトプラ
グ１５の頭部に広い受け皿領域２０を形成するので、成
膜、エッチング等の工程数が少ないから、パーティクル
が侵入する危険性及び配線パターン不良発生の危険性が
少ない。
【００３２】さらに、前記コンタクトプラグ１５の頭部
に広くかつハイトの高い受け皿領域２０を形成するの
で、前記第２層配線１８及びセルコンタクト１９と各々
対応する前記コンタクトプラグ１５との位置合わせやエ
ッチング量の制御がラフであっても、確実なコンタクト
が容易に達成される。
に広くかつハイトの高い受け皿領域２０を形成するの
で、前記第２層配線１８及びセルコンタクト１９と各々
対応する前記コンタクトプラグ１５との位置合わせやエ
ッチング量の制御がラフであっても、確実なコンタクト
が容易に達成される。
【００３３】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００３４】図８は本発明の第２の実施の形態の製造方
法によって、多層構造を有する半導体素子の層間膜に微
細なプラグを形成する工程断面図、図９はＨＳＧ生成技
術による処理におけるリンの濃度の影響を示す図であ
る。なお、第１の実施の形態と同じ構成を有するものに
ついては、同じ符号を付与することによってその説明を
省略する。
法によって、多層構造を有する半導体素子の層間膜に微
細なプラグを形成する工程断面図、図９はＨＳＧ生成技
術による処理におけるリンの濃度の影響を示す図であ
る。なお、第１の実施の形態と同じ構成を有するものに
ついては、同じ符号を付与することによってその説明を
省略する。
【００３５】第１の実施の形態と同様にして、図８
（ａ）に示すような、コンタクトプラグ１５の頭部が層
間膜１４から突出するようにしたものを得る。ここで、
前記コンタクトプラグ１５は、後述する配線２３との結
線に使用するか否かにかかわらず、形成可能な場所に全
て形成する。例えば、ゲートアレイイメージに共通のマ
スクを使用して層間膜１４をパターニングして、コンタ
クトプラグ１５用の孔をレイアウトして、すべての孔の
中にコンタクトプラグ１５を形成する。
（ａ）に示すような、コンタクトプラグ１５の頭部が層
間膜１４から突出するようにしたものを得る。ここで、
前記コンタクトプラグ１５は、後述する配線２３との結
線に使用するか否かにかかわらず、形成可能な場所に全
て形成する。例えば、ゲートアレイイメージに共通のマ
スクを使用して層間膜１４をパターニングして、コンタ
クトプラグ１５用の孔をレイアウトして、すべての孔の
中にコンタクトプラグ１５を形成する。
【００３６】次に、層間膜１４上にフォトレジストのよ
うなレジスト２２の膜を形成した後、リソグラフィー技
術により、前記レジスト２２をパターニングして、図８
（ｂ）に示すように、結線に使用しないコンタクトプラ
グ１５ｂに対応する部分のレジスト２２を除去する。す
ると、結線に使用するコンタクトプラグ１５ａはレジス
ト２２によりマスクされた状態となる。そして、図８
（ｂ）に示すように、この状態でリンのイオン注入を行
うと、結線に使用しないコンタクトプラグ１５ｂにのみ
リンがドープされる。
うなレジスト２２の膜を形成した後、リソグラフィー技
術により、前記レジスト２２をパターニングして、図８
（ｂ）に示すように、結線に使用しないコンタクトプラ
グ１５ｂに対応する部分のレジスト２２を除去する。す
ると、結線に使用するコンタクトプラグ１５ａはレジス
ト２２によりマスクされた状態となる。そして、図８
（ｂ）に示すように、この状態でリンのイオン注入を行
うと、結線に使用しないコンタクトプラグ１５ｂにのみ
リンがドープされる。
【００３７】次に、前記層間膜１４上から前記レジスト
２２を除去した後、ＨＳＧ生成技術による処理を施す
と、図８（ｃ）に示すように、前記コンタクトプラグ１
５ａの頭部の全面にポリシリコン１６が生成され、受け
皿領域２０となるが、前記コンタクトプラグ１５ｂの頭
部にはポリシリコン１６が生成されない。
２２を除去した後、ＨＳＧ生成技術による処理を施す
と、図８（ｃ）に示すように、前記コンタクトプラグ１
５ａの頭部の全面にポリシリコン１６が生成され、受け
皿領域２０となるが、前記コンタクトプラグ１５ｂの頭
部にはポリシリコン１６が生成されない。
【００３８】これは、ＨＳＧ生成技術による処理におけ
るポリシリコン生成の下地依存性によるもので、図９
（ａ）に示すように、含有するリンの濃度が低いα−Ｓ
ｉの表面には半球粒状のポリシリコンが生成されるが、
図９（ｂ）に示すように、含有するリンの濃度が高いα
−Ｓｉの表面には半球粒状のポリシリコンが生成されな
い現象である。なお、含有するリンの濃度が高いα−Ｓ
ｉの表面に半球粒状のポリシリコンが生成されない現象
は、一般にｂａｌｄ不良と呼ばれている。
るポリシリコン生成の下地依存性によるもので、図９
（ａ）に示すように、含有するリンの濃度が低いα−Ｓ
ｉの表面には半球粒状のポリシリコンが生成されるが、
図９（ｂ）に示すように、含有するリンの濃度が高いα
−Ｓｉの表面には半球粒状のポリシリコンが生成されな
い現象である。なお、含有するリンの濃度が高いα−Ｓ
ｉの表面に半球粒状のポリシリコンが生成されない現象
は、一般にｂａｌｄ不良と呼ばれている。
【００３９】次に、前記層間膜１４上に第２層間膜１７
を形成し、その後、前記第２層間膜１７にセルコンタク
ト１９用の孔をエッチングにより形成する。なお、前記
セルコンタクト１９用の孔は、前記コンタクトプラグ１
５ａの頭部に形成された受け皿領域２０に到達する深さ
まで形成される。この場合、例えば、前記コンタクトプ
ラグ１５ａ及び１５ｂを形成する際に使用したゲートア
レイイメージに共通のマスクを使用して、第２層間膜１
７をパターニングして、セルコンタクト１９ａ及び１９
ｂ用の孔をレイアウトする。そして、結線に使用するか
否かにかかわらず、すべての孔の中にセルコンタクト１
９ａ及び１９ｂを形成する。
を形成し、その後、前記第２層間膜１７にセルコンタク
ト１９用の孔をエッチングにより形成する。なお、前記
セルコンタクト１９用の孔は、前記コンタクトプラグ１
５ａの頭部に形成された受け皿領域２０に到達する深さ
まで形成される。この場合、例えば、前記コンタクトプ
ラグ１５ａ及び１５ｂを形成する際に使用したゲートア
レイイメージに共通のマスクを使用して、第２層間膜１
７をパターニングして、セルコンタクト１９ａ及び１９
ｂ用の孔をレイアウトする。そして、結線に使用するか
否かにかかわらず、すべての孔の中にセルコンタクト１
９ａ及び１９ｂを形成する。
【００４０】これにより、図８（ｄ）に示すように、前
記コンタクトプラグ１５ａ及びセルコンタクト１９ａ
は、前記コンタクトプラグ１５ａの頭部に生成されたポ
リシリコン１６を介して接合するが、セルコンタクト１
９ａ及び１９ｂ用の孔は、前記コンタクトプラグ１５ａ
の頭部に形成された受け皿領域２０に到達する深さまで
しか形成されていないので、前記コンタクトプラグ１５
ｂ及びセルコンタクト１９ｂは接合しない。
記コンタクトプラグ１５ａ及びセルコンタクト１９ａ
は、前記コンタクトプラグ１５ａの頭部に生成されたポ
リシリコン１６を介して接合するが、セルコンタクト１
９ａ及び１９ｂ用の孔は、前記コンタクトプラグ１５ａ
の頭部に形成された受け皿領域２０に到達する深さまで
しか形成されていないので、前記コンタクトプラグ１５
ｂ及びセルコンタクト１９ｂは接合しない。
【００４１】最後に、前記第２層間膜１７上に配線２３
をセルコンタクト１９ａ及び１９ｂと接合するように形
成する。
をセルコンタクト１９ａ及び１９ｂと接合するように形
成する。
【００４２】このように、第２の実施の形態において
は、ＨＳＧ生成技術による処理を施して、コンタクトプ
ラグ１５ａの頭部に形成した広く、かつハイトの高い受
け皿領域２０を介してコンタクトプラグ１５ａ及びセル
コンタクト１９ａが接合するので、位置合わせやエッチ
ング量の制御がラフであっても、確実なコンタクトが容
易に達成される。
は、ＨＳＧ生成技術による処理を施して、コンタクトプ
ラグ１５ａの頭部に形成した広く、かつハイトの高い受
け皿領域２０を介してコンタクトプラグ１５ａ及びセル
コンタクト１９ａが接合するので、位置合わせやエッチ
ング量の制御がラフであっても、確実なコンタクトが容
易に達成される。
【００４３】また、結線に使用するコンタクトプラグ１
５ａのレイアウトをイオン注入によって行うので、位置
合わせがラフであっても、レジスト２２をパターニング
することができる。
５ａのレイアウトをイオン注入によって行うので、位置
合わせがラフであっても、レジスト２２をパターニング
することができる。
【００４４】さらに、ゲートアレイイメージに共通のマ
スクを使用して、層間膜１４及び第２層間膜１７をパタ
ーニングする場合には、マスクのコストを削減すること
ができる。
スクを使用して、層間膜１４及び第２層間膜１７をパタ
ーニングする場合には、マスクのコストを削減すること
ができる。
【００４５】次に、本発明の第３の実施の形態について
説明する。
説明する。
【００４６】図１０は本発明の第３の実施の形態の製造
方法によって、多層構造を有する半導体素子に微小なキ
ャパシタを形成する工程断面図である。なお、第１及び
第２の実施の形態と同じ構成を有するものについては、
同じ符号を付与することによってその説明を省略する。
方法によって、多層構造を有する半導体素子に微小なキ
ャパシタを形成する工程断面図である。なお、第１及び
第２の実施の形態と同じ構成を有するものについては、
同じ符号を付与することによってその説明を省略する。
【００４７】本実施の形態においては、ＲＯＭ又はＲＡ
Ｍのようにキャパシタの保持する電荷量の差で信号の有
無を判別する半導体装置を製造する。
Ｍのようにキャパシタの保持する電荷量の差で信号の有
無を判別する半導体装置を製造する。
【００４８】先ず、第２の実施の形態と同様にして、図
１０（ａ）に示すように、電荷量の大きいキャパシタの
電極として使用するコンタクトプラグ１５ｃがレジスト
２２によりマスクされた状態のものを得る。そして、こ
の状態でリンのイオン注入を行うと、レジスト２２によ
りマスクされていない電荷量の小さいキャパシタの電極
として使用するコンタクトプラグ１５ｄにのみリンがド
ープされる。
１０（ａ）に示すように、電荷量の大きいキャパシタの
電極として使用するコンタクトプラグ１５ｃがレジスト
２２によりマスクされた状態のものを得る。そして、こ
の状態でリンのイオン注入を行うと、レジスト２２によ
りマスクされていない電荷量の小さいキャパシタの電極
として使用するコンタクトプラグ１５ｄにのみリンがド
ープされる。
【００４９】次に、第２の実施の形態と同様に、層間膜
１４上から前記レジスト２２を除去した後、ＨＳＧ生成
技術による処理を施すと、図１０（ｂ）に示すように、
前記コンタクトプラグ１５ｃの頭部の全面にポリシリコ
ン１６が生成されるが、前記コンタクトプラグ１５ｄの
頭部にはポリシリコン１６が生成されない。
１４上から前記レジスト２２を除去した後、ＨＳＧ生成
技術による処理を施すと、図１０（ｂ）に示すように、
前記コンタクトプラグ１５ｃの頭部の全面にポリシリコ
ン１６が生成されるが、前記コンタクトプラグ１５ｄの
頭部にはポリシリコン１６が生成されない。
【００５０】次に、図１０（ｃ）に示すように、前記コ
ンタクトプラグ１５ｃ及び１５ｄの頭部の周囲に、二酸
化シリコンのような誘電体を被覆して、キャパシタ膜２
４を形成した後、層間膜１４上全面に上部電極２５を形
成する。
ンタクトプラグ１５ｃ及び１５ｄの頭部の周囲に、二酸
化シリコンのような誘電体を被覆して、キャパシタ膜２
４を形成した後、層間膜１４上全面に上部電極２５を形
成する。
【００５１】これにより、前記コンタクトプラグ１５ｃ
及び１５ｄと前記上部電極２５とは、誘電体であるキャ
パシタ膜２４を間に介して対向しているので、キャパシ
タとして機能する。そして、前記コンタクトプラグ１５
ｃの頭部の全面にはポリシリコン１６が生成されて表面
積が大きくなっているので、前記コンタクトプラグ１５
ｃと前記上部電極２５とは、保持する電荷量の大きいキ
ャパシタとして機能し、前記コンタクトプラグ１５ｄと
前記上部電極２５とは、保持する電荷量の小さいキャパ
シタとして機能するので、保持する電荷量の異なるキャ
パシタを有する半導体装置が得られる。
及び１５ｄと前記上部電極２５とは、誘電体であるキャ
パシタ膜２４を間に介して対向しているので、キャパシ
タとして機能する。そして、前記コンタクトプラグ１５
ｃの頭部の全面にはポリシリコン１６が生成されて表面
積が大きくなっているので、前記コンタクトプラグ１５
ｃと前記上部電極２５とは、保持する電荷量の大きいキ
ャパシタとして機能し、前記コンタクトプラグ１５ｄと
前記上部電極２５とは、保持する電荷量の小さいキャパ
シタとして機能するので、保持する電荷量の異なるキャ
パシタを有する半導体装置が得られる。
【００５２】このように、第３の実施の形態において
は、コンタクトプラグ１５ｄにイオン注入した後にＨＳ
Ｇ生成技術による処理を施して、コンタクトプラグ１５
ｃの頭部にのみポリシリコンを生成して表面積を大きく
しているので、保持する電荷量の異なるキャパシタを有
するＲＯＭ又はＲＡＭのような半導体装置を容易に製造
することができる。
は、コンタクトプラグ１５ｄにイオン注入した後にＨＳ
Ｇ生成技術による処理を施して、コンタクトプラグ１５
ｃの頭部にのみポリシリコンを生成して表面積を大きく
しているので、保持する電荷量の異なるキャパシタを有
するＲＯＭ又はＲＡＭのような半導体装置を容易に製造
することができる。
【００５３】また、トランジスタ、キャパシタ等を形成
した後に、ＲＯＭの書き込みが可能となり、ＴＡＴ（応
答時間）の速いＲＯＭを有する半導体装置を得ることが
できる。
した後に、ＲＯＭの書き込みが可能となり、ＴＡＴ（応
答時間）の速いＲＯＭを有する半導体装置を得ることが
できる。
【００５４】次に、本発明の第４の実施の形態について
説明する。
説明する。
【００５５】図１１は本発明の第４の実施の形態の製造
方法によって、半導体素子に配線層を形成する工程断面
図である。なお、第１乃至第３の実施の形態と同じ構成
を有するものについては、同じ符号を付与することによ
ってその説明を省略する。
方法によって、半導体素子に配線層を形成する工程断面
図である。なお、第１乃至第３の実施の形態と同じ構成
を有するものについては、同じ符号を付与することによ
ってその説明を省略する。
【００５６】本実施の形態においては、トランジスタ、
素子分離領域、層間膜、コンタクトプラグ等が既に形成
されたシリコン基板上に配線層を有する半導体装置を製
造する。
素子分離領域、層間膜、コンタクトプラグ等が既に形成
されたシリコン基板上に配線層を有する半導体装置を製
造する。
【００５７】先ず、前記トランジスタ、素子分離領域、
層間膜、コンタクトプラグ等が既に形成されたシリコン
基板上に、エッチング、デポジット等既知の技術を使用
して、α−Ｓｉから成る配線ブロック２６を複数個形成
する。ここで、複数の配線ブロック２６は、前記シリコ
ン基板上に、図１１（ａ）に示すように、レイアウトさ
れる。また、前記複数の配線ブロック２６の相互の間隔
は、好適には、０．０７μｍ以下である。
層間膜、コンタクトプラグ等が既に形成されたシリコン
基板上に、エッチング、デポジット等既知の技術を使用
して、α−Ｓｉから成る配線ブロック２６を複数個形成
する。ここで、複数の配線ブロック２６は、前記シリコ
ン基板上に、図１１（ａ）に示すように、レイアウトさ
れる。また、前記複数の配線ブロック２６の相互の間隔
は、好適には、０．０７μｍ以下である。
【００５８】次に、前記配線ブロック２６が形成された
シリコン基板上にレジスト２２の膜を形成した後、リソ
グラフィー技術により、前記レジスト２２をパターニン
グして、配線パターン２７として使用しない部分のレジ
スト２２を除去する。すると、図１１（ｂ）に示すよう
に、配線パターン２７に使用する配線ブロック２６を結
合する部分がレジスト２２によりマスクされた状態とな
る。そして、この状態でリンのイオン注入を行うと、前
記配線パターン２７に使用しない部分にリンがドープさ
れ、前記配線パターン２７に使用する配線ブロック２６
を結合する部分にはリンがドープされない。
シリコン基板上にレジスト２２の膜を形成した後、リソ
グラフィー技術により、前記レジスト２２をパターニン
グして、配線パターン２７として使用しない部分のレジ
スト２２を除去する。すると、図１１（ｂ）に示すよう
に、配線パターン２７に使用する配線ブロック２６を結
合する部分がレジスト２２によりマスクされた状態とな
る。そして、この状態でリンのイオン注入を行うと、前
記配線パターン２７に使用しない部分にリンがドープさ
れ、前記配線パターン２７に使用する配線ブロック２６
を結合する部分にはリンがドープされない。
【００５９】次に、前記配線パターン２７に使用する配
線ブロック２６を結合する部分上から前記レジスト２２
を除去した後、ＨＳＧ生成技術による処理を施すと、図
１１（ｃ）に示すように、前記配線パターン２７に使用
する配線ブロック２６の結合する部分にのみポリシリコ
ン１６が生成され、隣接する配線ブロック２６同士が接
合されるが、その他の部分にはポリシリコン１６が生成
されない。
線ブロック２６を結合する部分上から前記レジスト２２
を除去した後、ＨＳＧ生成技術による処理を施すと、図
１１（ｃ）に示すように、前記配線パターン２７に使用
する配線ブロック２６の結合する部分にのみポリシリコ
ン１６が生成され、隣接する配線ブロック２６同士が接
合されるが、その他の部分にはポリシリコン１６が生成
されない。
【００６０】これにより、所望の配線ブロック２６同士
が接合され、所望の配線パターン２７が形成される。
が接合され、所望の配線パターン２７が形成される。
【００６１】このように、第４の実施の形態において
は、配線パターン２７として使用しない部分にイオン注
入した後にＨＳＧ生成技術による処理を施して、配線パ
ターン２７に使用する配線ブロック２６の結合する部分
にのみポリシリコンを生成して配線ブロック２６同士を
接合しているので、所望の配線パターン２７を有する半
導体装置を容易に製造することができる。
は、配線パターン２７として使用しない部分にイオン注
入した後にＨＳＧ生成技術による処理を施して、配線パ
ターン２７に使用する配線ブロック２６の結合する部分
にのみポリシリコンを生成して配線ブロック２６同士を
接合しているので、所望の配線パターン２７を有する半
導体装置を容易に製造することができる。
【００６２】また、配線ブロック２６のレイアウトは、
配線パターン２７にかかわらず、共通であるから、配線
ブロック２６を形成するためのマスクが共通化できるの
で、マスク製造コストを削減することができる。
配線パターン２７にかかわらず、共通であるから、配線
ブロック２６を形成するためのマスクが共通化できるの
で、マスク製造コストを削減することができる。
【００６３】次に、本発明の第５の実施の形態について
説明する。
説明する。
【００６４】図１２〜図１３は本発明の第５の実施の形
態の製造方法によって、多層構造を有する半導体素子の
層間膜に微小径のプラグを形成する工程断面図である。
なお、第１乃至第４の実施の形態と同じ構成を有するも
のについては、同じ符号を付与することによってその説
明を省略する。
態の製造方法によって、多層構造を有する半導体素子の
層間膜に微小径のプラグを形成する工程断面図である。
なお、第１乃至第４の実施の形態と同じ構成を有するも
のについては、同じ符号を付与することによってその説
明を省略する。
【００６５】ＤＲＡＭのように多層構造を有する半導体
装置の製造するために、先ず、シリコン基板１１上に、
トランジスタ、素子分離領域１２、例えばビットライン
として使用される電極配線１３、層間膜１４等が、既知
の方法で形成される。そして、前記層間膜１４上にマス
クとなるα−Ｓｉの膜、すなわちマスクＳｉ２８を形成
する。
装置の製造するために、先ず、シリコン基板１１上に、
トランジスタ、素子分離領域１２、例えばビットライン
として使用される電極配線１３、層間膜１４等が、既知
の方法で形成される。そして、前記層間膜１４上にマス
クとなるα−Ｓｉの膜、すなわちマスクＳｉ２８を形成
する。
【００６６】次に、前記マスクＳｉ２８上にレジスト２
２の膜を形成した後、リソグラフィー技術により、前記
レジスト２２をパターニングして、後述する領域２９に
対応する部分のレジスト２２を除去した後、前記パター
ニングしたレジスト２２をマスクとして、前記マスクＳ
ｉ２８をエッチングすると、図１２（ａ）に示すよう
に、領域２９が形成される。
２の膜を形成した後、リソグラフィー技術により、前記
レジスト２２をパターニングして、後述する領域２９に
対応する部分のレジスト２２を除去した後、前記パター
ニングしたレジスト２２をマスクとして、前記マスクＳ
ｉ２８をエッチングすると、図１２（ａ）に示すよう
に、領域２９が形成される。
【００６７】次に、前記レジスト２２を除去した後に、
ＨＳＧ生成技術による処理を施すと、図１２（ｂ）に示
すように、前記マスクＳｉ２８の全面にポリシリコン１
６が生成され、前記領域２９の径が縮小された状態とな
る。
ＨＳＧ生成技術による処理を施すと、図１２（ｂ）に示
すように、前記マスクＳｉ２８の全面にポリシリコン１
６が生成され、前記領域２９の径が縮小された状態とな
る。
【００６８】次に、前記領域２９の径が縮小された状態
のマスクＳｉ２８をマスクとして、層間膜１４をエッチ
ングすると、図１２（ｃ）に示すように、コンタクトホ
ール３０が形成される。ここで、前記コンタクトホール
３０の径は、前記ポリシリコン１６によって縮小された
領域２９の径に対応するのであるから、微小である。
のマスクＳｉ２８をマスクとして、層間膜１４をエッチ
ングすると、図１２（ｃ）に示すように、コンタクトホ
ール３０が形成される。ここで、前記コンタクトホール
３０の径は、前記ポリシリコン１６によって縮小された
領域２９の径に対応するのであるから、微小である。
【００６９】次に、図１３（ａ）に示すように、新たな
ポリシリコンの膜、すなわち埋め込みポリシリコン３１
を形成すると、前記埋め込みポリシリコン３１の一部
は、前記コンタクトホール３０に侵入して、微小径のコ
ンタクトプラグ１５を形成する。
ポリシリコンの膜、すなわち埋め込みポリシリコン３１
を形成すると、前記埋め込みポリシリコン３１の一部
は、前記コンタクトホール３０に侵入して、微小径のコ
ンタクトプラグ１５を形成する。
【００７０】次に、図１３（ｂ）に示すように、エッチ
ングバック、ＣＭＰ法により、前記埋め込みポリシリコ
ン３１及びマスクＳｉ２８を除去する。これにより、層
間膜１４中に微小径のコンタクトプラグ１５を有する半
導体装置が得られる。
ングバック、ＣＭＰ法により、前記埋め込みポリシリコ
ン３１及びマスクＳｉ２８を除去する。これにより、層
間膜１４中に微小径のコンタクトプラグ１５を有する半
導体装置が得られる。
【００７１】このように、第５の実施の形態において
は、従来のようにＰＳＣ（ポリサイドウオールコンタク
ト）に使用するサイドウオールポリシリコンをマスクと
せずに、ＨＳＧ生成技術による処理を施して領域２９の
径が縮小されたマスクＳｉ２８をマスクとして、層間膜
１４をエッチングによりコンタクトホール３０を形成す
るので、微小径のコンタクトホール３０を容易に製造す
ることができる。
は、従来のようにＰＳＣ（ポリサイドウオールコンタク
ト）に使用するサイドウオールポリシリコンをマスクと
せずに、ＨＳＧ生成技術による処理を施して領域２９の
径が縮小されたマスクＳｉ２８をマスクとして、層間膜
１４をエッチングによりコンタクトホール３０を形成す
るので、微小径のコンタクトホール３０を容易に製造す
ることができる。
【００７２】また、コンタクトホール３０の径は、ＨＳ
Ｇ生成技術による処理で生成されるポリシリコン１６の
厚みを制御することで、容易に制御することができる。
Ｇ生成技術による処理で生成されるポリシリコン１６の
厚みを制御することで、容易に制御することができる。
【００７３】さらに、ＰＳＣに使用するサイドウオール
ポリの生成、サイドウオールエッチング等の工程が省略
できるので、半導体装置の製造コストを削減することが
できる。
ポリの生成、サイドウオールエッチング等の工程が省略
できるので、半導体装置の製造コストを削減することが
できる。
【００７４】次に、本発明の第６の実施の形態について
説明する。
説明する。
【００７５】図１４〜図１５は本発明の第６の実施の形
態の製造方法によって、多層構造を有する半導体素子の
層間膜に微小径のプラグを形成する工程図である。な
お、図１５（ｂ）は、図１５（ａ）におけるｘ−ｙ線断
面矢視図である。また、第１乃至第５の実施の形態と同
じ構成を有するものについては、同じ符号を付与するこ
とによってその説明を省略する。
態の製造方法によって、多層構造を有する半導体素子の
層間膜に微小径のプラグを形成する工程図である。な
お、図１５（ｂ）は、図１５（ａ）におけるｘ−ｙ線断
面矢視図である。また、第１乃至第５の実施の形態と同
じ構成を有するものについては、同じ符号を付与するこ
とによってその説明を省略する。
【００７６】本実施の形態においては、第５の実施の形
態と同様にして、マスクＳｉ２８にコンタクトホール３
０に対応する領域２９を形成する。ここで、前記領域２
９は、前記マスクＳｉ２８に、図１４（ａ）に示すよう
に、レイアウトされる。また、前記領域２９の径は、好
適には、０．１０μｍ程度である。
態と同様にして、マスクＳｉ２８にコンタクトホール３
０に対応する領域２９を形成する。ここで、前記領域２
９は、前記マスクＳｉ２８に、図１４（ａ）に示すよう
に、レイアウトされる。また、前記領域２９の径は、好
適には、０．１０μｍ程度である。
【００７７】次に、前記領域２９が形成されたマスクＳ
ｉ２８上にレジスト２２の膜を形成した後、リソグラフ
ィー技術により、前記レジスト２２をパターニングし
て、コンタクトホール３０を形成する部分のレジスト２
２を除去する。すると、図１４（ｂ）に示すように、コ
ンタクトホール３０を形成しない部分の領域２９がレジ
スト２２によりマスクされた状態となる。そして、この
状態でリンのイオン注入を行うと、前記コンタクトホー
ル３０を形成する部分にリンがドープされ、前記コンタ
クトホール３０を形成しない部分の領域２９にはリンが
ドープされない。
ｉ２８上にレジスト２２の膜を形成した後、リソグラフ
ィー技術により、前記レジスト２２をパターニングし
て、コンタクトホール３０を形成する部分のレジスト２
２を除去する。すると、図１４（ｂ）に示すように、コ
ンタクトホール３０を形成しない部分の領域２９がレジ
スト２２によりマスクされた状態となる。そして、この
状態でリンのイオン注入を行うと、前記コンタクトホー
ル３０を形成する部分にリンがドープされ、前記コンタ
クトホール３０を形成しない部分の領域２９にはリンが
ドープされない。
【００７８】次に、前記レジスト２２を除去した後、Ｈ
ＳＧ生成技術による処理を施すと、図１４（ｃ）に示す
ように、前記コンタクトホール３０を形成しない部分の
領域２９にのみポリシリコン１６が生成され、前記領域
２９は閉塞されるが、その他の領域２９は、ポリシリコ
ン１６が生成されないので、閉塞されない。
ＳＧ生成技術による処理を施すと、図１４（ｃ）に示す
ように、前記コンタクトホール３０を形成しない部分の
領域２９にのみポリシリコン１６が生成され、前記領域
２９は閉塞されるが、その他の領域２９は、ポリシリコ
ン１６が生成されないので、閉塞されない。
【００７９】次に、前記一部の領域２９が閉塞されたマ
スクＳｉ２８をマスクとして、層間膜１４をエッチング
すると、閉塞されない領域２９に対応した位置にコンタ
クトホール３０が形成される。
スクＳｉ２８をマスクとして、層間膜１４をエッチング
すると、閉塞されない領域２９に対応した位置にコンタ
クトホール３０が形成される。
【００８０】その後、第５の実施の形態と同様にして、
埋め込みポリ３１の形成、埋め込みポリ３１及びマスク
Ｓｉ２８除去等の工程を行うと、図１５（ａ）及び図１
５（ｂ）に示すように、層間膜１４中の前記閉塞されな
い領域２９に対応した位置に、コンタクトプラグ１５が
形成される。
埋め込みポリ３１の形成、埋め込みポリ３１及びマスク
Ｓｉ２８除去等の工程を行うと、図１５（ａ）及び図１
５（ｂ）に示すように、層間膜１４中の前記閉塞されな
い領域２９に対応した位置に、コンタクトプラグ１５が
形成される。
【００８１】このように、第６の実施の形態において
は、マスクＳｉ２８のコンタクトホール３０を形成する
部分、すなわちコンタクトプラグ１５を形成する部分に
イオン注入した後にＨＳＧ生成技術による処理を施し
て、コンタクトプラグ１５を形成しない部分に対応する
領域２９にポリシリコンを生成して閉塞しているので、
所望の位置にコンタクトプラグ１５を有する半導体装置
を容易に製造することができる。
は、マスクＳｉ２８のコンタクトホール３０を形成する
部分、すなわちコンタクトプラグ１５を形成する部分に
イオン注入した後にＨＳＧ生成技術による処理を施し
て、コンタクトプラグ１５を形成しない部分に対応する
領域２９にポリシリコンを生成して閉塞しているので、
所望の位置にコンタクトプラグ１５を有する半導体装置
を容易に製造することができる。
【００８２】また、領域２９のレイアウトは、コンタク
トプラグ１５のレイアウトにかかわらず、共通であるか
ら、マスクＳｉ２８のエッチングのためのマスクが共通
化でき、製造コストを削減することができる。
トプラグ１５のレイアウトにかかわらず、共通であるか
ら、マスクＳｉ２８のエッチングのためのマスクが共通
化でき、製造コストを削減することができる。
【００８３】次に、本発明の第７の実施の形態について
説明する。
説明する。
【００８４】図１６〜図１７は本発明の第７の実施の形
態の製造方法によって、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造のＭＯＳＦＥＴのようなトラ
ンジスタのゲート電極のサイドウオールを形成する工程
断面図である。なお、第１乃至第６の実施の形態と同じ
構成を有するものについては、同じ符号を付与すること
によってその説明を省略する。
態の製造方法によって、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造のＭＯＳＦＥＴのようなトラ
ンジスタのゲート電極のサイドウオールを形成する工程
断面図である。なお、第１乃至第６の実施の形態と同じ
構成を有するものについては、同じ符号を付与すること
によってその説明を省略する。
【００８５】ＤＲＡＭのようにＭＯＳＦＥＴのようなト
ランジスタを有する半導体装置を製造するために、先
ず、図１６（ａ）に示すように、シリコン基板１１にゲ
ート電極３２ａ，３２ｂが、既知の方法で形成される。
なお、ゲート電極３２ａ，３２ｂとシリコン基板１１の
間には、通常、絶縁膜が介在する。
ランジスタを有する半導体装置を製造するために、先
ず、図１６（ａ）に示すように、シリコン基板１１にゲ
ート電極３２ａ，３２ｂが、既知の方法で形成される。
なお、ゲート電極３２ａ，３２ｂとシリコン基板１１の
間には、通常、絶縁膜が介在する。
【００８６】次に、図１６（ｂ）に示すように、前記シ
リコン基板１１上にα−Ｓｉの膜、すなわちサイドウオ
ールＳｉ３３を形成する。
リコン基板１１上にα−Ｓｉの膜、すなわちサイドウオ
ールＳｉ３３を形成する。
【００８７】次に、前記サイドウオールＳｉ３３上にレ
ジスト２２の膜を形成した後、リソグラフィー技術によ
り、前記レジスト２２をパターニングして、サイドウオ
ール長の短いトランジスタ用のゲート電極３２ｂ周囲の
サイドウオールＳｉ３３上のレジスト２２を除去する。
すると、図１６（ｃ）に示すように、サイドウオール長
の長いトランジスタ用のゲート電極３２ａ周囲のサイド
ウオールＳｉ３３がレジスト２２によりマスクされた状
態となる。そして、この状態でリンのイオン注入を行う
と、前記ゲート電極３２ｂ周囲のサイドウオールＳｉ３
３にリンがドープされ、前記ゲート電極３２ａ周囲のサ
イドウオールＳｉ３３にはリンがドープされない。
ジスト２２の膜を形成した後、リソグラフィー技術によ
り、前記レジスト２２をパターニングして、サイドウオ
ール長の短いトランジスタ用のゲート電極３２ｂ周囲の
サイドウオールＳｉ３３上のレジスト２２を除去する。
すると、図１６（ｃ）に示すように、サイドウオール長
の長いトランジスタ用のゲート電極３２ａ周囲のサイド
ウオールＳｉ３３がレジスト２２によりマスクされた状
態となる。そして、この状態でリンのイオン注入を行う
と、前記ゲート電極３２ｂ周囲のサイドウオールＳｉ３
３にリンがドープされ、前記ゲート電極３２ａ周囲のサ
イドウオールＳｉ３３にはリンがドープされない。
【００８８】次に、既知の方法により、前記サイドウオ
ールＳｉ３３をエッチングして、図１７（ａ）に示すよ
うに、前記ゲート電極３２ａ及び３２ｂの側面にのみ前
記サイドウオールＳｉ３３を残留させて、サイドウオー
ル３４を形成する。
ールＳｉ３３をエッチングして、図１７（ａ）に示すよ
うに、前記ゲート電極３２ａ及び３２ｂの側面にのみ前
記サイドウオールＳｉ３３を残留させて、サイドウオー
ル３４を形成する。
【００８９】次に、ＨＳＧ生成技術による処理を施す
と、図１７（ｂ）に示すように、リンがドープされてい
ない前記ゲート電極３２ａのサイドウオール３４上にの
みポリシリコン１６が生成されるので、前記ゲート電極
３２ａのサイドウオール３４の厚み、すなわち、図にお
いて左右方向の長さが、前記ゲート電極３２ｂのサイド
ウオール３４の長さよりも、例えば０．０３５μｍ程
度、長くなる。なお、前記ゲート電極３２ａのサイドウ
オール３４の長さは、ＨＳＧ生成技術による処理条件を
制御してポリシリコン１６の厚みを変更することによ
り、調節できる。
と、図１７（ｂ）に示すように、リンがドープされてい
ない前記ゲート電極３２ａのサイドウオール３４上にの
みポリシリコン１６が生成されるので、前記ゲート電極
３２ａのサイドウオール３４の厚み、すなわち、図にお
いて左右方向の長さが、前記ゲート電極３２ｂのサイド
ウオール３４の長さよりも、例えば０．０３５μｍ程
度、長くなる。なお、前記ゲート電極３２ａのサイドウ
オール３４の長さは、ＨＳＧ生成技術による処理条件を
制御してポリシリコン１６の厚みを変更することによ
り、調節できる。
【００９０】その後、ソース、ドレイン等の領域に、例
えばイオン注入により不純物をドープし、配線、層間膜
１４等を形成して、図１７（ｃ）に示すように、オフセ
ット領域、すなわちＬＤＤ領域３６の長さの異なるソー
ス・ドレイン領域３７を有するＭＯＳＦＥＴのようなト
ランジスタを複数個有する半導体装置を製造する。な
お、３５ａはサイドウォール長の長いトランジスタ、３
５ｂはサイドウォール長の短いトランジスタである。
えばイオン注入により不純物をドープし、配線、層間膜
１４等を形成して、図１７（ｃ）に示すように、オフセ
ット領域、すなわちＬＤＤ領域３６の長さの異なるソー
ス・ドレイン領域３７を有するＭＯＳＦＥＴのようなト
ランジスタを複数個有する半導体装置を製造する。な
お、３５ａはサイドウォール長の長いトランジスタ、３
５ｂはサイドウォール長の短いトランジスタである。
【００９１】このように、本実施の形態においては、サ
イドウオール長の短いトランジスタ用のゲート電極３２
ｂ周囲のサイドウオールＳｉ３３にイオン注入した後に
ＨＳＧ生成技術による処理を施して、ゲート電極３２ａ
のサイドウオール３４上にのみポリシリコン１６を生成
してサイドウオール３４を長くしているので、ＬＤＤ領
域の長さの異なるトランジスタを複数個有する半導体装
置を容易に製造することができる。
イドウオール長の短いトランジスタ用のゲート電極３２
ｂ周囲のサイドウオールＳｉ３３にイオン注入した後に
ＨＳＧ生成技術による処理を施して、ゲート電極３２ａ
のサイドウオール３４上にのみポリシリコン１６を生成
してサイドウオール３４を長くしているので、ＬＤＤ領
域の長さの異なるトランジスタを複数個有する半導体装
置を容易に製造することができる。
【００９２】また、サイドウオールＳｉ３３の形成が１
回なので、製造工程が少なく、製造コストを削減するこ
とができる。
回なので、製造工程が少なく、製造コストを削減するこ
とができる。
【００９３】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００９４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。
よれば、以下のような効果を奏することができる。
【００９５】（Ａ）ＨＳＧ生成技術による処理を施し
て、半導体素子を構成する部材の一部又はマスクの一部
にポリシリコンを形成したことにより、成膜、エッチン
グ等の工程数が少なく、各工程のコントロールが容易
で、共通のマスクを使用できるので、半導体装置を容易
に低コストで製造することができる。
て、半導体素子を構成する部材の一部又はマスクの一部
にポリシリコンを形成したことにより、成膜、エッチン
グ等の工程数が少なく、各工程のコントロールが容易
で、共通のマスクを使用できるので、半導体装置を容易
に低コストで製造することができる。
【００９６】（Ｂ）ＨＳＧ生成技術による処理を施し
て、半導体素子を構成するα−ＳＩから成る部材の一部
にポリシリコンが形成されたので、各種の大きさ及びパ
ターンの部材を有し、部材間の接合が確実な半導体装置
を得ることができる。
て、半導体素子を構成するα−ＳＩから成る部材の一部
にポリシリコンが形成されたので、各種の大きさ及びパ
ターンの部材を有し、部材間の接合が確実な半導体装置
を得ることができる。
【図１】本発明の第１の実施の形態の製造方法によっ
て、多層構造を有する半導体素子の層間膜に微細なプラ
グを形成する工程断面図である。
て、多層構造を有する半導体素子の層間膜に微細なプラ
グを形成する工程断面図である。
【図２】本発明の第１の実施の形態の製造方法における
ＨＳＧ生成技術の一例を示す図である。
ＨＳＧ生成技術の一例を示す図である。
【図３】従来の製造方法によって、多層構造を有する半
導体装置の層間膜に微細なプラグを形成する工程を示す
断面図（その１）である。
導体装置の層間膜に微細なプラグを形成する工程を示す
断面図（その１）である。
【図４】従来の製造方法によって、多層構造を有する半
導体装置の層間膜に微細なプラグを形成する工程を示す
断面図（その２）である。
導体装置の層間膜に微細なプラグを形成する工程を示す
断面図（その２）である。
【図５】従来の製造方法によって、多層構造を有する半
導体装置の層間膜に微細なプラグを形成する工程を示す
断面図（その３）である。
導体装置の層間膜に微細なプラグを形成する工程を示す
断面図（その３）である。
【図６】従来技術の問題点の説明図（その１）である。
【図７】従来技術の問題点の説明図（その２）である。
【図８】本発明の第２の実施の形態の製造方法によっ
て、多層構造を有する半導体素子の層間膜に微細なプラ
グを形成する工程断面図である。
て、多層構造を有する半導体素子の層間膜に微細なプラ
グを形成する工程断面図である。
【図９】本発明の第２の実施の形態の製造方法における
ＨＳＧ生成技術による処理におけるリンの濃度の影響を
示す図である。
ＨＳＧ生成技術による処理におけるリンの濃度の影響を
示す図である。
【図１０】本発明の第３の実施の形態の製造方法によっ
て、多層構造を有する半導体素子に微小なキャパシタを
形成する工程断面図である。
て、多層構造を有する半導体素子に微小なキャパシタを
形成する工程断面図である。
【図１１】本発明の第４の実施の形態の製造方法によっ
て、半導体素子に配線層を形成する工程断面図である。
て、半導体素子に配線層を形成する工程断面図である。
【図１２】本発明の第５の実施の形態の製造方法によっ
て、多層構造を有する半導体素子の層間膜に微小径のプ
ラグを形成する工程断面図（その１）である。
て、多層構造を有する半導体素子の層間膜に微小径のプ
ラグを形成する工程断面図（その１）である。
【図１３】本発明の第５の実施の形態の製造方法によっ
て、多層構造を有する半導体素子の層間膜に微小径のプ
ラグを形成する工程断面図（その２）である。
て、多層構造を有する半導体素子の層間膜に微小径のプ
ラグを形成する工程断面図（その２）である。
【図１４】本発明の第６の実施の形態の製造方法によっ
て、多層構造を有する半導体素子の層間膜に微小径のプ
ラグを形成する工程図（その１）である。
て、多層構造を有する半導体素子の層間膜に微小径のプ
ラグを形成する工程図（その１）である。
【図１５】本発明の第６の実施の形態の製造方法によっ
て、多層構造を有する半導体素子の層間膜に微小径のプ
ラグを形成する工程図（その２）である。
て、多層構造を有する半導体素子の層間膜に微小径のプ
ラグを形成する工程図（その２）である。
【図１６】本発明の第７の実施の形態の製造方法によっ
て、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造のＭＯＳＦＥＴのようなトランジスタのゲート
電極のサイドウオールを形成する工程断面図（その１）
である。
て、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造のＭＯＳＦＥＴのようなトランジスタのゲート
電極のサイドウオールを形成する工程断面図（その１）
である。
【図１７】本発明の第７の実施の形態の製造方法によっ
て、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造のＭＯＳＦＥＴのようなトランジスタのゲート
電極のサイドウオールを形成する工程断面図（その２）
である。
て、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造のＭＯＳＦＥＴのようなトランジスタのゲート
電極のサイドウオールを形成する工程断面図（その２）
である。
１１ シリコン基板 １２ 素子分離領域 １３ 電極配線 １４ 層間膜 １５，１５ａ，１５ｂ，１５ｃ，１５ｄ コンタクト
プラグ １６，３１ ポリシリコン １７ 第２層間膜 １８ 第２配線層 １９，１９ａ，１９ｂ セルコンタクト ２０ 受け皿領域 ２１ 薄膜（α−Ｓｉ） ２２ レジスト ２３ 配線 ２４ キャパシタ膜 ２５ 上部電極 ２６ 配線ブロック ２７ 配線パターン ２８ マスクＳｉ ２９ 領域 ３０ コンタクトホール ３２ａ，３２ｂ ゲート電極 ３３ サイドウオールＳｉ ３４ サイドウオール ３５ａ サイドウォール長の長いトランジスタ ３５ｂ サイドウォール長の短いトランジスタ ３６ ＬＤＤの領域 ３７ ソース・ドレイン領域
プラグ １６，３１ ポリシリコン １７ 第２層間膜 １８ 第２配線層 １９，１９ａ，１９ｂ セルコンタクト ２０ 受け皿領域 ２１ 薄膜（α−Ｓｉ） ２２ レジスト ２３ 配線 ２４ キャパシタ膜 ２５ 上部電極 ２６ 配線ブロック ２７ 配線パターン ２８ マスクＳｉ ２９ 領域 ３０ コンタクトホール ３２ａ，３２ｂ ゲート電極 ３３ サイドウオールＳｉ ３４ サイドウオール ３５ａ サイドウォール長の長いトランジスタ ３５ｂ サイドウォール長の短いトランジスタ ３６ ＬＤＤの領域 ３７ ソース・ドレイン領域
Claims (13)
- 【請求項１】（ａ）半導体素子を構成する部材の一部が
α−Ｓｉから成り、（ｂ）ＨＳＧ生成技術による処理が
施され、（ｃ）前記α−Ｓｉから成る部材の一部に半球
粒状のポリシリコンが形成されていることを特徴とする
半導体装置。 - 【請求項２】 前記部材がコンタクトプラグであって、
前記コンタクトプラグの上部に前記半球粒状のポリシリ
コンが形成されている請求項１記載の半導体装置。 - 【請求項３】 前記コンタクトプラグは、配線との結線
に使用するために選択されたものである請求項２記載の
半導体装置。 - 【請求項４】 前記コンタクトプラグは、キャパシタの
電極として使用するために選択されたものである請求項
２記載の半導体装置。 - 【請求項５】 前記部材が配線ブロックであって、前記
配線ブロックの結合する部分に前記半球粒状のポリシリ
コンが形成されている請求項１記載の半導体装置。 - 【請求項６】（ａ）半導体素子を構成する部材の一部又
はマスクの一部がα−Ｓｉから成り、（ｂ）ＨＳＧ生成
技術による処理を施し、（ｃ）前記α−Ｓｉから成る部
材又はマスクの一部に半球粒状のポリシリコンを形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項７】 前記部材がコンタクトプラグであって、
前記コンタクトプラグの上部に前記半球粒状のポリシリ
コンを形成する請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記コンタクトプラグは、配線との結線
に使用するために選択される請求項７記載の半導体装置
の製造方法。 - 【請求項９】 前記コンタクトプラグは、キャパシタの
電極として使用するために選択される請求項７記載の半
導体装置の製造方法。 - 【請求項１０】 前記部材が配線ブロックであって、前
記配線ブロックの結合する部分に前記半球粒状のポリシ
リコンを形成する請求項６記載の半導体装置の製造方
法。 - 【請求項１１】 前記マスクがコンタクトホールを形成
するためのマスクであって、前記マスクの前記コンタク
トホールに対応する領域に前記半球粒状のポリシリコン
を形成して、前記領域の径を微細にする請求項６記載の
半導体装置の製造方法。 - 【請求項１２】 前記マスクがコンタクトホールを形成
するためのマスクであって、前記マスクの前記コンタク
トホールに対応する領域に選択的に前記半球粒状のポリ
シリコンを形成して、前記領域を選択的に閉塞する請求
項６記載の半導体装置の製造方法。 - 【請求項１３】 ゲート電極のサイドウオールに選択的
に前記半球粒状のポリシリコンを形成して不純物ドープ
のマスクとし、ＬＤＤ領域の長さの異なるトランジスタ
を形成する請求項６記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000161574A JP4570204B2 (ja) | 2000-05-31 | 2000-05-31 | 半導体装置の製造方法 |
| US09/735,543 US6528416B2 (en) | 2000-05-31 | 2000-12-14 | Semiconductor device and method of making utilizing hemispherical grain silicon technology |
| US10/316,360 US7102420B2 (en) | 2000-05-31 | 2002-12-11 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000161574A JP4570204B2 (ja) | 2000-05-31 | 2000-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001345323A true JP2001345323A (ja) | 2001-12-14 |
| JP4570204B2 JP4570204B2 (ja) | 2010-10-27 |
Family
ID=18665581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000161574A Expired - Fee Related JP4570204B2 (ja) | 2000-05-31 | 2000-05-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6528416B2 (ja) |
| JP (1) | JP4570204B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013004577A (ja) * | 2011-06-13 | 2013-01-07 | Fujitsu Semiconductor Ltd | 半導体装置及び半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11237239A (ja) * | 1998-02-19 | 1999-08-31 | Nec Corp | 表面の評価装置及び評価方法 |
| JP2000031419A (ja) * | 1998-06-23 | 2000-01-28 | Samsung Electron Co Ltd | 半導体素子の製造方法及びそれによって形成された半導体素子のキャパシタ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321211A (en) | 1992-04-30 | 1994-06-14 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit via structure |
| JPH06188385A (ja) * | 1992-10-22 | 1994-07-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5656531A (en) * | 1993-12-10 | 1997-08-12 | Micron Technology, Inc. | Method to form hemi-spherical grain (HSG) silicon from amorphous silicon |
| US5721155A (en) | 1995-02-13 | 1998-02-24 | Lg Semicon Co., Ltd. | Method for forming a via contact of a semiconductor device |
| GB2324408A (en) * | 1997-01-21 | 1998-10-21 | United Microelectronics Corporation | Forming DRAM cells |
| JP2000058643A (ja) * | 1998-08-10 | 2000-02-25 | Sony Corp | プラグの形成方法 |
| TW429615B (en) * | 1999-11-06 | 2001-04-11 | United Microelectronics Corp | Fabricating method for the capacitor of dynamic random access memory |
-
2000
- 2000-05-31 JP JP2000161574A patent/JP4570204B2/ja not_active Expired - Fee Related
- 2000-12-14 US US09/735,543 patent/US6528416B2/en not_active Expired - Fee Related
-
2002
- 2002-12-11 US US10/316,360 patent/US7102420B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11237239A (ja) * | 1998-02-19 | 1999-08-31 | Nec Corp | 表面の評価装置及び評価方法 |
| JP2000031419A (ja) * | 1998-06-23 | 2000-01-28 | Samsung Electron Co Ltd | 半導体素子の製造方法及びそれによって形成された半導体素子のキャパシタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013004577A (ja) * | 2011-06-13 | 2013-01-07 | Fujitsu Semiconductor Ltd | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4570204B2 (ja) | 2010-10-27 |
| US20010049191A1 (en) | 2001-12-06 |
| US7102420B2 (en) | 2006-09-05 |
| US6528416B2 (en) | 2003-03-04 |
| US20030124811A1 (en) | 2003-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5545585A (en) | Method of making a dram circuit with fin-shaped stacked capacitors | |
| JPS59104131A (ja) | 半導体装置の製造方法 | |
| JPH10321814A (ja) | Ｄｒａｍセルキャパシタ電極用の平坦化技法 | |
| JP2000082682A (ja) | 半導体―絶縁層の製造方法及びそれを有する素子の製造方法 | |
| US7078307B2 (en) | Method for manufacturing single-sided buried strap in semiconductor devices | |
| JPH11111936A (ja) | 半導体装置の製造方法 | |
| JP2001345323A (ja) | 半導体装置及びその製造方法 | |
| US7005329B2 (en) | Method for manufacturing semiconductor device | |
| JP2001351992A (ja) | 半導体装置の製造方法 | |
| JP3592870B2 (ja) | 半導体装置の製造方法 | |
| JPH11121716A (ja) | 半導体装置及びその製造方法 | |
| KR100849077B1 (ko) | 시스템 온 칩 소자의 제조방법 | |
| JPH10326896A (ja) | 半導体装置及びその製造方法 | |
| JPH11145305A (ja) | 半導体装置の製造方法 | |
| KR100382545B1 (ko) | 반도체 소자의 제조방법 | |
| JPH10199783A (ja) | 半導体装置の製造方法 | |
| JP2795156B2 (ja) | 半導体集積回路装置の製造方法及び半導体集積回路装置 | |
| JPH0685171A (ja) | パターン形成方法および半導体装置の製造方法 | |
| JPH05218331A (ja) | コンタクトホールの形成方法 | |
| JPH11260822A (ja) | 半導体装置及びその製造方法 | |
| CN114093813A (zh) | 一种用于半导体器件的接触孔的制作方法 | |
| KR20020094223A (ko) | 반도체 소자 제조방법 | |
| JP2000058640A (ja) | 半導体装置の製造方法 | |
| JP2008227120A (ja) | 半導体装置の製造方法 | |
| JPH0964297A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060808 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081020 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081119 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081125 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100525 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100722 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100810 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100810 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |