JP2001328295A - 自己走査型発光素子アレイ - Google Patents
自己走査型発光素子アレイInfo
- Publication number
- JP2001328295A JP2001328295A JP2000152908A JP2000152908A JP2001328295A JP 2001328295 A JP2001328295 A JP 2001328295A JP 2000152908 A JP2000152908 A JP 2000152908A JP 2000152908 A JP2000152908 A JP 2000152908A JP 2001328295 A JP2001328295 A JP 2001328295A
- Authority
- JP
- Japan
- Prior art keywords
- emitting element
- self
- light emitting
- element array
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Led Devices (AREA)
- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
Abstract
(57)【要約】
【課題】 電源電圧３Ｖで動作可能な抵抗結合型の自己
走査型発光素子アレイを提供する。 【解決手段】 抵抗ラダーは、第２のｎ型層１２のパタ
ーンと、矩形状の電極７２，７３とによって形成され、
ｎ型層の長方形状部分７６の幅をＷL で、長さをＬL で
表し、ｎ型層の長方形状部分７７の幅をＷC で、長さを
ＬC で表すものとする。この構造において、ＬL ／ＷL
＝３、ＬC ／ＷC ＝０．３とした。このような寸法設定
により、０．０１＜ＲC ／ＲL ＜０．１５を実現した。
走査型発光素子アレイを提供する。 【解決手段】 抵抗ラダーは、第２のｎ型層１２のパタ
ーンと、矩形状の電極７２，７３とによって形成され、
ｎ型層の長方形状部分７６の幅をＷL で、長さをＬL で
表し、ｎ型層の長方形状部分７７の幅をＷC で、長さを
ＬC で表すものとする。この構造において、ＬL ／ＷL
＝３、ＬC ／ＷC ＝０．３とした。このような寸法設定
により、０．０１＜ＲC ／ＲL ＜０．１５を実現した。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、自己走査型発光素
子アレイ、特に、３ボルト駆動が可能な自己走査型発光
素子アレイに関する。
子アレイ、特に、３ボルト駆動が可能な自己走査型発光
素子アレイに関する。
【０００２】
【従来の技術】多数個の発光素子を同一基板上に集積し
た発光素子アレイは、その駆動用ＩＣと組み合わせて光
プリンタヘッド等の書き込み用光源として利用されてい
る。本発明者らは、発光素子アレイの構成要素としてｐ
ｎｐｎ構造を持つ３端子発光サイリスタに注目し、発光
点の自己走査が実現できることを既に特許出願（特開平
１−２３８９６２号公報、特開平２−１４５８４号公
報、特開平２−９２６５０号公報、特開平２−９２６５
１号公報）し、光プリンタ用光源として実装上簡便とな
ること、発光素子ピッチを細かくできること、コンパク
トな自己走査型発光素子アレイを作製できること等を示
した。
た発光素子アレイは、その駆動用ＩＣと組み合わせて光
プリンタヘッド等の書き込み用光源として利用されてい
る。本発明者らは、発光素子アレイの構成要素としてｐ
ｎｐｎ構造を持つ３端子発光サイリスタに注目し、発光
点の自己走査が実現できることを既に特許出願（特開平
１−２３８９６２号公報、特開平２−１４５８４号公
報、特開平２−９２６５０号公報、特開平２−９２６５
１号公報）し、光プリンタ用光源として実装上簡便とな
ること、発光素子ピッチを細かくできること、コンパク
トな自己走査型発光素子アレイを作製できること等を示
した。
【０００３】さらに本発明者らは、スイッチ素子（発光
サイリスタ）アレイをシフト部として、発光部である発
光素子（発光サイリスタ）アレイと分離した構造の自己
走査型発光素子アレイを提案している（特開平２−２６
３６６８号公報）。
サイリスタ）アレイをシフト部として、発光部である発
光素子（発光サイリスタ）アレイと分離した構造の自己
走査型発光素子アレイを提案している（特開平２−２６
３６６８号公報）。
【０００４】これらの提案に係る自己走査型発光素子ア
レイは、５Ｖ系の駆動用ＩＣで駆動されるように構成さ
れている。
レイは、５Ｖ系の駆動用ＩＣで駆動されるように構成さ
れている。
【０００５】しかし、駆動用ＩＣの動作電圧は５Ｖ系か
ら３．３Ｖ系へ、さらに低電圧へと変化している。これ
は、電源電圧を下げることで消費電力を下げることがで
きるためである。このため、発光素子アレイも３．３Ｖ
電源化できることが望ましい。３．３Ｖ電源では、±１
０％程度の電圧変動を許すとして、３．０Ｖでの動作可
能な発光素子アレイが要求されている。
ら３．３Ｖ系へ、さらに低電圧へと変化している。これ
は、電源電圧を下げることで消費電力を下げることがで
きるためである。このため、発光素子アレイも３．３Ｖ
電源化できることが望ましい。３．３Ｖ電源では、±１
０％程度の電圧変動を許すとして、３．０Ｖでの動作可
能な発光素子アレイが要求されている。
【０００６】図１に、５Ｖで駆動され、かつ、シフト部
と発光部を分離したタイプの自己走査型発光素子アレイ
のチップの等価回路図を示す。チップ１は、スイッチ素
子（発光サイリスタ）Ｔ１，Ｔ２，Ｔ３…、発光素子
（発光サイリスタ）Ｌ１，Ｌ２，Ｌ３…を有している。
シフト部の構成は、ダイオード結合を用いている。シフ
ト部のスイッチ素子１個が、発光部の発光素子１個を制
御するために、対応するスイッチ素子Ｔのゲートと発光
素子Ｌのゲートとが相互接続され、負荷抵抗ＲLを介し
て電源に接続される。
と発光部を分離したタイプの自己走査型発光素子アレイ
のチップの等価回路図を示す。チップ１は、スイッチ素
子（発光サイリスタ）Ｔ１，Ｔ２，Ｔ３…、発光素子
（発光サイリスタ）Ｌ１，Ｌ２，Ｌ３…を有している。
シフト部の構成は、ダイオード結合を用いている。シフ
ト部のスイッチ素子１個が、発光部の発光素子１個を制
御するために、対応するスイッチ素子Ｔのゲートと発光
素子Ｌのゲートとが相互接続され、負荷抵抗ＲLを介し
て電源に接続される。
【０００７】チップ１の端子φ１，φ２（クロックパル
ス用）、端子φS （スタートパルス用）、端子φI （書
込み信号用）は、それぞれ電流制限抵抗用Ｒ１，Ｒ２，
ＲS，ＲI を介してΦ１，Φ２，ΦS ，ΦI ドライバ端
子に接続されている。ｖGK端子は、バイアス電源Ｖ
GK（例えば、＋５Ｖ）に接続される。
ス用）、端子φS （スタートパルス用）、端子φI （書
込み信号用）は、それぞれ電流制限抵抗用Ｒ１，Ｒ２，
ＲS，ＲI を介してΦ１，Φ２，ΦS ，ΦI ドライバ端
子に接続されている。ｖGK端子は、バイアス電源Ｖ
GK（例えば、＋５Ｖ）に接続される。
【０００８】このような構成の自己走査型発光素子アレ
イにおいて、今、シフト部のφ2 ラインがＨレベルで、
スイッチ素子Ｔ４がオン状態にあるとする。このとき、
スイッチ素子Ｔ４のゲート端子ＧＴ（４）の電位は、Ｖ
GON ≒０Ｖとなっている。このゲート端子ＧＴ（４）
に、ＶGKの電位となっているｖGKラインから、負荷抵抗
ＲL および結合ダイオードＤを介して電流が流れ込み、
図２のような電圧分布を形成する。横軸にスイッチ素子
アレイの番号ｎを、縦軸にスイッチ素子のゲート端子の
電圧ＶGT(n) を示す。スイッチ素子のゲート端子は、ダ
イオードＤで相互に接続されており、ダイオードの一方
向性により、図において、オンしているスイッチ素子Ｔ
４の右方向のスイッチ素子のゲート電圧ＶGT(n) は、段
階的に増大する。スイッチ素子Ｔ４の左方向のスイッチ
素子のゲート電圧は、電圧ＶGK（＋５Ｖ）となる。
イにおいて、今、シフト部のφ2 ラインがＨレベルで、
スイッチ素子Ｔ４がオン状態にあるとする。このとき、
スイッチ素子Ｔ４のゲート端子ＧＴ（４）の電位は、Ｖ
GON ≒０Ｖとなっている。このゲート端子ＧＴ（４）
に、ＶGKの電位となっているｖGKラインから、負荷抵抗
ＲL および結合ダイオードＤを介して電流が流れ込み、
図２のような電圧分布を形成する。横軸にスイッチ素子
アレイの番号ｎを、縦軸にスイッチ素子のゲート端子の
電圧ＶGT(n) を示す。スイッチ素子のゲート端子は、ダ
イオードＤで相互に接続されており、ダイオードの一方
向性により、図において、オンしているスイッチ素子Ｔ
４の右方向のスイッチ素子のゲート電圧ＶGT(n) は、段
階的に増大する。スイッチ素子Ｔ４の左方向のスイッチ
素子のゲート電圧は、電圧ＶGK（＋５Ｖ）となる。
【０００９】なお、図２には、比較のために、電源電圧
を＋３Ｖとした場合の電圧分布を点線で示してある。
を＋３Ｖとした場合の電圧分布を点線で示してある。
【００１０】次に、発光部の書き込み信号ラインφI
を、Ｈレベルとすると、φ１ラインにつながっているサ
イリスタのうち、ゲート電圧の最も低いサイリスタＴ５
を選択的に点灯できる。サイリスタＴ５のゲート電圧Ｖ
GT(5) ＝ＶGON ＋ＶD である（ＶD はｐｎ接合の順方向
電圧である）。
を、Ｈレベルとすると、φ１ラインにつながっているサ
イリスタのうち、ゲート電圧の最も低いサイリスタＴ５
を選択的に点灯できる。サイリスタＴ５のゲート電圧Ｖ
GT(5) ＝ＶGON ＋ＶD である（ＶD はｐｎ接合の順方向
電圧である）。
【００１１】サイリスタの点弧電圧Ｖthは、一般に以下
のように表される。
のように表される。
【００１２】Ｖth＝ＶG ＋ＶD ＋Ｉth×ＲPG ただし、ＶG はゲート電圧、Ｉthはしきい電流、ＲPGは
ゲート寄生抵抗である。したがって、サイリスタＴ５が
オンするのに必要なアノード電圧Ｖ（５）は、 Ｖ（５）＝ＶGON ＋２ＶD ＋Ｉth×ＲPG となる。
ゲート寄生抵抗である。したがって、サイリスタＴ５が
オンするのに必要なアノード電圧Ｖ（５）は、 Ｖ（５）＝ＶGON ＋２ＶD ＋Ｉth×ＲPG となる。
【００１３】サイリスタが作製される材料がＧａＡｓの
場合、ＶD ＝１．３Ｖ程度であり、ＶGON も０．２Ｖ程
度は存在する。また、Ｉth×ＲPGも０にはできない。こ
のため、サイリスタＴ５を３Ｖでオンさせることは、ぎ
りぎり可能ではあるかもしれないが、ほとんど余裕がな
い。このため、外来ノイズなどによる誤動作の危険性が
あり、実用上３Ｖでの動作は困難であった。
場合、ＶD ＝１．３Ｖ程度であり、ＶGON も０．２Ｖ程
度は存在する。また、Ｉth×ＲPGも０にはできない。こ
のため、サイリスタＴ５を３Ｖでオンさせることは、ぎ
りぎり可能ではあるかもしれないが、ほとんど余裕がな
い。このため、外来ノイズなどによる誤動作の危険性が
あり、実用上３Ｖでの動作は困難であった。
【００１４】なお、φ１ラインに接続されているサイリ
スタのうち、サイリスタＴ５の次にゲート電圧の高いサ
イリスタは、Ｔ７であり、ＶGK＝＋５Ｖであるので、サ
イリスタＴ７がオンするのに必要なアノード電圧Ｖ
（７）は、 Ｖ（７）＝ＶGON ＋４ＶD ＋Ｉth×ＲPG となり、Ｖ（５）よりも２ＶD だけ高い電圧でないとオ
ンできない。すなわち、ゲート電圧順位１位と２位のオ
ン電圧の差は、２ＶD ≒２．６Ｖと、かなり大きな差が
ある。この差が大きいことが、ダイオード結合自己走査
型発光素子アレイの動作の安定性を保証している。
スタのうち、サイリスタＴ５の次にゲート電圧の高いサ
イリスタは、Ｔ７であり、ＶGK＝＋５Ｖであるので、サ
イリスタＴ７がオンするのに必要なアノード電圧Ｖ
（７）は、 Ｖ（７）＝ＶGON ＋４ＶD ＋Ｉth×ＲPG となり、Ｖ（５）よりも２ＶD だけ高い電圧でないとオ
ンできない。すなわち、ゲート電圧順位１位と２位のオ
ン電圧の差は、２ＶD ≒２．６Ｖと、かなり大きな差が
ある。この差が大きいことが、ダイオード結合自己走査
型発光素子アレイの動作の安定性を保証している。
【００１５】一方、結合素子としてダイオードではなく
抵抗を用いた、図３に示される３相駆動抵抗結合型自己
走査型発光素子アレイにおいて、φ２ラインがＨレベル
でスイッチ素子Ｔ４がオンしているときのスイッチ素子
のゲート電極の電圧分布を、図４に示す。なお図３にお
いて、２は発光素子アレイチップを示している。この発
光素子アレイチップ２が図１のチップ１と異なる点は、
結合ダイオードＤを結合抵抗ＲC に置き換えたことのみ
であり、その他の構成は同じである。
抵抗を用いた、図３に示される３相駆動抵抗結合型自己
走査型発光素子アレイにおいて、φ２ラインがＨレベル
でスイッチ素子Ｔ４がオンしているときのスイッチ素子
のゲート電極の電圧分布を、図４に示す。なお図３にお
いて、２は発光素子アレイチップを示している。この発
光素子アレイチップ２が図１のチップ１と異なる点は、
結合ダイオードＤを結合抵抗ＲC に置き換えたことのみ
であり、その他の構成は同じである。
【００１６】負荷抵抗ＲL と結合抵抗ＲC とからなる無
限抵抗ラダーの合成抵抗値をＲt として、無限に続いて
いると仮定すると、電圧分布はＶGT(n+1) ／ＶGT(n) ＝
Ｒt／（ＲC ＋Ｒt ）なる、等比数列となる。図４に示
すように、電源電圧ＶGK（＋５Ｖ）との電位差をΔで表
すと、各電位差は、Δn+1 ／Δn ＝ＲL ／（ＲL ＋Ｒ
t ）のように等比数列になっている。
限抵抗ラダーの合成抵抗値をＲt として、無限に続いて
いると仮定すると、電圧分布はＶGT(n+1) ／ＶGT(n) ＝
Ｒt／（ＲC ＋Ｒt ）なる、等比数列となる。図４に示
すように、電源電圧ＶGK（＋５Ｖ）との電位差をΔで表
すと、各電位差は、Δn+1 ／Δn ＝ＲL ／（ＲL ＋Ｒ
t ）のように等比数列になっている。
【００１７】なお、図４には、比較のために、電源電圧
を＋３Ｖとした場合の電圧分布を点線で示してある。
を＋３Ｖとした場合の電圧分布を点線で示してある。
【００１８】次のタイミングで、φ２ラインがＨとなる
と、φ２ラインに接続されているサイリスタのうち最も
ゲート電圧の低いサイリスタＴ５がオンする。次に低い
のは、サイリスタＴ２である。サイリスタＴ５とサイリ
スタＴ２との電位差を最も大きく取るには、ＲC ／ＲL
＝０．５に取ればよい。このとき、電源電圧を＋３Ｖ、
ＶGON ＝０．２Ｖとすると、ＶGT(5) ＝１．６Ｖ，Ｖ
GT(2) ＝２．３Ｖとなる。したがってサイリスタＴ５が
オンするのに必要なアノード電圧Ｖ（５）は、 Ｖ（５）＝１．６＋ＶD ＋Ｉth×ＲPG となり、ＶD ＝１．３Ｖとすると、やはり３Ｖでの動作
は困難である。
と、φ２ラインに接続されているサイリスタのうち最も
ゲート電圧の低いサイリスタＴ５がオンする。次に低い
のは、サイリスタＴ２である。サイリスタＴ５とサイリ
スタＴ２との電位差を最も大きく取るには、ＲC ／ＲL
＝０．５に取ればよい。このとき、電源電圧を＋３Ｖ、
ＶGON ＝０．２Ｖとすると、ＶGT(5) ＝１．６Ｖ，Ｖ
GT(2) ＝２．３Ｖとなる。したがってサイリスタＴ５が
オンするのに必要なアノード電圧Ｖ（５）は、 Ｖ（５）＝１．６＋ＶD ＋Ｉth×ＲPG となり、ＶD ＝１．３Ｖとすると、やはり３Ｖでの動作
は困難である。
【００１９】本発明の目的は、ＲL とＲC の値を適当に
選ぶことで、電源電圧３Ｖで動作可能な抵抗結合型の自
己走査型発光素子アレイを提供することにある。
選ぶことで、電源電圧３Ｖで動作可能な抵抗結合型の自
己走査型発光素子アレイを提供することにある。
【００２０】
【課題を解決するための手段】図３に示した抵抗結合型
３相駆動自己走査型発光素子アレイ、および、４相駆
動，５相駆動の自己走査型発光素子アレイにおいて、Ｖ
GK＝＋３Ｖの時の抵抗Ｒ C とＲL の比率と、最近接ゲー
ト電圧、および、最近接／第２近接ゲート電位差を図５
に示す。横軸は比ＲC ／ＲL を、縦軸は電圧を示す。
３相駆動自己走査型発光素子アレイ、および、４相駆
動，５相駆動の自己走査型発光素子アレイにおいて、Ｖ
GK＝＋３Ｖの時の抵抗Ｒ C とＲL の比率と、最近接ゲー
ト電圧、および、最近接／第２近接ゲート電位差を図５
に示す。横軸は比ＲC ／ＲL を、縦軸は電圧を示す。
【００２１】図５のグラフによれば、最近接ゲート電圧
が小さいほど動作可能なアノード電圧Ｖ（ｎ）は低くで
きるが、ＲC ／ＲL ＜０．５では、これに伴って動作の
安定性を示す「最近接／第２近接ゲート電位差」が小さ
くなるため、むやみと小さくはできない。
が小さいほど動作可能なアノード電圧Ｖ（ｎ）は低くで
きるが、ＲC ／ＲL ＜０．５では、これに伴って動作の
安定性を示す「最近接／第２近接ゲート電位差」が小さ
くなるため、むやみと小さくはできない。
【００２２】電源電圧３Ｖの１０％程度のノイズをを想
定すると、最近接／第２近接電位差が０．３Ｖ以上が望
ましい。すなわち、３相駆動ではＲC ／ＲL ＞０．０
１、４相ではＲC ／ＲL ＞０．００３、５相ではＲC ／
ＲL ＞０．００１が望ましい。
定すると、最近接／第２近接電位差が０．３Ｖ以上が望
ましい。すなわち、３相駆動ではＲC ／ＲL ＞０．０
１、４相ではＲC ／ＲL ＞０．００３、５相ではＲC ／
ＲL ＞０．００１が望ましい。
【００２３】また、同様に、φ１，φ２ラインのＨレベ
ル電圧３Ｖに対し、０．３Ｖ程度のマージンを持って駆
動させるには、隣接ゲート電圧は１．０Ｖ以下が望まし
い。したがって、相数に関わらずＲC ／ＲL ＜０．１５
が望ましい。
ル電圧３Ｖに対し、０．３Ｖ程度のマージンを持って駆
動させるには、隣接ゲート電圧は１．０Ｖ以下が望まし
い。したがって、相数に関わらずＲC ／ＲL ＜０．１５
が望ましい。
【００２４】さらに、３Ｖ以下の電圧で動作させるに
は、上記のＲC ／ＲL 比率の範囲よりも狭い範囲を選ぶ
必要がある。
は、上記のＲC ／ＲL 比率の範囲よりも狭い範囲を選ぶ
必要がある。
【００２５】したがって、本発明の自己走査型発光素子
アレイは、しきい電圧もしくはしきい電流が外部から電
気的に制御可能な３端子スイッチ素子多数個を、一次元
的に配列し、前記スイッチの一方の端子を、負荷抵抗を
介して電源ラインに接続し、隣接する前記スイッチ素子
のしきい電圧もしくはしきい電流を制御する制御電極
を、結合抵抗にて互いに接続し、前記一次元的に配列さ
れた各スイッチ素子の残りの２端子のうちの一方に、外
部からｎ相（ｎは３以上の整数）のクロックパルスライ
ンを、それぞれｎ素子毎に順繰りに接続し、ある相のク
ロックパルスにより、あるスイッチ素子がオンしている
とき、そのスイッチ素子近傍のスイッチ素子のしきい電
圧もしくはしきい電流を、前記抵抗を介して変化させ、
他の相のクロックパルスにより、前記あるスイッチ素子
に隣接するスイッチ素子をオンさせ、発光のためのしき
い電圧もしくはしきい電流が外部から電気的に制御可能
な３端子発光素子多数個を、一次元的に配列し、前記ス
イッチ素子の各制御電極を、１対１に対応する前記発光
素子の制御電極に接続し、前記一次元的に排列された各
発光素子の残りの２端子のうちの一方を、発光のための
電流を印加する書込み信号ラインに接続した自己走査型
発光素子アレイにおいて、前記負荷抵抗の値をＲL 、前
記結合抵抗の値をＲC とした場合に、ＲC ／ＲL ＜０．
１５であり、かつ、前記ｎが３の場合に、ＲC ／ＲL ＞
０．０１であり、前記ｎが４の場合に、ＲC ／ＲL ＞
０．００３であり、前記ｎが５の場合に、ＲC ／ＲL ＞
０．００１である、ことを特徴とする。
アレイは、しきい電圧もしくはしきい電流が外部から電
気的に制御可能な３端子スイッチ素子多数個を、一次元
的に配列し、前記スイッチの一方の端子を、負荷抵抗を
介して電源ラインに接続し、隣接する前記スイッチ素子
のしきい電圧もしくはしきい電流を制御する制御電極
を、結合抵抗にて互いに接続し、前記一次元的に配列さ
れた各スイッチ素子の残りの２端子のうちの一方に、外
部からｎ相（ｎは３以上の整数）のクロックパルスライ
ンを、それぞれｎ素子毎に順繰りに接続し、ある相のク
ロックパルスにより、あるスイッチ素子がオンしている
とき、そのスイッチ素子近傍のスイッチ素子のしきい電
圧もしくはしきい電流を、前記抵抗を介して変化させ、
他の相のクロックパルスにより、前記あるスイッチ素子
に隣接するスイッチ素子をオンさせ、発光のためのしき
い電圧もしくはしきい電流が外部から電気的に制御可能
な３端子発光素子多数個を、一次元的に配列し、前記ス
イッチ素子の各制御電極を、１対１に対応する前記発光
素子の制御電極に接続し、前記一次元的に排列された各
発光素子の残りの２端子のうちの一方を、発光のための
電流を印加する書込み信号ラインに接続した自己走査型
発光素子アレイにおいて、前記負荷抵抗の値をＲL 、前
記結合抵抗の値をＲC とした場合に、ＲC ／ＲL ＜０．
１５であり、かつ、前記ｎが３の場合に、ＲC ／ＲL ＞
０．０１であり、前記ｎが４の場合に、ＲC ／ＲL ＞
０．００３であり、前記ｎが５の場合に、ＲC ／ＲL ＞
０．００１である、ことを特徴とする。
【００２６】前記３端子スイッチ素子および前記３端子
発光素子は、３端子発光サイリスタであり、このような
サイリスタは、第１導電型の基板上に、第１導電型の第
１の半導体と、第２導電型の第１の半導体と、第１導電
型の第２の半導体と、第２導電型の第２の半導体とが積
層されてなるｐｎｐｎ構造を有し、前記負荷抵抗および
結合抵抗は、パターニングされた前記第１の導電型の第
２の半導体と、この第２の半導体上に形成された電極と
により形成される。
発光素子は、３端子発光サイリスタであり、このような
サイリスタは、第１導電型の基板上に、第１導電型の第
１の半導体と、第２導電型の第１の半導体と、第１導電
型の第２の半導体と、第２導電型の第２の半導体とが積
層されてなるｐｎｐｎ構造を有し、前記負荷抵抗および
結合抵抗は、パターニングされた前記第１の導電型の第
２の半導体と、この第２の半導体上に形成された電極と
により形成される。
【００２７】この場合、前記負荷抵抗の値は、前記第１
の導電型の第２の半導体のパターニングにより調整し、
前記結合抵抗の値は、前記電極の形状を変えることによ
り調整される。
の導電型の第２の半導体のパターニングにより調整し、
前記結合抵抗の値は、前記電極の形状を変えることによ
り調整される。
【００２８】
【００２９】
【実施例１】ＲC ＝６ｋΩ、ＲL ＝６０ｋΩとして、図
３の抵抗結合タイプの３相駆動自己走査型発光素子アレ
イを作製した。図６および図７に、作製された自己走査
型発光素子アレイの平面図および断面図を示す。断面図
は、平面図のＡ−Ａ′線における断面を示している。
３の抵抗結合タイプの３相駆動自己走査型発光素子アレ
イを作製した。図６および図７に、作製された自己走査
型発光素子アレイの平面図および断面図を示す。断面図
は、平面図のＡ−Ａ′線における断面を示している。
【００３０】まず、ｎ型ＧａＡｓ基板１８上に、第１の
ｎ型層１６，第１のｐ型層，第２のｎ型層１２，第２の
ｐ型層１０を順次積層し、ｐｎｐｎ構造を作る。最上層
の第２のｐ型層１０をエッチングして、発光部アノード
５０とシフト部アノード６０とを形成する。次に、対と
なるスイッチ素子と発光素子を単位として素子分離を行
い、負荷抵抗ＲL と結合抵抗ＲC とからなる抵抗ラダー
部は、ｐｎｐｎ構造の第２のｎ型層１２を用いて形成す
る。
ｎ型層１６，第１のｐ型層，第２のｎ型層１２，第２の
ｐ型層１０を順次積層し、ｐｎｐｎ構造を作る。最上層
の第２のｐ型層１０をエッチングして、発光部アノード
５０とシフト部アノード６０とを形成する。次に、対と
なるスイッチ素子と発光素子を単位として素子分離を行
い、負荷抵抗ＲL と結合抵抗ＲC とからなる抵抗ラダー
部は、ｐｎｐｎ構造の第２のｎ型層１２を用いて形成す
る。
【００３１】次に、発光部アノード５０上にアノード電
極を、シフト部アノード６０上にアノード電極６２を、
発光部およびシフト部に共通のゲート電極を形成する。
また、抵抗ラダー部に電極７２，７３を形成する。
極を、シフト部アノード６０上にアノード電極６２を、
発光部およびシフト部に共通のゲート電極を形成する。
また、抵抗ラダー部に電極７２，７３を形成する。
【００３２】次に、絶縁層（図示せず）を被覆して、コ
ンタクトホールをあけ、最後に、Ｖ GK配線１００，φ1
ライン１１０，φ2 ライン１１２，φ3 ライン１１４，
φＩライン１２０を形成し、ｎ型ＧａＡｓ基板の裏面に
電極２０を形成する。
ンタクトホールをあけ、最後に、Ｖ GK配線１００，φ1
ライン１１０，φ2 ライン１１２，φ3 ライン１１４，
φＩライン１２０を形成し、ｎ型ＧａＡｓ基板の裏面に
電極２０を形成する。
【００３３】抵抗ラダーは、図６に示すように、第２の
ｎ型層１２のパターンと、矩形状の電極７２，７３とに
よって形成されるが、図６において、電極７２と電極７
３との間に位置する長方形状のｎ型層部分を７６で、隣
接する電極７３間の長方形状ｎ型層部分を７７で示す。
今、長方形状部分７６の幅をＷL で、長さをＬL で表
し、長方形状部分７７の幅をＷC で、長さをＬC で表す
ものとする。
ｎ型層１２のパターンと、矩形状の電極７２，７３とに
よって形成されるが、図６において、電極７２と電極７
３との間に位置する長方形状のｎ型層部分を７６で、隣
接する電極７３間の長方形状ｎ型層部分を７７で示す。
今、長方形状部分７６の幅をＷL で、長さをＬL で表
し、長方形状部分７７の幅をＷC で、長さをＬC で表す
ものとする。
【００３４】この構造において、第２のｎ型層１２のシ
ート抵抗は２０ｋΩ／□であったので、ＬL ／ＷL ＝
３、ＬC ／ＷC ＝０．３とした。
ート抵抗は２０ｋΩ／□であったので、ＬL ／ＷL ＝
３、ＬC ／ＷC ＝０．３とした。
【００３５】このような寸法設定により、０．０１＜Ｒ
C ／ＲL ＜０．１５を実現した。
C ／ＲL ＜０．１５を実現した。
【００３６】
【実施例２】さらに、低い電圧で動作可能とするため
に、ＲC ／ＲL を小さく取りたい場合、図６および図７
の構成で、ＲC を大きくすると、ゲートの充放電時定数
が大きくなり、転送速度が遅くなる。また、長さＬL が
大きくなると素子の面積が大きくなる。そこで、ＲC を
小さくする必要がある。このような抵抗結合タイプの３
相駆動自己走査型発光素子アレイを作製した。図８およ
び図９に、作成された自己走査型発光素子アレイの平面
図および断面図を示す。この断面図は、平面図のＡ−
Ａ′線における断面を示している。基本的な構造は実施
例１と同じであり、図６および図７と同一の要素には、
同一の番号を付して示してある。
に、ＲC ／ＲL を小さく取りたい場合、図６および図７
の構成で、ＲC を大きくすると、ゲートの充放電時定数
が大きくなり、転送速度が遅くなる。また、長さＬL が
大きくなると素子の面積が大きくなる。そこで、ＲC を
小さくする必要がある。このような抵抗結合タイプの３
相駆動自己走査型発光素子アレイを作製した。図８およ
び図９に、作成された自己走査型発光素子アレイの平面
図および断面図を示す。この断面図は、平面図のＡ−
Ａ′線における断面を示している。基本的な構造は実施
例１と同じであり、図６および図７と同一の要素には、
同一の番号を付して示してある。
【００３７】実施例２では、図８および図９に示すよう
に、抵抗電極７８の形状を階段状とし、これら電極７８
間の第２のｎ型層１２のパターンを折れ曲がり形状とし
た。このパターンの長さをＬC 、幅をＷC とすると、Ｌ
C ／ＷC ＝０．０３を実現でき、ＲC の値を小さくで
き、 ０．０１＜ＲC ／ＲL ＜０．１５ を満たすことができた。
に、抵抗電極７８の形状を階段状とし、これら電極７８
間の第２のｎ型層１２のパターンを折れ曲がり形状とし
た。このパターンの長さをＬC 、幅をＷC とすると、Ｌ
C ／ＷC ＝０．０３を実現でき、ＲC の値を小さくで
き、 ０．０１＜ＲC ／ＲL ＜０．１５ を満たすことができた。
【図１】ダイオード結合型の自己走査型発光素子アレイ
のチップの等価回路図である。
のチップの等価回路図である。
【図２】図１のスイッチ素子アレイのゲートの電圧分布
を示す図である。
を示す図である。
【図３】抵抗結合型の自己走査型発光素子アレイのチッ
プの等価回路図である。
プの等価回路図である。
【図４】図３のスイッチ素子アレイのゲートの電圧分布
を示す図である。
を示す図である。
【図５】ＶGK＝＋３Ｖの時の抵抗ＲC とＲL の比率と、
最近接ゲート電圧、および、最近接／第２近接ゲート電
位差を示す図である。
最近接ゲート電圧、および、最近接／第２近接ゲート電
位差を示す図である。
【図６】実施例１の自己走査型発光素子アレイの平面図
である。
である。
【図７】実施例１の自己走査型発光素子アレイの断面図
である。
である。
【図８】実施例２の自己走査型発光素子アレイの平面図
である。
である。
【図９】実施例２の自己走査型発光素子アレイの断面図
である。
である。
１ ダイオード結合自己走査型発光素子アレイチップ ２ 抵抗結合自己走査型発光素子アレイチップ １０ 第２のｐ型層 １２ 第２のｎ型層 １４ 第１のｐ型層 １６ 第１のｎ型層 １８ ｎ型ＧａＡｓ基板 ２０ 裏面電極 ５０ 発光部アノード ５２ 発光部アノード電極 ６０ シフト部アノード ６２ シフト部アノード電極 ６４ ゲート電極 ７２，７３，７５ 抵抗電極 ７６，７７ 抵抗を形成する長方形状部
Claims (4)
- 【請求項１】しきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子スイッチ素子多数個を、一次
元的に配列し、 前記スイッチの一方の端子を、負荷抵抗を介して電源ラ
インに接続し、 隣接する前記スイッチ素子のしきい電圧もしくはしきい
電流を制御する制御電極を、結合抵抗にて互いに接続
し、 前記一次元的に配列された各スイッチ素子の残りの２端
子のうちの一方に、外部からｎ相（ｎは３以上の整数）
のクロックパルスラインを、それぞれｎ素子毎に順繰り
に接続し、 ある相のクロックパルスにより、あるスイッチ素子がオ
ンしているとき、そのスイッチ素子近傍のスイッチ素子
のしきい電圧もしくはしきい電流を、前記抵抗を介して
変化させ、他の相のクロックパルスにより、前記あるス
イッチ素子に隣接するスイッチ素子をオンさせ、 発光のためのしきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子発光素子多数個を、一次元的
に配列し、 前記スイッチ素子の各制御電極を、１対１に対応する前
記発光素子の制御電極に接続し、 前記一次元的に排列された各発光素子の残りの２端子の
うちの一方を、発光のための電流を印加する書込み信号
ラインに接続した自己走査型発光素子アレイにおいて、 前記負荷抵抗の値をＲL 、前記結合抵抗の値をＲC とし
た場合に、 ＲC ／ＲL ＜０．１５であり、かつ、 前記ｎが３の場合に、ＲC ／ＲL ＞０．０１であり、 前記ｎが４の場合に、ＲC ／ＲL ＞０．００３であり、 前記ｎが５の場合に、ＲC ／ＲL ＞０．００１である、
ことを特徴とする自己走査型発光素子アレイ。 - 【請求項２】前記３端子スイッチ素子および前記３端子
発光素子は、３端子発光サイリスタであることを特徴と
する請求項１記載の自己走査型発光素子アレイ。 - 【請求項３】第１導電型の基板上に、第１導電型の第１
の半導体と、第２導電型の第１の半導体と、第１導電型
の第２の半導体と、第２導電型の第２の半導体とが積層
されてなるｐｎｐｎ構造を有し、 前記負荷抵抗および結合抵抗は、パターニングされた前
記第１の導電型の第２の半導体と、この第２の半導体上
に形成された電極とにより形成されることを特徴とする
請求項１記載の自己走査型発光素子アレイ。 - 【請求項４】前記負荷抵抗の値は、前記第１の導電型の
第２の半導体のパターニングにより調整し、 前記結合抵抗の値は、前記電極の形状を変えることによ
り調整する、ことを特徴とする請求項３記載の自己走査
型発光素子アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000152908A JP4538896B2 (ja) | 2000-05-24 | 2000-05-24 | 自己走査型発光素子アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000152908A JP4538896B2 (ja) | 2000-05-24 | 2000-05-24 | 自己走査型発光素子アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001328295A true JP2001328295A (ja) | 2001-11-27 |
| JP4538896B2 JP4538896B2 (ja) | 2010-09-08 |
Family
ID=18658260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000152908A Expired - Fee Related JP4538896B2 (ja) | 2000-05-24 | 2000-05-24 | 自己走査型発光素子アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4538896B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008105221A (ja) * | 2006-10-24 | 2008-05-08 | Fuji Xerox Co Ltd | 露光装置および画像形成装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09283801A (ja) * | 1996-04-10 | 1997-10-31 | Nippon Sheet Glass Co Ltd | 面発光サイリスタおよび自己走査型発光装置 |
| JPH09283792A (ja) * | 1996-04-12 | 1997-10-31 | Nippon Sheet Glass Co Ltd | 面発光サイリスタおよび自己走査型発光装置 |
| JP2859649B2 (ja) * | 1989-07-25 | 1999-02-17 | 日本板硝子株式会社 | 発光・受光モジュール |
| JPH11330560A (ja) * | 1998-05-12 | 1999-11-30 | Nippon Sheet Glass Co Ltd | 光プリントヘッドの駆動方法 |
-
2000
- 2000-05-24 JP JP2000152908A patent/JP4538896B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2859649B2 (ja) * | 1989-07-25 | 1999-02-17 | 日本板硝子株式会社 | 発光・受光モジュール |
| JPH09283801A (ja) * | 1996-04-10 | 1997-10-31 | Nippon Sheet Glass Co Ltd | 面発光サイリスタおよび自己走査型発光装置 |
| JPH09283792A (ja) * | 1996-04-12 | 1997-10-31 | Nippon Sheet Glass Co Ltd | 面発光サイリスタおよび自己走査型発光装置 |
| JPH11330560A (ja) * | 1998-05-12 | 1999-11-30 | Nippon Sheet Glass Co Ltd | 光プリントヘッドの駆動方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008105221A (ja) * | 2006-10-24 | 2008-05-08 | Fuji Xerox Co Ltd | 露光装置および画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4538896B2 (ja) | 2010-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7834363B2 (en) | Light-emitting element having PNPN-structure and light-emitting element array | |
| JP4649701B2 (ja) | 自己走査型発光装置 | |
| JP2683781B2 (ja) | 発光装置 | |
| JPH0992885A (ja) | 面発光素子および自己走査型発光装置 | |
| US8134178B2 (en) | Light-emitting element | |
| JPH0292651A (ja) | 自己走査型発光素子アレイ | |
| US6452342B1 (en) | Self-scanning light-emitting device | |
| US6717182B1 (en) | Edge-emitting light-emitting device having improved external luminous efficiency and self-scanning light-emitting device array comprising the same | |
| JPH09283794A (ja) | 面発光素子および自己走査型発光装置 | |
| JP4538896B2 (ja) | 自己走査型発光素子アレイ | |
| JP2001232849A (ja) | 自己走査型発光素子アレイ | |
| US6919583B2 (en) | End surface light-emitting element having increased external light emission efficiency and self-scanning light-emitting element array using the same | |
| JP2001250980A (ja) | ３端子発光サイリスタ | |
| JP4352573B2 (ja) | 自己走査型発光素子アレイ | |
| JP3224337B2 (ja) | 発光チップおよびこれを用いた発光装置 | |
| JP2001270150A (ja) | 自己走査型発光素子アレイ | |
| JPH03256372A (ja) | 自己走査型発光素子アレイ | |
| JP3212498B2 (ja) | 自己走査型発光装置およびその静電破壊防止用保護回路 | |
| JPH0997926A (ja) | 自己走査型発光装置 | |
| JP4438174B2 (ja) | 自己走査型発光素子アレイの駆動方法 | |
| JP2001077421A (ja) | 自己走査型発光装置のマスク設計方法 | |
| JP2001353902A (ja) | 自己走査型２次元発光素子アレイ | |
| JP3212497B2 (ja) | 自己走査型発光装置 | |
| JPH0985987A (ja) | 自己走査型発光装置 | |
| JP4367191B2 (ja) | 自己走査型発光素子アレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070309 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070409 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070409 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070410 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090406 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091027 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100601 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100614 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4538896 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140702 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |