JP2001298127A - 配線基板、半導体装置及びその製造方法 - Google Patents
配線基板、半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 信頼性の高い小型軽量の半導体装置を得る。
また、評価用端子と兼用のモールドゲート部の密着性を
低減し、評価用端子以外のレジンとの密着性を良くす
る。 【解決手段】 平面基板上に回路配線が設けられ、前記
回路配線の実装用外部端子が前記平面基板上の一周辺部
に設けられた配線基板において、前記配線基板の半導体
チップ搭載面の他の一周辺部に前記回路配線に接続され
ている複数個の評価用端子が設けられ、前記評価用端子
の所定の電極配線がモールドゲートと兼用されたモール
ドゲート兼用配線構造端子であり、前記モールドゲート
兼用配線構造端子の配線上のみソルダーレジストが被覆
されていない。
また、評価用端子と兼用のモールドゲート部の密着性を
低減し、評価用端子以外のレジンとの密着性を良くす
る。 【解決手段】 平面基板上に回路配線が設けられ、前記
回路配線の実装用外部端子が前記平面基板上の一周辺部
に設けられた配線基板において、前記配線基板の半導体
チップ搭載面の他の一周辺部に前記回路配線に接続され
ている複数個の評価用端子が設けられ、前記評価用端子
の所定の電極配線がモールドゲートと兼用されたモール
ドゲート兼用配線構造端子であり、前記モールドゲート
兼用配線構造端子の配線上のみソルダーレジストが被覆
されていない。
Description
【０００１】
【発明が属する技術分野】本発明は、配線基板、半導体
装置及びその製造方法に関し、特に、ＩＣカード、マル
チメディアカード（ＭＭＣ）等に実装される半導体集積
回路チップの静電破壊（ＥＳＤ）を抑制する技術、例え
ば、マルチメディアカード（ＭＭＣ）などのメモリカー
ドに用いる配線基板、半導体装置及びその製造方法に適
用して有効な技術に関するものである。
装置及びその製造方法に関し、特に、ＩＣカード、マル
チメディアカード（ＭＭＣ）等に実装される半導体集積
回路チップの静電破壊（ＥＳＤ）を抑制する技術、例え
ば、マルチメディアカード（ＭＭＣ）などのメモリカー
ドに用いる配線基板、半導体装置及びその製造方法に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】従来、マルチメディアデータ格納用とし
て小型軽量化を実現した種々のメモリカードが提供され
ている。例えば、メモリとメモリコントローラをカード
基板に搭載し、少ない数の信号でホスト装置とインタフ
ェースを可能にするマルチメディアカードが提供されて
いる。
て小型軽量化を実現した種々のメモリカードが提供され
ている。例えば、メモリとメモリコントローラをカード
基板に搭載し、少ない数の信号でホスト装置とインタフ
ェースを可能にするマルチメディアカードが提供されて
いる。
【０００３】前記マルチメディアカードは、例えば、外
部インタフェース端子として７個〜９個の接続端子（コ
ネクタ端子）を有し、シリアルインタフェースが用いら
れ、ＰＣカードやハードディスクが用いられるＴＡイン
タフェースに比べてホストシステムの負荷を軽減でき、
より簡易なシステムでも使用できるようになっている。
また、マルチメディアカードの上位互換メモリカードと
してＳＤカードが提案されている（例えば、ＣＱ出版社
発行のインタフェース（１９９９年３月号）参照）。
部インタフェース端子として７個〜９個の接続端子（コ
ネクタ端子）を有し、シリアルインタフェースが用いら
れ、ＰＣカードやハードディスクが用いられるＴＡイン
タフェースに比べてホストシステムの負荷を軽減でき、
より簡易なシステムでも使用できるようになっている。
また、マルチメディアカードの上位互換メモリカードと
してＳＤカードが提案されている（例えば、ＣＱ出版社
発行のインタフェース（１９９９年３月号）参照）。
【０００４】
【発明が解決しようとする課題】本発明者らは、マルチ
メディアカード（ＭＭＣ）等のストレージ系のＩＣカー
ドについて検討した。その結果、ストレージ系のＩＣカ
ードは、ＰＣＭＣＩＡ（Personal Computer Memory Car
d International Association）準拠のＰＣカードをは
じめ前記マルチメディアカードも、ストレージカードと
しての機能を有するに留まっており、現状では、まだ目
立った機能拡張はなされていない。
メディアカード（ＭＭＣ）等のストレージ系のＩＣカー
ドについて検討した。その結果、ストレージ系のＩＣカ
ードは、ＰＣＭＣＩＡ（Personal Computer Memory Car
d International Association）準拠のＰＣカードをは
じめ前記マルチメディアカードも、ストレージカードと
しての機能を有するに留まっており、現状では、まだ目
立った機能拡張はなされていない。
【０００５】前記ストレージ系のＩＣカードに用いる半
導体集積回路チップを配線基板上に接着固定し、前記半
導体チップの回路素子形成面上に形成された電極パッド
と前記配線基板上の回路配線とを金属ワイヤで接続し、
前記半導体チップ、金属ワイヤ、配線基板上の回路配線
及びそれぞれの接続部を封止体で封止する。
導体集積回路チップを配線基板上に接着固定し、前記半
導体チップの回路素子形成面上に形成された電極パッド
と前記配線基板上の回路配線とを金属ワイヤで接続し、
前記半導体チップ、金属ワイヤ、配線基板上の回路配線
及びそれぞれの接続部を封止体で封止する。
【０００６】また、前記配線基板は、基板に回路配線を
形成し、前記配線基板の半導体チップ搭載面の一周辺部
に回路配線の実装用端子を形成し、前記配線基板の半導
体チップ搭載面の他の一周辺部に複数個の評価（テス
ト）用端子を形成し、前記評価用端子の所定の電極配線
がモールドゲートと兼用される構造に形成し、前記回路
配線の上面をソルダーレジストで被覆して保護してい
る。
形成し、前記配線基板の半導体チップ搭載面の一周辺部
に回路配線の実装用端子を形成し、前記配線基板の半導
体チップ搭載面の他の一周辺部に複数個の評価（テス
ト）用端子を形成し、前記評価用端子の所定の電極配線
がモールドゲートと兼用される構造に形成し、前記回路
配線の上面をソルダーレジストで被覆して保護してい
る。
【０００７】前記回路配線の上面がソルダーレジストで
被覆されてなるトランスファーモールド型には、装置製
品の評価用端子群の一部にモールドゲート部が設けられ
ている。このモールドゲート部には、その全面に金（Ａ
ｕ）メッキが付けられている（特願２０００−７７７９
１号 参照）。
被覆されてなるトランスファーモールド型には、装置製
品の評価用端子群の一部にモールドゲート部が設けられ
ている。このモールドゲート部には、その全面に金（Ａ
ｕ）メッキが付けられている（特願２０００−７７７９
１号 参照）。
【０００８】図９に示すＭＭＣカード基板フレーム１０
０上の配線基板を整形切断してモールドゲート部の評価
用端子６Ａ上のレジン（モールド部）１２を剥がす際
（モールドゲートブレイク時）に、図１０に示すよう
に、配線１３が浮き上がり、不良品を生じるという問題
があった。
０上の配線基板を整形切断してモールドゲート部の評価
用端子６Ａ上のレジン（モールド部）１２を剥がす際
（モールドゲートブレイク時）に、図１０に示すよう
に、配線１３が浮き上がり、不良品を生じるという問題
があった。
【０００９】この原因は、配線１３上のソルダーレジス
ト８がレジン（モールド部）１２と密着性がよく、レジ
ン１２を剥がす際に、ソルダーレジスト８もいっしょに
剥がれてしまう。
ト８がレジン（モールド部）１２と密着性がよく、レジ
ン１２を剥がす際に、ソルダーレジスト８もいっしょに
剥がれてしまう。
【００１０】また、図１１に示すように、前記金（Ａ
ｕ）メッキされたモールドゲート部１０２の下に銅（Ｃ
ｕ）配線１３がある場合、銅（Ｃｕ）配線１３もいっし
ょに剥がされてしまい、前記ＭＭＣカード基板フレーム
１００を整形切断する際にその切断片が導電性異物とな
り、他の端子とショートするという問題があった。
ｕ）メッキされたモールドゲート部１０２の下に銅（Ｃ
ｕ）配線１３がある場合、銅（Ｃｕ）配線１３もいっし
ょに剥がされてしまい、前記ＭＭＣカード基板フレーム
１００を整形切断する際にその切断片が導電性異物とな
り、他の端子とショートするという問題があった。
【００１１】本発明の目的は、半導体装置の評価用端子
をモールドゲート部と兼用することが可能な技術を提供
することにある。
をモールドゲート部と兼用することが可能な技術を提供
することにある。
【００１２】本発明の目的は、信頼性の高い小型軽量の
半導体装置もしくは半導体モジュールを得ることが可能
な技術を提供することにある。
半導体装置もしくは半導体モジュールを得ることが可能
な技術を提供することにある。
【００１３】本発明の他の目的は、半導体装置の製造に
おいて、不良品を低減することが可能な技術を提供する
ことにある。
おいて、不良品を低減することが可能な技術を提供する
ことにある。
【００１４】本発明の前記ならびにその他の目的及び新
規な特徴は、本明細書の記述及び添付図面によって明ら
かになるであろう。
規な特徴は、本明細書の記述及び添付図面によって明ら
かになるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。
【００１６】（１）平板基板上に回路配線が設けられ、
前記回路配線の実装用端子が前記平板基板上の一周辺部
に設けられた配線基板において、前記配線基板の半導体
チップ搭載面の他の一周辺部に前記回路配線に接続され
ている複数個の評価用端子が設けられ、前記評価用端子
中の所定の端子がモールドゲート部と兼用されたモール
ドゲート兼用配線構造端子であり、前記回路配線上がソ
ルダーレジストで覆われてなる。
前記回路配線の実装用端子が前記平板基板上の一周辺部
に設けられた配線基板において、前記配線基板の半導体
チップ搭載面の他の一周辺部に前記回路配線に接続され
ている複数個の評価用端子が設けられ、前記評価用端子
中の所定の端子がモールドゲート部と兼用されたモール
ドゲート兼用配線構造端子であり、前記回路配線上がソ
ルダーレジストで覆われてなる。
【００１７】（２）前記（１）の配線基板において、前
記モールドゲート兼用配線構造端子の配線上のみソルダ
ーレジストが被覆されていない。
記モールドゲート兼用配線構造端子の配線上のみソルダ
ーレジストが被覆されていない。
【００１８】（３）前記（２）の配線基板において、前
記モールドゲート部は、複数の前記モールドゲート兼用
配線構造端子からなる。
記モールドゲート部は、複数の前記モールドゲート兼用
配線構造端子からなる。
【００１９】（４）配線基板上に半導体チップの回路素
子形成面（表面）と対向する面（裏面）が接着固定さ
れ、前記半導体チップの回路素子形成面上に設けられた
電極パッドと前記配線基板上の回路配線とが電気的に接
続され、前記半導体チップ、配線基板上の回路配線及び
それぞれの接続部が封止体で封止された半導体装置であ
って、前記配線基板は、平板基板に回路配線が設けら
れ、前記配線基板の半導体チップ搭載面の一周辺部に回
路配線の実装用端子が設けられ、前記配線基板の半導体
チップ搭載面の他の一周辺部に前記回路配線に接続され
ている複数個の評価用端子が設けられ、前記評価用端子
中の所定の端子がモールドゲート部と兼用されたモール
ドゲート兼用配線構造端子であり、前記回路配線上がソ
ルダーレジストで覆われてなる。
子形成面（表面）と対向する面（裏面）が接着固定さ
れ、前記半導体チップの回路素子形成面上に設けられた
電極パッドと前記配線基板上の回路配線とが電気的に接
続され、前記半導体チップ、配線基板上の回路配線及び
それぞれの接続部が封止体で封止された半導体装置であ
って、前記配線基板は、平板基板に回路配線が設けら
れ、前記配線基板の半導体チップ搭載面の一周辺部に回
路配線の実装用端子が設けられ、前記配線基板の半導体
チップ搭載面の他の一周辺部に前記回路配線に接続され
ている複数個の評価用端子が設けられ、前記評価用端子
中の所定の端子がモールドゲート部と兼用されたモール
ドゲート兼用配線構造端子であり、前記回路配線上がソ
ルダーレジストで覆われてなる。
【００２０】（５）前記（４）の半導体装置において、
前記モールドゲート兼用配線構造端子の配線のみ前記ソ
ルダーレジストが被覆されていない。
前記モールドゲート兼用配線構造端子の配線のみ前記ソ
ルダーレジストが被覆されていない。
【００２１】（６）前記（５）の半導体装置において、
前記モールドゲート部は、複数のモールドゲート兼用配
線構造端子からなる。
前記モールドゲート部は、複数のモールドゲート兼用配
線構造端子からなる。
【００２２】（７）配線基板上に、半導体チップの回路
素子形成面（表面）と対向する面（裏面）を接着固定
し、前記半導体チップの回路素子形成面上に形成された
電極パッドと前記配線基板上の回路配線とを電気的に接
続し、前記半導体チップ、配線基板上の回路配線及びそ
れぞれの接続部を封止体で封止する半導体装置の製造方
法であって、前記配線基板は、平板基板に回路配線を形
成し、前記配線基板の半導体チップ搭載面の一周辺部に
回路配線の実装用端子を形成し、前記配線基板の半導体
チップ搭載面の他の一周辺部に複数個の評価用端子を形
成し、前記評価用端子中の所定の端子をモールドゲート
部と兼用するモールドゲート兼用配線構造に形成し、前
記回路配線の上面をソルダーレジストで被覆する。
素子形成面（表面）と対向する面（裏面）を接着固定
し、前記半導体チップの回路素子形成面上に形成された
電極パッドと前記配線基板上の回路配線とを電気的に接
続し、前記半導体チップ、配線基板上の回路配線及びそ
れぞれの接続部を封止体で封止する半導体装置の製造方
法であって、前記配線基板は、平板基板に回路配線を形
成し、前記配線基板の半導体チップ搭載面の一周辺部に
回路配線の実装用端子を形成し、前記配線基板の半導体
チップ搭載面の他の一周辺部に複数個の評価用端子を形
成し、前記評価用端子中の所定の端子をモールドゲート
部と兼用するモールドゲート兼用配線構造に形成し、前
記回路配線の上面をソルダーレジストで被覆する。
【００２３】（８）前記（７）の半導体装置の製造方法
において、前記モールドゲート兼用配線構造端子の線上
のみ前記ソルダーレジストを被覆しない。
において、前記モールドゲート兼用配線構造端子の線上
のみ前記ソルダーレジストを被覆しない。
【００２４】（９）前記（８）の半導体装置の製造方法
において、前記モールドゲート部を複数の前記モールド
ゲート兼用配線構造端子で形成する。
において、前記モールドゲート部を複数の前記モールド
ゲート兼用配線構造端子で形成する。
【００２５】すなわち、本発明のポイントは、前記評価
用端子（テスト用端子）をモールドゲート部と兼用する
モールドゲート兼用配線構造端子を設けることである。
用端子（テスト用端子）をモールドゲート部と兼用する
モールドゲート兼用配線構造端子を設けることである。
【００２６】また、本発明は、前記モールドゲート部に
Ａｕメッキもしくはニッケルメッキが全面に付けていな
いため、前記モールドゲート兼用配線構造端子部による
密着性を低減する。しかし、前記評価用端子からの配線
上には、ソルダーレジストが塗布されているため、レジ
ンとの密着性は良くなっている。
Ａｕメッキもしくはニッケルメッキが全面に付けていな
いため、前記モールドゲート兼用配線構造端子部による
密着性を低減する。しかし、前記評価用端子からの配線
上には、ソルダーレジストが塗布されているため、レジ
ンとの密着性は良くなっている。
【００２７】そこで、モールドゲート部の配線上のみソ
ルダーレジストを削除し、その部分の密着性劣化を行う
構造とした。また、モールドゲートブレイクでの引き出
し線、もしくは配線に対しても配線幅と同じくらいにし
て、レジンとの密着性を弱め、よりモールドゲートブレ
イクがしやすいようにした。
ルダーレジストを削除し、その部分の密着性劣化を行う
構造とした。また、モールドゲートブレイクでの引き出
し線、もしくは配線に対しても配線幅と同じくらいにし
て、レジンとの密着性を弱め、よりモールドゲートブレ
イクがしやすいようにした。
【００２８】このように、前記手段によれば、前記評価
用端子（テスト用端子）とモールドゲート部を兼用する
モールドゲート兼用配線構造端子部を設け、そのモール
ドゲート兼用配線構造端子部の配線上にはソルダーレジ
ストを被覆しない構造（密着性劣化）にすることによ
り、整形切断（モールドゲートブレイク）時の配線の剥
離及び異物の侵入の低減ができるので、不良品を低減す
ることができる。
用端子（テスト用端子）とモールドゲート部を兼用する
モールドゲート兼用配線構造端子部を設け、そのモール
ドゲート兼用配線構造端子部の配線上にはソルダーレジ
ストを被覆しない構造（密着性劣化）にすることによ
り、整形切断（モールドゲートブレイク）時の配線の剥
離及び異物の侵入の低減ができるので、不良品を低減す
ることができる。
【００２９】また、前記評価用端子から延在する配線上
には、ソルダーレジストが塗布されているため、これと
レジンとの密着性は良いので、さらに配線の剥離が低減
でき、不良品を低減することができる。
には、ソルダーレジストが塗布されているため、これと
レジンとの密着性は良いので、さらに配線の剥離が低減
でき、不良品を低減することができる。
【００３０】また、モールドゲートブレイクでの引き出
し線、もしくは配線に対しても配線幅と同じくらいにし
て、レジンとの密着性を弱め、よりモールドゲートブレ
イクがしやすくすることができる。これらにより、例え
ば、信頼性の高い小型軽量のＭＭＣカード等の半導体装
置もしくは半導体モジュールを得ることができる。
し線、もしくは配線に対しても配線幅と同じくらいにし
て、レジンとの密着性を弱め、よりモールドゲートブレ
イクがしやすくすることができる。これらにより、例え
ば、信頼性の高い小型軽量のＭＭＣカード等の半導体装
置もしくは半導体モジュールを得ることができる。
【００３１】
【発明の実施の形態】以下、本発明について、その実施
形態（実施例）とともに図面を参照して詳細に説明す
る。なお、実施形態を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。
形態（実施例）とともに図面を参照して詳細に説明す
る。なお、実施形態を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。
【００３２】図１は、本発明による一実施形態のＭＭＣ
カードのチップ実装面を示す模式図、図２は、図１のＡ
−Ａ’線で切った断面図、図３は、図１のＢ−Ｂ’線で
切った断面図である。図１乃至図３において、１は配線
基板、２はフラッシュメモリチップ、３はコントローラ
チップ、４Ａ，４Ｂはボンディング用リード、４Ｃは配
線、５Ａはコントローラ用端子（コネクタ端子）、５Ｂ
はＭＭＣ用端子（コネクタ端子）、６Ａはフラッシュメ
モリチップの評価（テスト）用端子（コネクタ端子）、
６Ｂはコントローラチップの評価（テスト）用端子（コ
ネクタ端子）、７はモールドゲート兼用配線構造端子
部、８はソルダーレジスト、９はボンディングワイヤで
ある。
カードのチップ実装面を示す模式図、図２は、図１のＡ
−Ａ’線で切った断面図、図３は、図１のＢ−Ｂ’線で
切った断面図である。図１乃至図３において、１は配線
基板、２はフラッシュメモリチップ、３はコントローラ
チップ、４Ａ，４Ｂはボンディング用リード、４Ｃは配
線、５Ａはコントローラ用端子（コネクタ端子）、５Ｂ
はＭＭＣ用端子（コネクタ端子）、６Ａはフラッシュメ
モリチップの評価（テスト）用端子（コネクタ端子）、
６Ｂはコントローラチップの評価（テスト）用端子（コ
ネクタ端子）、７はモールドゲート兼用配線構造端子
部、８はソルダーレジスト、９はボンディングワイヤで
ある。
【００３３】本実形態のＭＭＣカードは、図１乃至図３
に示すように、配線基板１の上にフラッシュメモリチッ
プ２及びコントローラチップ３のそれぞれ回路素子形成
面（表面）と対向する面（裏面）が接着固定され、前記
フラッシュメモリチップ２に設けられた電極パッド（図
を簡単にするため図示しない）とボンディング用リード
４Ａがボンデイングワイヤ９で電気的に接続され、前記
コントローラチップ３に設けられた電極パッドと前記ボ
ンディング用リード４Ａがボンディングワイヤ９で電気
的に接続され、前記コントローラチップ３に設けられた
別の電極パッドと別のボンディング用リード４Ｂがボン
ディングワイヤ９で電気的に接続される。前記ボンディ
ング用リード４Ｂと前記図１に示す前記配線基板１上の
省略している配線パターンと前記配線基板１の表裏を導
通されるスルーホールとによって行われる。
に示すように、配線基板１の上にフラッシュメモリチッ
プ２及びコントローラチップ３のそれぞれ回路素子形成
面（表面）と対向する面（裏面）が接着固定され、前記
フラッシュメモリチップ２に設けられた電極パッド（図
を簡単にするため図示しない）とボンディング用リード
４Ａがボンデイングワイヤ９で電気的に接続され、前記
コントローラチップ３に設けられた電極パッドと前記ボ
ンディング用リード４Ａがボンディングワイヤ９で電気
的に接続され、前記コントローラチップ３に設けられた
別の電極パッドと別のボンディング用リード４Ｂがボン
ディングワイヤ９で電気的に接続される。前記ボンディ
ング用リード４Ｂと前記図１に示す前記配線基板１上の
省略している配線パターンと前記配線基板１の表裏を導
通されるスルーホールとによって行われる。
【００３４】前記配線基板１は、例えば、ガラスエポキ
シ樹脂等の樹脂基板からなり、その一主面（表面）に回
路配線（図を簡単にするため配線パターンは図示しな
い）が設けられ、図２及び図３に示すように、前記配線
基板１の半導体チップ搭載面の一周辺部（例えば上周辺
部）にコントローラ用端子５Ａ（実装用端子）及びコン
トローラチップの評価用端子６Ａが設けられ、前記配線
基板１の半導体チップ搭載面の裏面にＭＭＣ用端子５Ｂ
が設けられている。前記配線基板１の半導体チップ搭載
面の他の一周辺部（例えば、下周辺部）に複数個のフラ
ッシュメモリチップの評価用端子６Ａが設けられ、前記
フラッシュメモリチップの評価用端子６Ａ中の所定の端
子がモールドゲートと兼用されたモールドゲート兼用配
線構造端子部７が設けられている。
シ樹脂等の樹脂基板からなり、その一主面（表面）に回
路配線（図を簡単にするため配線パターンは図示しな
い）が設けられ、図２及び図３に示すように、前記配線
基板１の半導体チップ搭載面の一周辺部（例えば上周辺
部）にコントローラ用端子５Ａ（実装用端子）及びコン
トローラチップの評価用端子６Ａが設けられ、前記配線
基板１の半導体チップ搭載面の裏面にＭＭＣ用端子５Ｂ
が設けられている。前記配線基板１の半導体チップ搭載
面の他の一周辺部（例えば、下周辺部）に複数個のフラ
ッシュメモリチップの評価用端子６Ａが設けられ、前記
フラッシュメモリチップの評価用端子６Ａ中の所定の端
子がモールドゲートと兼用されたモールドゲート兼用配
線構造端子部７が設けられている。
【００３５】前記モールドゲート兼用配線構造端子部７
以外の前記配線基板１のボンディング用リード４Ａ，４
Ｂ、配線４Ｃの上面がソルダーレジスト８で被覆されて
いる。すなわち、前記モールドゲート兼用配線構造端子
部７の配線上のみソルダーレジスト８が被覆されていな
い。
以外の前記配線基板１のボンディング用リード４Ａ，４
Ｂ、配線４Ｃの上面がソルダーレジスト８で被覆されて
いる。すなわち、前記モールドゲート兼用配線構造端子
部７の配線上のみソルダーレジスト８が被覆されていな
い。
【００３６】前記モールドゲート兼用配線構造端子部７
の配線は、複数（例えば、４個）のモールドゲート兼用
配線構造端子からなっている。
の配線は、複数（例えば、４個）のモールドゲート兼用
配線構造端子からなっている。
【００３７】前記フラッシュメモリチップの評価用端子
６Ａ、コントローラチップの評価用端子６Ｂ、モールド
ゲート兼用配線構造端子部７の各配線端子、フラッシュ
メモリチップ２、及びコントローラチップ３のそれぞれ
の接続は、図４（半導体チップ実装平面図）及び図５
（図４のＣ−Ｃ’線で切った断面図）に示すように、前
記配線基板１上の図示される配線パターン１０によって
行われる。また、コントローラ用端子５Ａ及びコントロ
ーラチップの評価用端子６Ｂとの接続は、前記図１に示
す前記配線基板１上の省略している配線パターンと前記
配線基板１の表裏を導通されるスルーホールとによって
行われる。
６Ａ、コントローラチップの評価用端子６Ｂ、モールド
ゲート兼用配線構造端子部７の各配線端子、フラッシュ
メモリチップ２、及びコントローラチップ３のそれぞれ
の接続は、図４（半導体チップ実装平面図）及び図５
（図４のＣ−Ｃ’線で切った断面図）に示すように、前
記配線基板１上の図示される配線パターン１０によって
行われる。また、コントローラ用端子５Ａ及びコントロ
ーラチップの評価用端子６Ｂとの接続は、前記図１に示
す前記配線基板１上の省略している配線パターンと前記
配線基板１の表裏を導通されるスルーホールとによって
行われる。
【００３８】このようにして形成された配線基板１の上
のコントローラ用端子５Ａ及びコントローラチップの評
価用端子６Ｂのモールドゲート兼用配線構造端子部７以
外の領域は、レジン等の封止体で封止されている。
のコントローラ用端子５Ａ及びコントローラチップの評
価用端子６Ｂのモールドゲート兼用配線構造端子部７以
外の領域は、レジン等の封止体で封止されている。
【００３９】前記コントローラ用端子５Ａ、フラッシュ
メモリチップの評価用端子６Ａ、コントローラチップの
評価用端子６Ｂ、及びモールドゲート兼用配線構造端子
部７は、例えば、アルミニウム、銅等の導電パターンか
らなる。これらのアルミニウム、銅等の導電パターンに
金メッキやニッケルメッキ等が施されている。
メモリチップの評価用端子６Ａ、コントローラチップの
評価用端子６Ｂ、及びモールドゲート兼用配線構造端子
部７は、例えば、アルミニウム、銅等の導電パターンか
らなる。これらのアルミニウム、銅等の導電パターンに
金メッキやニッケルメッキ等が施されている。
【００４０】前記配線基板１の大きさは、特に、その寸
法に制限されないが、マルチメディアカード（ＭＭＣ）
に応じた寸法である。例えば、平面寸法は２０ｍｍ×３
０ｍｍで、厚さは０.３３ｍｍである。モールドの厚さ
は０.６５ｍｍである。
法に制限されないが、マルチメディアカード（ＭＭＣ）
に応じた寸法である。例えば、平面寸法は２０ｍｍ×３
０ｍｍで、厚さは０.３３ｍｍである。モールドの厚さ
は０.６５ｍｍである。
【００４１】前記図１におけるフラッシュメモリチップ
の評価用端子６Ａ及びモールドゲート兼用配線構造端子
部７の部分の拡大図を図６に示し、前記モールドゲート
兼用配線構造端子部７の変形例を図７に示す。
の評価用端子６Ａ及びモールドゲート兼用配線構造端子
部７の部分の拡大図を図６に示し、前記モールドゲート
兼用配線構造端子部７の変形例を図７に示す。
【００４２】前記図７に示すモールドゲート兼用配線構
造端子部７の端子幅は、例えば、０.２ｍｍであり、配
線幅は０.０５ｍｍである。また、図８に示すように、
配線幅をモールドゲート兼用配線構造端子部７の端子幅
と同じ幅にしてもよい。図７及び図８において、１０２
は金（Ａｕ）メッキされたモールドゲート部である。
造端子部７の端子幅は、例えば、０.２ｍｍであり、配
線幅は０.０５ｍｍである。また、図８に示すように、
配線幅をモールドゲート兼用配線構造端子部７の端子幅
と同じ幅にしてもよい。図７及び図８において、１０２
は金（Ａｕ）メッキされたモールドゲート部である。
【００４３】以下に、本実施形態のＩＣカードの製造方
法を説明する。
法を説明する。
【００４４】図１乃至図７に示すように、前記配線基板
１の半導体チップ搭載面の一周辺部（例えば上周辺部）
にコントローラ用端子５Ａ及びコントローラチップの評
価用端子６Ｂを形成し、前記半導体チップ搭載面の裏面
にＭＭＣ用端子５Ｂを形成する。前記配線基板１の半導
体チップ搭載面の他の一周辺部（例えば、下周辺部）に
複数個のフラッシュメモリチップの評価用端子６Ａを形
成し、前記フラッシュメモリチップの評価用端子６Ａ中
の所定の端子をモールドゲートと兼用されたモールドゲ
ート兼用配線構造端子部７に形成する。前記コントロー
ラ用端子５Ａ、コントローラチップ評価用端子６Ａ及び
モールドゲート兼用配線構造端子部７は、例えば、アル
ミニウム、銅等の導電体で形成し、このアルミニウム、
銅等の導電パターンに金メッキやニッケルメッキ等を行
う。
１の半導体チップ搭載面の一周辺部（例えば上周辺部）
にコントローラ用端子５Ａ及びコントローラチップの評
価用端子６Ｂを形成し、前記半導体チップ搭載面の裏面
にＭＭＣ用端子５Ｂを形成する。前記配線基板１の半導
体チップ搭載面の他の一周辺部（例えば、下周辺部）に
複数個のフラッシュメモリチップの評価用端子６Ａを形
成し、前記フラッシュメモリチップの評価用端子６Ａ中
の所定の端子をモールドゲートと兼用されたモールドゲ
ート兼用配線構造端子部７に形成する。前記コントロー
ラ用端子５Ａ、コントローラチップ評価用端子６Ａ及び
モールドゲート兼用配線構造端子部７は、例えば、アル
ミニウム、銅等の導電体で形成し、このアルミニウム、
銅等の導電パターンに金メッキやニッケルメッキ等を行
う。
【００４５】前記モールドゲート兼用配線構造端子部７
以外の前記配線基板１のボンディング用リード４Ａ，４
Ｂ、配線４Ｃの上面をソルダーレジスト８で被覆する。
すなわち、前記モールドゲート兼用配線構造端子部７の
配線上のみソルダーレジスト８を被覆しない。前記モー
ルドゲート兼用配線構造端子部７は、複数本（例えば、
４本）の配線端子からなっている。
以外の前記配線基板１のボンディング用リード４Ａ，４
Ｂ、配線４Ｃの上面をソルダーレジスト８で被覆する。
すなわち、前記モールドゲート兼用配線構造端子部７の
配線上のみソルダーレジスト８を被覆しない。前記モー
ルドゲート兼用配線構造端子部７は、複数本（例えば、
４本）の配線端子からなっている。
【００４６】図８に示すように、前述した配線基板１の
複数（５個）を搭載するための、例えば５個搭載用ＭＭ
Ｃカード基板フレーム１００をＭＭＣカードを組み立て
る前にあらかじめ作製し用意しておく。
複数（５個）を搭載するための、例えば５個搭載用ＭＭ
Ｃカード基板フレーム１００をＭＭＣカードを組み立て
る前にあらかじめ作製し用意しておく。
【００４７】次に、図１乃至図３に示すように、配線基
板１の上にフラッシュメモリチップ２及びコントローラ
チップ３のそれぞれ回路素子形成面（表面）と対向する
面（裏面）を接着剤１１で固定し、前記フラッシュメモ
リチップ２に形成された電極パッドとボンディング用リ
ード４Ａとをボンデイングワイヤ９で電気的に接続し、
前記コントローラチップ３に形成された電極パッドと前
記ボンディング用リード４Ａとをボンデイングワイヤ９
で電気的に接続し、前記コントローラチップ３に形成さ
れた電極パッドと別のボンディング用リード４Ｂとをボ
ンデイングワイヤ９で電気的に接続する。前記コントロ
ーラ用端子５Ａ、ＭＭＣ用端子５Ｂ、フラッシュメモリ
チップの評価用端子６Ａ、コントローラチップの評価用
端子６Ｂ、モールドゲート兼用配線構造端子部７の各配
線端子、フラッシュメモリチップ２、及びコントローラ
チップ３のそれぞれを、図４及び図５に示すように、前
記配線基板１上の図示される配線パターン１０によって
電気的に接続する。また、コントローラ用端子５Ａ及び
コントローラチップの評価用端子６Ｂとを、前記図１に
示す前記配線基板１上の省略している配線パターンと前
記配線基板１の表裏を導通されるスルーホールとによっ
て電気的に接続する。
板１の上にフラッシュメモリチップ２及びコントローラ
チップ３のそれぞれ回路素子形成面（表面）と対向する
面（裏面）を接着剤１１で固定し、前記フラッシュメモ
リチップ２に形成された電極パッドとボンディング用リ
ード４Ａとをボンデイングワイヤ９で電気的に接続し、
前記コントローラチップ３に形成された電極パッドと前
記ボンディング用リード４Ａとをボンデイングワイヤ９
で電気的に接続し、前記コントローラチップ３に形成さ
れた電極パッドと別のボンディング用リード４Ｂとをボ
ンデイングワイヤ９で電気的に接続する。前記コントロ
ーラ用端子５Ａ、ＭＭＣ用端子５Ｂ、フラッシュメモリ
チップの評価用端子６Ａ、コントローラチップの評価用
端子６Ｂ、モールドゲート兼用配線構造端子部７の各配
線端子、フラッシュメモリチップ２、及びコントローラ
チップ３のそれぞれを、図４及び図５に示すように、前
記配線基板１上の図示される配線パターン１０によって
電気的に接続する。また、コントローラ用端子５Ａ及び
コントローラチップの評価用端子６Ｂとを、前記図１に
示す前記配線基板１上の省略している配線パターンと前
記配線基板１の表裏を導通されるスルーホールとによっ
て電気的に接続する。
【００４８】このようにして形成された配線基板１の上
のコントローラ用端子５Ａ、ＭＭＣ用端子５Ｂ、フラッ
シュメモリチップの評価用端子６Ａ、及びコントローラ
チップの評価用端子６Ｂの領域以外は、前記モールドゲ
ート兼用配線構造端子部７及びモールドゲート部１０２
をゲートとしてトランスファモールド法によってレジン
等の封止体で封止される。
のコントローラ用端子５Ａ、ＭＭＣ用端子５Ｂ、フラッ
シュメモリチップの評価用端子６Ａ、及びコントローラ
チップの評価用端子６Ｂの領域以外は、前記モールドゲ
ート兼用配線構造端子部７及びモールドゲート部１０２
をゲートとしてトランスファモールド法によってレジン
等の封止体で封止される。
【００４９】その後、ＭＭＣカード基板フレーム１００
を整形切断（モールドゲートブレイク）してＭＭＣカー
ドを得る。
を整形切断（モールドゲートブレイク）してＭＭＣカー
ドを得る。
【００５０】以上説明したように、本実施形態によれ
ば、前記評価用端子（テスト用端子）とモールドゲート
部を兼用するモールドゲート兼用配線構造端子部７を設
け、そのモールドゲート兼用配線構造端子部７の配線上
にはソルダーレジスト８を被覆しない構造（密着性劣
化）にすることにより、整形切断（モールドゲートブレ
イク）時の配線の剥離及び異物の侵入の低減ができるの
で、不良品を低減することができる。
ば、前記評価用端子（テスト用端子）とモールドゲート
部を兼用するモールドゲート兼用配線構造端子部７を設
け、そのモールドゲート兼用配線構造端子部７の配線上
にはソルダーレジスト８を被覆しない構造（密着性劣
化）にすることにより、整形切断（モールドゲートブレ
イク）時の配線の剥離及び異物の侵入の低減ができるの
で、不良品を低減することができる。
【００５１】また、前記評価用端子６Ａから延在する配
線上には、ソルダーレジストが塗布されているため、こ
れとレジンとの密着性は良いので、さらに配線の剥離が
低減でき、不良品を低減することができる。
線上には、ソルダーレジストが塗布されているため、こ
れとレジンとの密着性は良いので、さらに配線の剥離が
低減でき、不良品を低減することができる。
【００５２】また、モールドゲートブレイクでの引き出
し線、配線に対しても配線幅と同じくらいにして、レジ
ンとの密着性を弱め、よりモールドゲートブレイクがし
やすくすることができる。これらにより、例えば、信頼
性の高い小型軽量のＭＭＣカードを得ることができる。
し線、配線に対しても配線幅と同じくらいにして、レジ
ンとの密着性を弱め、よりモールドゲートブレイクがし
やすくすることができる。これらにより、例えば、信頼
性の高い小型軽量のＭＭＣカードを得ることができる。
【００５３】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００５４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５５】本発明によれば、評価用端子（テスト用端
子）とモールドゲート部を兼用するモールドゲート兼用
配線構造端子部を設け、そのモールドゲート兼用配線構
造端子部の配線上にはソルダーレジストを被覆しない構
造（密着性劣化）にすることにより、整形切断（モール
ドゲートブレイク）時の配線の剥離及び異物の侵入の低
減ができるので、不良品を低減することができる。
子）とモールドゲート部を兼用するモールドゲート兼用
配線構造端子部を設け、そのモールドゲート兼用配線構
造端子部の配線上にはソルダーレジストを被覆しない構
造（密着性劣化）にすることにより、整形切断（モール
ドゲートブレイク）時の配線の剥離及び異物の侵入の低
減ができるので、不良品を低減することができる。
【００５６】また、評価用端子から延在する配線上に
は、ソルダーレジストが塗布されているため、これと封
止体（例えばレジン）との密着性は良いので、さらに配
線の剥離が低減でき、不良品を低減することができる。
は、ソルダーレジストが塗布されているため、これと封
止体（例えばレジン）との密着性は良いので、さらに配
線の剥離が低減でき、不良品を低減することができる。
【００５７】また、モールドゲートブレイクでの引き出
し線、配線に対しも配線幅と同じくらいにして、レジン
との密着性を弱め、より整形切断（モールドゲートブレ
イク）をしやすくすることができる。これらにより、例
えば、信頼性の高い小型軽量のＭＭＣカード等の半導体
装置及び半導体モジュールを得ることができる。
し線、配線に対しも配線幅と同じくらいにして、レジン
との密着性を弱め、より整形切断（モールドゲートブレ
イク）をしやすくすることができる。これらにより、例
えば、信頼性の高い小型軽量のＭＭＣカード等の半導体
装置及び半導体モジュールを得ることができる。
【図１】本発明による一実施形態のＭＭＣカードのチッ
プ実装面を示す模式図である。
プ実装面を示す模式図である。
【図２】図１のＡ−Ａ’線で切った断面図である。
【図３】図１のＢ−Ｂ’線で切った断面図である。
【図４】本実施形態のフラッシュメモリチップの評価用
端子、コントローラチップの評価用端子、モールドゲー
ト兼用配線構造端子部、フラッシュメモリチップ、及び
コントローラチップのそれぞれの接続を示す半導体チッ
プ実装面の平面図である。
端子、コントローラチップの評価用端子、モールドゲー
ト兼用配線構造端子部、フラッシュメモリチップ、及び
コントローラチップのそれぞれの接続を示す半導体チッ
プ実装面の平面図である。
【図５】図４のＣ−Ｃ’線で切った断面図である。
【図６】本実施形態のフラッシュメモリチップの評価用
端子及びモールドゲート兼用配線構造端子部の要部拡大
図である。
端子及びモールドゲート兼用配線構造端子部の要部拡大
図である。
【図７】本実施形態のフラッシュメモリチップの評価用
端子及び変形例のモールドゲート兼用配線構造端子部の
要部拡大図である。
端子及び変形例のモールドゲート兼用配線構造端子部の
要部拡大図である。
【図８】本実施形態の配線基板を用いＭＭＣカードを組
み立てるための５個搭載用リードフレームを示す平面図
である。
み立てるための５個搭載用リードフレームを示す平面図
である。
【図９】従来技術の問題点を説明するためのモールドゲ
ート部の拡大図である。
ート部の拡大図である。
【図１０】従来技術の問題点を説明するためのモールド
後のゲートブレーク時の拡大図である。
後のゲートブレーク時の拡大図である。
【図１１】従来技術の問題点を説明するための切断後の
拡大図である。
拡大図である。
１…配線基板、２…フラッシュメモリチップ、３…コン
トローラチップ、４Ａ，４Ｂ…ボンディング用リード、
４Ｃ…配線、５Ａ…コントローラ用端子、５Ｂ…ＭＭＣ
用端子、６Ａ…フラッシュメモリチップの評価用端子、
６Ｂ…コントローラチップの評価用端子、７…モールド
ゲート兼用配線構造端子部、８…ソルダーレジスト、９
…ボンディングワイヤ、１０…配線パターン、１１…接
着剤、１２…モールド部（レジン）、１３…剥がれた配
線、１００…ＭＭＣカード基板フレーム、１０１…間
隙、１０２…モールドゲート部。
トローラチップ、４Ａ，４Ｂ…ボンディング用リード、
４Ｃ…配線、５Ａ…コントローラ用端子、５Ｂ…ＭＭＣ
用端子、６Ａ…フラッシュメモリチップの評価用端子、
６Ｂ…コントローラチップの評価用端子、７…モールド
ゲート兼用配線構造端子部、８…ソルダーレジスト、９
…ボンディングワイヤ、１０…配線パターン、１１…接
着剤、１２…モールド部（レジン）、１３…剥がれた配
線、１００…ＭＭＣカード基板フレーム、１０１…間
隙、１０２…モールドゲート部。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 3/28 Ｈ０１Ｌ 25/04 Ｚ (72)発明者 藤嶋 敦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 倉冨 文司 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 増田 正親 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2C005 MA10 MA21 NB04 NB09 NB24 NB26 PA01 RA19 RA20 4M109 AA01 BA04 CA21 DA05 DA07 DB15 GA03 GA10 5B035 BA03 BB09 CA01 CA34 5E314 AA27 BB05 FF05 GG12
Claims (9)
- 【請求項１】 平板基板上に回路配線が設けられ、前記
回路配線の実装用端子が前記平板基板上の一周辺部に設
けられた配線基板において、前記配線基板の半導体チッ
プ搭載面の他の一周辺部に前記回路配線に接続されてい
る複数個の評価用端子が設けられ、前記評価用端子中の
所定の端子がモールドゲート部と兼用されたモールドゲ
ート兼用配線構造端子であり、前記回路配線上がソルダ
ーレジストで覆われてなることを特徴とする配線基板。 - 【請求項２】 前記モールドゲート兼用配線構造端子の
配線上のみソルダーレジストが被覆されていないことを
特徴とする請求項１記載の配線基板。 - 【請求項３】 前記モールドゲート部は、複数の前記モ
ールドゲート兼用配線構造端子からなることを特徴とす
る請求項２に記載の配線基板。 - 【請求項４】 配線基板上に半導体チップの回路素子形
成面（表面）と対向する面（裏面）が接着固定され、前
記半導体チップの回路素子形成面上に設けられた電極パ
ッドと前記配線基板上の回路配線とが電気的に接続さ
れ、前記半導体チップ、配線基板上の回路配線及びそれ
ぞれの接続部が封止体で封止された半導体装置であっ
て、前記配線基板は、平板基板に回路配線が設けられ、
前記配線基板の半導体チップ搭載面の一周辺部に回路配
線の実装用端子が設けられ、前記配線基板の半導体チッ
プ搭載面の他の一周辺部に前記回路配線に接続されてい
る複数個の評価用端子が設けられ、前記評価用端子中の
所定の端子がモールドゲート部と兼用されたモールドゲ
ート兼用配線構造端子であり、前記回路配線上がソルダ
ーレジストで覆われてなることを特徴とする半導体装
置。 - 【請求項５】 前記モールドゲート兼用配線構造端子の
配線のみ前記ソルダーレジストが被覆されていないこと
を特徴とする請求項４に記載の半導体装置。 - 【請求項６】 前記モールドゲート部は、複数の前記モ
ールドゲート兼用配線構造端子からなることを特徴とす
る請求項４に記載の半導体装置。 - 【請求項７】 配線基板上に、半導体チップの回路素子
形成面（表面）と対向する面（裏面）を接着固定し、前
記半導体チップの回路素子形成面上に形成された電極パ
ッドと前記配線基板上の回路配線とを電気的に接続し、
前記半導体チップ、配線基板上の回路配線及びそれぞれ
の接続部を封止体で封止する半導体装置の製造方法であ
って、前記配線基板は、平板基板に回路配線を形成し、
前記配線基板の半導体チップ搭載面の一周辺部に回路配
線の実装用端子を形成し、前記配線基板の半導体チップ
搭載面の他の一周辺部に複数個の評価用端子を形成し、
前記評価用端子中の所定の端子をモールドゲート部と兼
用するモールドゲート兼用配線構造に形成し、前記回路
配線の上面をソルダーレジストで被覆することを特徴と
する半導体装置の造方法。 - 【請求項８】 前記モールドゲート兼用配線構造端子の
配線上のみ前記ソルダーレジストを被覆しないことを特
徴とする請求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記モールドゲート部は、複数のモール
ドゲート兼用配線構造端子で形成することを特徴とする
請求項８に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000116596A JP3976984B2 (ja) | 2000-04-18 | 2000-04-18 | 半導体装置及びその製造方法 |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2001298127A true JP2001298127A (ja) | 2001-10-26 |
| JP3976984B2 JP3976984B2 (ja) | 2007-09-19 |
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ID=18628038
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|---|---|---|---|
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| JP (1) | JP3976984B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006318508A (ja) * | 2006-08-14 | 2006-11-24 | Toshiba Corp | Ｉｃカード |
| JP2009194267A (ja) * | 2008-02-18 | 2009-08-27 | Panasonic Corp | 半導体装置、その製造方法、およびそれを用いた電子機器 |
| JP2012015185A (ja) * | 2010-06-29 | 2012-01-19 | Toshiba Corp | 半導体記憶装置 |
-
2000
- 2000-04-18 JP JP2000116596A patent/JP3976984B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006318508A (ja) * | 2006-08-14 | 2006-11-24 | Toshiba Corp | Ｉｃカード |
| JP4620011B2 (ja) * | 2006-08-14 | 2011-01-26 | 株式会社東芝 | Ｉｃカード |
| JP2009194267A (ja) * | 2008-02-18 | 2009-08-27 | Panasonic Corp | 半導体装置、その製造方法、およびそれを用いた電子機器 |
| JP2012015185A (ja) * | 2010-06-29 | 2012-01-19 | Toshiba Corp | 半導体記憶装置 |
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|---|---|
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