JP2001274645A - 演算増幅回路および集積回路 - Google Patents
演算増幅回路および集積回路Info
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- JP2001274645A JP2001274645A JP2000084804A JP2000084804A JP2001274645A JP 2001274645 A JP2001274645 A JP 2001274645A JP 2000084804 A JP2000084804 A JP 2000084804A JP 2000084804 A JP2000084804 A JP 2000084804A JP 2001274645 A JP2001274645 A JP 2001274645A
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Abstract
(57)【要約】
【課題】 回路面積を小さくすることができるととも
に、周波数特性に優れた演算増幅回路およびこの演算増
幅回路を用いた集積回路を提供すること。 【解決手段】 演算増幅器１の反転入力端子と端子Ｎ１
との間には抵抗Ｔ９が接続され、非反転入力端子は所定
の基準電圧を受ける。演算増幅器１の反転入力端子と出
力端子との間には負帰還ループを構成する可変抵抗回路
ＶＴの抵抗Ｔ１およびスイッチＳ１が出力端子に接続さ
れ、抵抗Ｔ８およびスイッチＳ８が反転入力端子に接続
されている。可変抵抗回路ＶＴは、端子Ｎ３側から抵抗
Ｔ１〜Ｔ８の抵抗値が順次大きくなり、反転入力端子に
接続される抵抗Ｔ８の抵抗値が最も大きくなっている。
こうすることで、最後の抵抗Ｔ８の先には一つのノード
しか存在せず、寄生容量も最も小さくなるので、演算増
幅回路の周波数特性を向上させることができる。
に、周波数特性に優れた演算増幅回路およびこの演算増
幅回路を用いた集積回路を提供すること。 【解決手段】 演算増幅器１の反転入力端子と端子Ｎ１
との間には抵抗Ｔ９が接続され、非反転入力端子は所定
の基準電圧を受ける。演算増幅器１の反転入力端子と出
力端子との間には負帰還ループを構成する可変抵抗回路
ＶＴの抵抗Ｔ１およびスイッチＳ１が出力端子に接続さ
れ、抵抗Ｔ８およびスイッチＳ８が反転入力端子に接続
されている。可変抵抗回路ＶＴは、端子Ｎ３側から抵抗
Ｔ１〜Ｔ８の抵抗値が順次大きくなり、反転入力端子に
接続される抵抗Ｔ８の抵抗値が最も大きくなっている。
こうすることで、最後の抵抗Ｔ８の先には一つのノード
しか存在せず、寄生容量も最も小さくなるので、演算増
幅回路の周波数特性を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、直列に接続される
複数の抵抗の各々に並列に接続される複数のスイッチを
オン／オフすることにより抵抗値を変化させる可変抵抗
回路を用いた演算増幅回路、およびこの演算増幅回路を
用いた集積回路に関するものである。
複数の抵抗の各々に並列に接続される複数のスイッチを
オン／オフすることにより抵抗値を変化させる可変抵抗
回路を用いた演算増幅回路、およびこの演算増幅回路を
用いた集積回路に関するものである。
【０００２】
【従来の技術】近年、ＣＤ（Compact Disc）ドライブ、
ＣＤ−ＲＯＭ（Compact Disc Read Only Memory ）ドラ
イブ等の光ディスクドライブ装置が一般に普及し、これ
らの光ディスクドライブ装置に用いられる種々の半導体
集積回路が開発されている。図８は、従来のＣＤ−ＲＯ
Ｍドライブに用いられる半導体集積回路の構成を示すブ
ロック図である。
ＣＤ−ＲＯＭ（Compact Disc Read Only Memory ）ドラ
イブ等の光ディスクドライブ装置が一般に普及し、これ
らの光ディスクドライブ装置に用いられる種々の半導体
集積回路が開発されている。図８は、従来のＣＤ−ＲＯ
Ｍドライブに用いられる半導体集積回路の構成を示すブ
ロック図である。
【０００３】図８に示す回路は、複数の半導体集積回路
から構成され、信号処理回路２００、ＲＦ（Radio Freq
uency ）アンプ２２０、駆動回路２３０、マイコン（マ
イクロコンピュータ）２４０およびＤＲＡＭ（Dynamic
Random Access Memory）２５０を備える。信号処理回路
２００は、ＤＳＰ（Digital Signal Processor）２０
１、ＤＡＣ（Digital Analog Converter）２０２、サー
ボ回路２０３およびエラー訂正回路２０４を含む。ＲＦ
アンプ２２０は、バイポーラ集積回路により別部品で構
成され、信号処理回路２００は、ＣＭＯＳ（Complement
ary Metal Oxide Semiconductor ）集積回路により１チ
ップ化されている。
から構成され、信号処理回路２００、ＲＦ（Radio Freq
uency ）アンプ２２０、駆動回路２３０、マイコン（マ
イクロコンピュータ）２４０およびＤＲＡＭ（Dynamic
Random Access Memory）２５０を備える。信号処理回路
２００は、ＤＳＰ（Digital Signal Processor）２０
１、ＤＡＣ（Digital Analog Converter）２０２、サー
ボ回路２０３およびエラー訂正回路２０４を含む。ＲＦ
アンプ２２０は、バイポーラ集積回路により別部品で構
成され、信号処理回路２００は、ＣＭＯＳ（Complement
ary Metal Oxide Semiconductor ）集積回路により１チ
ップ化されている。
【０００４】光ピックアップ２１０によりＣＤ−ＲＯＭ
ディスク上に記録されたデータがＲＦ信号に変換され、
ＲＦアンプ２２０へ出力される。ＲＦアンプ２２０は、
入力されたＲＦ信号から再生信号（ＥＦＭ（Eight to F
ourteen Modulation）信号）、フォーカスエラー信号お
よびトラッキングエラー信号等を生成し、信号処理回路
２００へ出力する。
ディスク上に記録されたデータがＲＦ信号に変換され、
ＲＦアンプ２２０へ出力される。ＲＦアンプ２２０は、
入力されたＲＦ信号から再生信号（ＥＦＭ（Eight to F
ourteen Modulation）信号）、フォーカスエラー信号お
よびトラッキングエラー信号等を生成し、信号処理回路
２００へ出力する。
【０００５】信号処理回路２００は、ＤＳＰ２０１およ
びサーボ回路２０３によりフォーカスエラー信号および
トラッキングエラー信号等から光ピックアップ２１０を
制御するための制御信号を作成し、駆動回路２３０へ出
力する。駆動回路２３０は、入力された制御信号に応じ
て光ピックアップ２１０内のアクチュエータを駆動し、
良好なＲＦ信号を再生するように光ピックアップ２１０
が制御される。
びサーボ回路２０３によりフォーカスエラー信号および
トラッキングエラー信号等から光ピックアップ２１０を
制御するための制御信号を作成し、駆動回路２３０へ出
力する。駆動回路２３０は、入力された制御信号に応じ
て光ピックアップ２１０内のアクチュエータを駆動し、
良好なＲＦ信号を再生するように光ピックアップ２１０
が制御される。
【０００６】また、信号処理回路２００は、エラー訂正
回路２０４によりＤＲＡＭ２５０を用いて再生データの
エラー訂正を行い、音声信号を再生する場合はＤＡＣ２
０２により再生データをアナログ信号へ変換して出力す
る。マイコン２４０は、ドライブ全体の動作を制御する
システムコントローラとして機能し、必要に応じて信号
処理回路２００とデータ等を送受信し、ＣＤ−ＲＯＭド
ライブの種々の動作が実行される。
回路２０４によりＤＲＡＭ２５０を用いて再生データの
エラー訂正を行い、音声信号を再生する場合はＤＡＣ２
０２により再生データをアナログ信号へ変換して出力す
る。マイコン２４０は、ドライブ全体の動作を制御する
システムコントローラとして機能し、必要に応じて信号
処理回路２００とデータ等を送受信し、ＣＤ−ＲＯＭド
ライブの種々の動作が実行される。
【０００７】上記のように構成されたＣＤ−ＲＯＭドラ
イブのＲＦアンプ２２０は、ＣＤ、ＣＤ−ＲＯＭ、ＣＤ
−ＲＷ（Compact Disc Rewritable ）等の種々の光ディ
スクを再生するため、種々のレベルのＲＦ信号に対応す
るために内部でＲＦ信号の増幅率を種々変化させてい
る。このため、ＲＦアンプ２２０内には、ＲＦ信号の増
幅率を変化させるＰＧＡ（プログラマブルゲインアン
プ）等が備えられ、ゲイン調整用に種々の抵抗値に設定
可能な可変抵抗回路が用いられている。
イブのＲＦアンプ２２０は、ＣＤ、ＣＤ−ＲＯＭ、ＣＤ
−ＲＷ（Compact Disc Rewritable ）等の種々の光ディ
スクを再生するため、種々のレベルのＲＦ信号に対応す
るために内部でＲＦ信号の増幅率を種々変化させてい
る。このため、ＲＦアンプ２２０内には、ＲＦ信号の増
幅率を変化させるＰＧＡ（プログラマブルゲインアン
プ）等が備えられ、ゲイン調整用に種々の抵抗値に設定
可能な可変抵抗回路が用いられている。
【０００８】図９は、従来の可変抵抗回路の構成を示す
回路図である。図９に示す可変抵抗回路は、デコード回
路３００、スイッチＳＷ０〜ＳＷ２５５、抵抗ＴＲ０〜
ＴＲ２５５を含む。２５６個の抵抗ＴＲ０〜ＴＲ２５５
は、直列に接続され、すべての抵抗ＴＲ０〜ＴＲ２５５
の抵抗値はＲ（Ω）に設定され、各抵抗ＴＲ０〜ＴＲ２
５５は同一の抵抗である。スイッチＳＷ０〜ＳＷ２５５
の各々は、対応する抵抗ＴＲ０〜ＴＲ２５５に並列に接
続され、各スイッチＳＷ０〜ＳＷ２５５は同一のスイッ
チである。スイッチＳＷ０〜ＳＷ２５５がオンすること
により当該スイッチが接続されている抵抗がバイパスさ
れ、可変抵抗回路の抵抗値が変化する。
回路図である。図９に示す可変抵抗回路は、デコード回
路３００、スイッチＳＷ０〜ＳＷ２５５、抵抗ＴＲ０〜
ＴＲ２５５を含む。２５６個の抵抗ＴＲ０〜ＴＲ２５５
は、直列に接続され、すべての抵抗ＴＲ０〜ＴＲ２５５
の抵抗値はＲ（Ω）に設定され、各抵抗ＴＲ０〜ＴＲ２
５５は同一の抵抗である。スイッチＳＷ０〜ＳＷ２５５
の各々は、対応する抵抗ＴＲ０〜ＴＲ２５５に並列に接
続され、各スイッチＳＷ０〜ＳＷ２５５は同一のスイッ
チである。スイッチＳＷ０〜ＳＷ２５５がオンすること
により当該スイッチが接続されている抵抗がバイパスさ
れ、可変抵抗回路の抵抗値が変化する。
【０００９】デコード回路３００には、８ビットの制御
信号ｄ１〜ｄ８が入力され、制御信号ｄ１は、最下位ビ
ットを表す制御信号であり、制御信号ｄ８は、最上位ビ
ットを表す制御信号であり、制御信号ｄ１〜ｄ８により
０〜２５５の各値を表すことができる。デコード回路３
００は、８ビットの制御信号ｄ１〜ｄ８をデコードし、
スイッチＳＷ０〜ＳＷ２５５をオン／オフして８ビット
の制御信号ｄ１〜ｄ８が表すデータに対応する抵抗値を
設定するための制御信号をスイッチＳＷ０〜ＳＷ２５５
へ出力する。
信号ｄ１〜ｄ８が入力され、制御信号ｄ１は、最下位ビ
ットを表す制御信号であり、制御信号ｄ８は、最上位ビ
ットを表す制御信号であり、制御信号ｄ１〜ｄ８により
０〜２５５の各値を表すことができる。デコード回路３
００は、８ビットの制御信号ｄ１〜ｄ８をデコードし、
スイッチＳＷ０〜ＳＷ２５５をオン／オフして８ビット
の制御信号ｄ１〜ｄ８が表すデータに対応する抵抗値を
設定するための制御信号をスイッチＳＷ０〜ＳＷ２５５
へ出力する。
【００１０】スイッチＳＷ０〜ＳＷ２５５は、デコード
回路３００から出力される制御信号によりそれぞれオン
／オフし、オンしたスイッチは、抵抗をバイパスする。
したがって、８ビットの制御信号ｄ１〜ｄ８に応じて２
５６個の抵抗ＴＲ０〜ＴＲ２５５のうち任意の抵抗をバ
イパスすることにより、可変抵抗回路の抵抗値が、０
（Ω）、Ｒ（Ω）、２Ｒ（Ω）、…、２５５Ｒ（Ω）の
うちの任意の抵抗値に設定される。
回路３００から出力される制御信号によりそれぞれオン
／オフし、オンしたスイッチは、抵抗をバイパスする。
したがって、８ビットの制御信号ｄ１〜ｄ８に応じて２
５６個の抵抗ＴＲ０〜ＴＲ２５５のうち任意の抵抗をバ
イパスすることにより、可変抵抗回路の抵抗値が、０
（Ω）、Ｒ（Ω）、２Ｒ（Ω）、…、２５５Ｒ（Ω）の
うちの任意の抵抗値に設定される。
【００１１】
【発明が解決しようとする課題】上記のように、図９に
示す可変抵抗回路では、８ビットの分解能を実現するた
めに、２５６個の抵抗ＴＲ０〜ＴＲ２５５およびスイッ
チＳＷ０〜ＳＷ２５５が必要となり、さらに８ビットの
制御信号ｄ１〜ｄ８をデコードするデコード回路３００
も必要となる。したがって、可変抵抗回路の回路面積が
非常に大きくなり、このように回路面積の大きい可変抵
抗回路を他の回路と集積化する場合、集積回路の面積が
増大する。
示す可変抵抗回路では、８ビットの分解能を実現するた
めに、２５６個の抵抗ＴＲ０〜ＴＲ２５５およびスイッ
チＳＷ０〜ＳＷ２５５が必要となり、さらに８ビットの
制御信号ｄ１〜ｄ８をデコードするデコード回路３００
も必要となる。したがって、可変抵抗回路の回路面積が
非常に大きくなり、このように回路面積の大きい可変抵
抗回路を他の回路と集積化する場合、集積回路の面積が
増大する。
【００１２】本発明の目的は、回路面積を小さくするこ
とができるとともに、周波数特性に優れた演算増幅回路
およびこの演算増幅回路を用いた集積回路を提供するこ
とにある。
とができるとともに、周波数特性に優れた演算増幅回路
およびこの演算増幅回路を用いた集積回路を提供するこ
とにある。
【００１３】
【課題を解決するための手段】本発明における演算増幅
回路は、少なくとも一つの抵抗の抵抗値が異なり、直列
に接続されるＮ（Ｎは２以上の整数）個の抵抗と前記Ｎ
個の抵抗の各々に並列に接続されるＮ個のスイッチとを
有し、前記Ｎ個のスイッチをオン／オフすることにより
抵抗値を変化させる可変抵抗回路と、前記可変抵抗回路
が接続される演算増幅器とを備え、前記可変抵抗回路
は、前記演算増幅器の入力端子に接続され、前記Ｎ個の
抵抗のうち最も抵抗値の大きい抵抗が前記入力端子側に
配置されることをその要旨とする。
回路は、少なくとも一つの抵抗の抵抗値が異なり、直列
に接続されるＮ（Ｎは２以上の整数）個の抵抗と前記Ｎ
個の抵抗の各々に並列に接続されるＮ個のスイッチとを
有し、前記Ｎ個のスイッチをオン／オフすることにより
抵抗値を変化させる可変抵抗回路と、前記可変抵抗回路
が接続される演算増幅器とを備え、前記可変抵抗回路
は、前記演算増幅器の入力端子に接続され、前記Ｎ個の
抵抗のうち最も抵抗値の大きい抵抗が前記入力端子側に
配置されることをその要旨とする。
【００１４】すなわち、Ｎ個の抵抗が直列に接続され、
スイッチがＮ個の抵抗の各々に並列に接続され、スイッ
チをオンすることによりオンされたスイッチに接続され
る抵抗がバイパスされ、抵抗値が変化する。このとき、
Ｎ個の抵抗のうち少なくとも一つの抵抗の抵抗値が異な
るため、バイパスされる抵抗の組み合わせを変更するこ
とにより抵抗の数以上の種々の抵抗値を設定することが
でき、小さい回路面積で多くの抵抗値を設定することが
できる。
スイッチがＮ個の抵抗の各々に並列に接続され、スイッ
チをオンすることによりオンされたスイッチに接続され
る抵抗がバイパスされ、抵抗値が変化する。このとき、
Ｎ個の抵抗のうち少なくとも一つの抵抗の抵抗値が異な
るため、バイパスされる抵抗の組み合わせを変更するこ
とにより抵抗の数以上の種々の抵抗値を設定することが
でき、小さい回路面積で多くの抵抗値を設定することが
できる。
【００１５】また、スイッチにより各抵抗を結合するノ
ードに寄生容量が形成され、この寄生容量と各抵抗によ
るＣＲ時定数による影響を受けるが、入力端子に接続さ
れる抵抗の抵抗値が最も大きいので、最も抵抗値が大き
い抵抗に作用する寄生容量が最も小さくなり、トータル
として可変抵抗回路自体のＣＲ時定数を小さくすること
ができ、周波数特性の良好な演算増幅回路を実現するこ
とができる。
ードに寄生容量が形成され、この寄生容量と各抵抗によ
るＣＲ時定数による影響を受けるが、入力端子に接続さ
れる抵抗の抵抗値が最も大きいので、最も抵抗値が大き
い抵抗に作用する寄生容量が最も小さくなり、トータル
として可変抵抗回路自体のＣＲ時定数を小さくすること
ができ、周波数特性の良好な演算増幅回路を実現するこ
とができる。
【００１６】この場合、前記Ｎ個の抵抗を抵抗値の順に
配列することが望ましい。こうすることで、スイッチの
寄生要領と抵抗によるＣＲ時定数の影響を軽減し、周波
数特性の劣化を防ぐことができる。また、前記Ｎ個の抵
抗の各抵抗値は、Ｒ×２i（Ω）（ｉは０〜（Ｎ−１）
の整数）に設定されることが望ましい。こうすること
で、Ｎ個の抵抗により２N 通りの抵抗値を設定すること
ができるので、可変抵抗回路の回路面積を非常に小さく
することができるとともに、Ｎビットの制御信号により
２N 通りの抵抗値のうち任意の抵抗値に設定することが
できるので、可変抵抗回路の制御が容易となる。
配列することが望ましい。こうすることで、スイッチの
寄生要領と抵抗によるＣＲ時定数の影響を軽減し、周波
数特性の劣化を防ぐことができる。また、前記Ｎ個の抵
抗の各抵抗値は、Ｒ×２i（Ω）（ｉは０〜（Ｎ−１）
の整数）に設定されることが望ましい。こうすること
で、Ｎ個の抵抗により２N 通りの抵抗値を設定すること
ができるので、可変抵抗回路の回路面積を非常に小さく
することができるとともに、Ｎビットの制御信号により
２N 通りの抵抗値のうち任意の抵抗値に設定することが
できるので、可変抵抗回路の制御が容易となる。
【００１７】ここで、前記可変抵抗回路は、前記最も抵
抗値の大きい抵抗と前記入力端子との間に配置された固
定抵抗を含むことが望ましい。また、前記スイッチは、
ＣＭＯＳスイッチからなることが望ましい。また、前記
可変抵抗回路は、前記演算増幅器の帰還ループを構成す
る抵抗回路として使用され、前記可変抵抗回路の抵抗値
に応じて増幅率を変化させることが望ましい。こうする
ことで、周波数特性の良好な可変抵抗回路の抵抗値に応
じて増幅率を変化させているので、高精度に増幅率を設
定することができるとともに、可変抵抗回路の回路面積
が小さいので、演算増幅回路の回路面積も小さくするこ
とができる。
抗値の大きい抵抗と前記入力端子との間に配置された固
定抵抗を含むことが望ましい。また、前記スイッチは、
ＣＭＯＳスイッチからなることが望ましい。また、前記
可変抵抗回路は、前記演算増幅器の帰還ループを構成す
る抵抗回路として使用され、前記可変抵抗回路の抵抗値
に応じて増幅率を変化させることが望ましい。こうする
ことで、周波数特性の良好な可変抵抗回路の抵抗値に応
じて増幅率を変化させているので、高精度に増幅率を設
定することができるとともに、可変抵抗回路の回路面積
が小さいので、演算増幅回路の回路面積も小さくするこ
とができる。
【００１８】また、前記可変抵抗回路を介して前記演算
増幅器に入力信号を入力し、前記演算増幅器の帰還ルー
プを構成する抵抗回路には固定抵抗を用いてプログラマ
ブルゲインアンプを構成ても良い。こうすることで、帰
還ループにおいてスイッチによる特性悪化の影響がなく
なり、高周波でのブーストを押さえることができる。ま
た、本発明の集積回路は、請求項１乃至４のいずれか１
項に記載の演算増幅回路を含み、光ピックアップからの
出力信号を増幅する増幅回路を備え、前記増幅回路と他
の回路とがＣＭＯＳ集積回路により１チップ化して形成
されることをその要旨とする。こうすることで、光ピッ
クアップからの出力信号を増幅する増幅回路の周波数特
性が良好になるとともに、回路面積を小さくすることが
できる上に、周波数特性が良好でかつ省面積化された増
幅回路を含む光ディスクドライブ装置用の１チップＣＭ
ＯＳ集積回路を実現することができる。
増幅器に入力信号を入力し、前記演算増幅器の帰還ルー
プを構成する抵抗回路には固定抵抗を用いてプログラマ
ブルゲインアンプを構成ても良い。こうすることで、帰
還ループにおいてスイッチによる特性悪化の影響がなく
なり、高周波でのブーストを押さえることができる。ま
た、本発明の集積回路は、請求項１乃至４のいずれか１
項に記載の演算増幅回路を含み、光ピックアップからの
出力信号を増幅する増幅回路を備え、前記増幅回路と他
の回路とがＣＭＯＳ集積回路により１チップ化して形成
されることをその要旨とする。こうすることで、光ピッ
クアップからの出力信号を増幅する増幅回路の周波数特
性が良好になるとともに、回路面積を小さくすることが
できる上に、周波数特性が良好でかつ省面積化された増
幅回路を含む光ディスクドライブ装置用の１チップＣＭ
ＯＳ集積回路を実現することができる。
【００１９】
【発明の実施の形態】（第１実施形態）本発明を具体化
した第１の実施形態を図面に基づいて説明する。図１
は、本発明の一実施の形態による可変抵抗回路の構成を
示す回路図である。
した第１の実施形態を図面に基づいて説明する。図１
は、本発明の一実施の形態による可変抵抗回路の構成を
示す回路図である。
【００２０】図１において、可変抵抗回路ＶＴは、抵抗
Ｔ１〜Ｔ８およびスイッチＳ１〜Ｓ８を含む。抵抗Ｔ１
は、端子Ｎ１と抵抗Ｔ２との間に接続され、抵抗Ｔ１に
は並列にスイッチＳ１が接続される。以降同様に、並列
に接続された抵抗Ｔ２〜Ｔ８およびスイッチＳ２〜Ｓ８
が直列に接続される。スイッチＳ１〜Ｓ８には、８ビッ
トの制御信号ｄ１〜ｄ８が入力され、制御信号ｄ１〜ｄ
８に応じてスイッチＳ１〜Ｓ８がオン／オフする。
Ｔ１〜Ｔ８およびスイッチＳ１〜Ｓ８を含む。抵抗Ｔ１
は、端子Ｎ１と抵抗Ｔ２との間に接続され、抵抗Ｔ１に
は並列にスイッチＳ１が接続される。以降同様に、並列
に接続された抵抗Ｔ２〜Ｔ８およびスイッチＳ２〜Ｓ８
が直列に接続される。スイッチＳ１〜Ｓ８には、８ビッ
トの制御信号ｄ１〜ｄ８が入力され、制御信号ｄ１〜ｄ
８に応じてスイッチＳ１〜Ｓ８がオン／オフする。
【００２１】抵抗Ｔ１の抵抗値はＲ（Ω）であり、抵抗
Ｔ２の抵抗値は２Ｒ（Ω）であり、以降、抵抗Ｔ３〜Ｔ
８の各抵抗値は順次２倍に設定される。すなわち、抵抗
Ｔ１〜Ｔ８の各抵抗値は、Ｒ×２i （ｉ＝０〜７）
（Ω）に設定される。また、オンしたときのスイッチＳ
１〜Ｓ８の各寄生抵抗の抵抗値は、ｒ×２i （ｉ＝０〜
７）（Ω）に設定される。したがって、各抵抗Ｔ１〜Ｔ
８の抵抗値と当該抵抗に並列に接続されるスイッチＳ１
〜Ｓ８の寄生抵抗の抵抗値は比例する。
Ｔ２の抵抗値は２Ｒ（Ω）であり、以降、抵抗Ｔ３〜Ｔ
８の各抵抗値は順次２倍に設定される。すなわち、抵抗
Ｔ１〜Ｔ８の各抵抗値は、Ｒ×２i （ｉ＝０〜７）
（Ω）に設定される。また、オンしたときのスイッチＳ
１〜Ｓ８の各寄生抵抗の抵抗値は、ｒ×２i （ｉ＝０〜
７）（Ω）に設定される。したがって、各抵抗Ｔ１〜Ｔ
８の抵抗値と当該抵抗に並列に接続されるスイッチＳ１
〜Ｓ８の寄生抵抗の抵抗値は比例する。
【００２２】制御信号ｄ１〜ｄ８は８ビットのデータに
対応し、制御信号ｄ１が最下位ビットに対応する信号で
あり、制御信号ｄ８が最上位ビットに対応する信号であ
り、制御信号ｄ１〜ｄ８により、０〜２５５の各値を表
すことができる。制御信号ｄ１〜ｄ８が１のとき、スイ
ッチＳ１〜Ｓ８はオフし、０のときスイッチＳ１〜Ｓ８
はオンし、オンしたスイッチに接続される抵抗がバイパ
スされる。
対応し、制御信号ｄ１が最下位ビットに対応する信号で
あり、制御信号ｄ８が最上位ビットに対応する信号であ
り、制御信号ｄ１〜ｄ８により、０〜２５５の各値を表
すことができる。制御信号ｄ１〜ｄ８が１のとき、スイ
ッチＳ１〜Ｓ８はオフし、０のときスイッチＳ１〜Ｓ８
はオンし、オンしたスイッチに接続される抵抗がバイパ
スされる。
【００２３】例えば、制御信号ｄ１〜ｄ８として１、
１、１、１、１、１、１、１がスイッチＳ１〜Ｓ８に入
力されると、スイッチＳ１〜Ｓ８はすべてオフし、可変
抵抗回路ＶＴの抵抗値は、抵抗Ｔ１〜Ｔ８の抵抗値が加
算され、２５５Ｒ（Ω）となる。制御信号ｄ１〜ｄ８と
して０、１、１、１、１、１、１、１が入力されると、
スイッチＳ１がオンし、スイッチＳ２〜Ｓ８はオフす
る。このとき、抵抗Ｔ２〜Ｔ８は直列に接続され、この
部分の抵抗値は２５４Ｒ（Ω）となり、スイッチＳ１お
よび抵抗Ｔ１の合成抵抗値はｒ×Ｒ／（ｒ＋Ｒ）（Ω）
となり、可変抵抗回路ＶＴの抵抗値は２５４Ｒ＋ｒ×Ｒ
／（ｒ＋Ｒ）（Ω）となる。
１、１、１、１、１、１、１がスイッチＳ１〜Ｓ８に入
力されると、スイッチＳ１〜Ｓ８はすべてオフし、可変
抵抗回路ＶＴの抵抗値は、抵抗Ｔ１〜Ｔ８の抵抗値が加
算され、２５５Ｒ（Ω）となる。制御信号ｄ１〜ｄ８と
して０、１、１、１、１、１、１、１が入力されると、
スイッチＳ１がオンし、スイッチＳ２〜Ｓ８はオフす
る。このとき、抵抗Ｔ２〜Ｔ８は直列に接続され、この
部分の抵抗値は２５４Ｒ（Ω）となり、スイッチＳ１お
よび抵抗Ｔ１の合成抵抗値はｒ×Ｒ／（ｒ＋Ｒ）（Ω）
となり、可変抵抗回路ＶＴの抵抗値は２５４Ｒ＋ｒ×Ｒ
／（ｒ＋Ｒ）（Ω）となる。
【００２４】制御信号ｄ１〜ｄ８として１、０、１、
１、１、１、１、１が入力されると、可変抵抗回路ＶＴ
の抵抗値は２５３Ｒ＋２ｒ×Ｒ／（ｒ＋Ｒ）（Ω）とな
り、以降同様に制御信号ｄ１〜ｄ８に応じて可変抵抗回
路ＶＴの抵抗値が変化し、１、０、０、０、０、０、
０、０が入力されると、可変抵抗回路ＶＴの抵抗値はＲ
＋２５４ｒ×Ｒ／（ｒ＋Ｒ）（Ω）となり、０、０、
０、０、０、０、０、０が入力されると、可変抵抗回路
ＶＴの抵抗値は２５５ｒ×Ｒ／（ｒ＋Ｒ）（Ω）とな
る。
１、１、１、１、１が入力されると、可変抵抗回路ＶＴ
の抵抗値は２５３Ｒ＋２ｒ×Ｒ／（ｒ＋Ｒ）（Ω）とな
り、以降同様に制御信号ｄ１〜ｄ８に応じて可変抵抗回
路ＶＴの抵抗値が変化し、１、０、０、０、０、０、
０、０が入力されると、可変抵抗回路ＶＴの抵抗値はＲ
＋２５４ｒ×Ｒ／（ｒ＋Ｒ）（Ω）となり、０、０、
０、０、０、０、０、０が入力されると、可変抵抗回路
ＶＴの抵抗値は２５５ｒ×Ｒ／（ｒ＋Ｒ）（Ω）とな
る。
【００２５】上記のように、可変抵抗回路ＶＴの抵抗値
は、制御信号ｄ１〜ｄ８に応じてＲ−ｒ×Ｒ／（ｒ＋
Ｒ）（Ω）ずつ変化する。このように、可変抵抗回路Ｖ
Ｔの抵抗値は、Ｒ−ｒ×Ｒ／（ｒ＋Ｒ）（Ω）の一定の
割合で変化し、線形性を確保することができる。また、
８個の抵抗Ｔ１〜Ｔ８により２8 通りの抵抗値を設定す
ることができるので、可変抵抗回路ＶＴの回路面積を非
常に小さくすることができるとともに、８ビットの制御
信号ｄ１〜ｄ８により２8 通りの抵抗値のうち任意の抵
抗値に設定することができるので、可変抵抗回路ＶＴの
抵抗値を容易に制御することができる。
は、制御信号ｄ１〜ｄ８に応じてＲ−ｒ×Ｒ／（ｒ＋
Ｒ）（Ω）ずつ変化する。このように、可変抵抗回路Ｖ
Ｔの抵抗値は、Ｒ−ｒ×Ｒ／（ｒ＋Ｒ）（Ω）の一定の
割合で変化し、線形性を確保することができる。また、
８個の抵抗Ｔ１〜Ｔ８により２8 通りの抵抗値を設定す
ることができるので、可変抵抗回路ＶＴの回路面積を非
常に小さくすることができるとともに、８ビットの制御
信号ｄ１〜ｄ８により２8 通りの抵抗値のうち任意の抵
抗値に設定することができるので、可変抵抗回路ＶＴの
抵抗値を容易に制御することができる。
【００２６】なお、上記の説明では、８個の抵抗および
スイッチを用いたが、直列に接続される抵抗およびスイ
ッチの数は上記の例に特に限定されず、可変すべき抵抗
値等に応じて他の数の抵抗およびスイッチを用いてもよ
い。また、各抵抗の抵抗値も上記の例に特に限定され
ず、可変すべき抵抗値等に応じて種々の抵抗値を用いる
ことができ、その配列も上記のように、端子Ｎ１から端
子Ｎ２へ順次増加させる配列に特に限定されず、各抵抗
を異なる位置に配列してもよい。また、寄生抵抗の抵抗
値は、抵抗の抵抗値に完全に比例しなくても、抵抗の抵
抗値に対して比例に類似する正の相関を持つようにして
もよい。
スイッチを用いたが、直列に接続される抵抗およびスイ
ッチの数は上記の例に特に限定されず、可変すべき抵抗
値等に応じて他の数の抵抗およびスイッチを用いてもよ
い。また、各抵抗の抵抗値も上記の例に特に限定され
ず、可変すべき抵抗値等に応じて種々の抵抗値を用いる
ことができ、その配列も上記のように、端子Ｎ１から端
子Ｎ２へ順次増加させる配列に特に限定されず、各抵抗
を異なる位置に配列してもよい。また、寄生抵抗の抵抗
値は、抵抗の抵抗値に完全に比例しなくても、抵抗の抵
抗値に対して比例に類似する正の相関を持つようにして
もよい。
【００２７】図２は、図１に示すスイッチＳ１〜Ｓ８の
一例を示す回路図である。図２に示すスイッチＳｉは、
Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭ
ＯＳトランジスタという）Ｑ１、Ｐチャネル型ＭＯＳ電
界効果トランジスタ（以下、ＰＭＯＳトランジスタとい
う）Ｑ２およびインバータＩ１を含む。ＮＭＯＳトラン
ジスタＱ１およびＰＭＯＳトランジスタＱ２は、端子Ｎ
１１と端子１２との間に接続され、ＮＭＯＳトランジス
タＱ１のゲートにはインバータＩ１を介して制御信号ｄ
ｉ（ｉ＝１〜８）が入力され、ＰＭＯＳトランジスタＱ
２のゲートには制御信号ｄｉが入力され、ＣＭＯＳスイ
ッチが構成される。したがって、制御信号ｄｉとして１
が入力されると、ＮＭＯＳトランジスタＱ１およびＰＭ
ＯＳトランジスタＱ２がオフし、０が入力されるとオン
する。
一例を示す回路図である。図２に示すスイッチＳｉは、
Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭ
ＯＳトランジスタという）Ｑ１、Ｐチャネル型ＭＯＳ電
界効果トランジスタ（以下、ＰＭＯＳトランジスタとい
う）Ｑ２およびインバータＩ１を含む。ＮＭＯＳトラン
ジスタＱ１およびＰＭＯＳトランジスタＱ２は、端子Ｎ
１１と端子１２との間に接続され、ＮＭＯＳトランジス
タＱ１のゲートにはインバータＩ１を介して制御信号ｄ
ｉ（ｉ＝１〜８）が入力され、ＰＭＯＳトランジスタＱ
２のゲートには制御信号ｄｉが入力され、ＣＭＯＳスイ
ッチが構成される。したがって、制御信号ｄｉとして１
が入力されると、ＮＭＯＳトランジスタＱ１およびＰＭ
ＯＳトランジスタＱ２がオフし、０が入力されるとオン
する。
【００２８】上記のように構成されたＣＭＯＳスイッチ
を図１に示すスイッチＳ１〜Ｓ８に用いる場合、ＮＭＯ
ＳトランジスタＱ１およびＰＭＯＳトランジスタＱ２の
ゲート長は一定にし、ゲート幅Ｗを変化させ、スイッチ
の寄生抵抗の抵抗値を上記のように設定している。すな
わち、スイッチＳ１のＮＭＯＳトランジスタＱ１および
ＰＭＯＳトランジスタＱ２のゲート幅をＷとした場合、
スイッチＳ２のＮＭＯＳトランジスタＱ１およびＰＭＯ
ＳトランジスタＱ２のゲート幅はＷ／２に設定され、ス
イッチＳ３のＮＭＯＳトランジスタＱ１およびＰＭＯＳ
トランジスタＱ２のゲート幅はＷ／４に設定され、以降
同様にゲート幅が順次２分の１に設定される。このよう
にゲート幅を変化させることにより、各ＣＭＯＳスイッ
チの寄生抵抗の抵抗値を、ｒ×２i （ｉ＝０〜７）
（Ω）に設定することができる。
を図１に示すスイッチＳ１〜Ｓ８に用いる場合、ＮＭＯ
ＳトランジスタＱ１およびＰＭＯＳトランジスタＱ２の
ゲート長は一定にし、ゲート幅Ｗを変化させ、スイッチ
の寄生抵抗の抵抗値を上記のように設定している。すな
わち、スイッチＳ１のＮＭＯＳトランジスタＱ１および
ＰＭＯＳトランジスタＱ２のゲート幅をＷとした場合、
スイッチＳ２のＮＭＯＳトランジスタＱ１およびＰＭＯ
ＳトランジスタＱ２のゲート幅はＷ／２に設定され、ス
イッチＳ３のＮＭＯＳトランジスタＱ１およびＰＭＯＳ
トランジスタＱ２のゲート幅はＷ／４に設定され、以降
同様にゲート幅が順次２分の１に設定される。このよう
にゲート幅を変化させることにより、各ＣＭＯＳスイッ
チの寄生抵抗の抵抗値を、ｒ×２i （ｉ＝０〜７）
（Ω）に設定することができる。
【００２９】また、上記のように、スイッチＳ１〜Ｓ８
をトランジスタで構成する場合、可変抵抗回路ＶＴの線
形性は、寄生抵抗の抵抗値の大きさに依存しないため、
トランジスタサイズを特別大きくする必要がなくなり、
可変抵抗回路の回路面積を小さくすることができる。な
お、スイッチＳ１〜Ｓ８は、上記のＣＭＯＳスイッチに
特に限定されず、オンしたときの寄生抵抗の抵抗値を接
続される抵抗の抵抗値に応じて設定できるものであれ
ば、他のスイッチを用いてもよい。また、トランジスタ
のゲート幅は、抵抗の抵抗値に完全に逆比例しなくて
も、抵抗の抵抗値に対して逆比例に類似する負の相関を
持つようにしてもよい。
をトランジスタで構成する場合、可変抵抗回路ＶＴの線
形性は、寄生抵抗の抵抗値の大きさに依存しないため、
トランジスタサイズを特別大きくする必要がなくなり、
可変抵抗回路の回路面積を小さくすることができる。な
お、スイッチＳ１〜Ｓ８は、上記のＣＭＯＳスイッチに
特に限定されず、オンしたときの寄生抵抗の抵抗値を接
続される抵抗の抵抗値に応じて設定できるものであれ
ば、他のスイッチを用いてもよい。また、トランジスタ
のゲート幅は、抵抗の抵抗値に完全に逆比例しなくて
も、抵抗の抵抗値に対して逆比例に類似する負の相関を
持つようにしてもよい。
【００３０】図３は、図１に示す可変抵抗回路を用いた
演算増幅回路の一例を示す図である。図３に示す演算増
幅回路は、可変抵抗回路ＶＴ、演算増幅器１および抵抗
Ｔ９を含む。図３において、演算増幅器１の反転入力端
子と端子Ｎ１との間には抵抗Ｔ９が接続され、非反転入
力端子は所定の基準電圧を受ける。また、演算増幅器１
の反転入力端子と出力端子との間には負帰還ループを構
成する図１に示す可変抵抗回路ＶＴが接続され、抵抗Ｔ
１およびスイッチＳ１が出力端子に接続され、抵抗Ｔ８
およびスイッチＳ８が反転入力端子に接続されている。
演算増幅回路の一例を示す図である。図３に示す演算増
幅回路は、可変抵抗回路ＶＴ、演算増幅器１および抵抗
Ｔ９を含む。図３において、演算増幅器１の反転入力端
子と端子Ｎ１との間には抵抗Ｔ９が接続され、非反転入
力端子は所定の基準電圧を受ける。また、演算増幅器１
の反転入力端子と出力端子との間には負帰還ループを構
成する図１に示す可変抵抗回路ＶＴが接続され、抵抗Ｔ
１およびスイッチＳ１が出力端子に接続され、抵抗Ｔ８
およびスイッチＳ８が反転入力端子に接続されている。
【００３１】上記の構成により、図３に示す演算増幅回
路では、可変抵抗回路ＶＴの抵抗値をＶＲとし、抵抗Ｔ
９の抵抗値をＲｆとすると、端子Ｎ１に入力される信号
は、ＶＲ／Ｒｆの増幅率で増幅され、端子Ｎ３から出力
される。このとき、可変抵抗回路ＶＴは、制御信号ｄ１
〜ｄ８に応じて２５６段階で抵抗値ＶＲを良好な線形性
で変化させることができるので、端子Ｎ１から入力され
る信号を高精度に増幅して端子Ｎ３から出力することが
できる。
路では、可変抵抗回路ＶＴの抵抗値をＶＲとし、抵抗Ｔ
９の抵抗値をＲｆとすると、端子Ｎ１に入力される信号
は、ＶＲ／Ｒｆの増幅率で増幅され、端子Ｎ３から出力
される。このとき、可変抵抗回路ＶＴは、制御信号ｄ１
〜ｄ８に応じて２５６段階で抵抗値ＶＲを良好な線形性
で変化させることができるので、端子Ｎ１から入力され
る信号を高精度に増幅して端子Ｎ３から出力することが
できる。
【００３２】また、端子Ｎ３側から抵抗Ｔ１〜Ｔ８の抵
抗値が順次大きくなり、反転入力端子に接続される抵抗
Ｔ８の抵抗値が最も大きくなっている。このとき、各抵
抗Ｔ１〜Ｔ８を結合するノードに各スイッチＳ１〜Ｓ８
により寄生容量が形成され、抵抗の抵抗値が大きいとＣ
Ｒ時定数が大きくなり、演算増幅回路の周波数特性が悪
化する。
抗値が順次大きくなり、反転入力端子に接続される抵抗
Ｔ８の抵抗値が最も大きくなっている。このとき、各抵
抗Ｔ１〜Ｔ８を結合するノードに各スイッチＳ１〜Ｓ８
により寄生容量が形成され、抵抗の抵抗値が大きいとＣ
Ｒ時定数が大きくなり、演算増幅回路の周波数特性が悪
化する。
【００３３】しかしながら、図３に示す演算増幅回路で
は、上記のように各抵抗Ｔ１〜Ｔ８が配列されているた
め、演算増幅器の出力端子から帰還される信号は、抵抗
値の小さい抵抗１から順に伝達されていく。このとき、
最初の抵抗Ｔ１の先には複数のノードが存在し、寄生容
量が最も大きくなるが、最後の抵抗Ｔ８の先には一つの
ノードしか存在せず、寄生容量も最も小さくなる。した
がって、抵抗値が最も大きい抵抗Ｔ８に作用する寄生容
量を最も小さくすることができ、トータルとして可変抵
抗回路自体のＣＲ時定数を小さくすることができ、演算
増幅回路の周波数特性を向上させることができる。
は、上記のように各抵抗Ｔ１〜Ｔ８が配列されているた
め、演算増幅器の出力端子から帰還される信号は、抵抗
値の小さい抵抗１から順に伝達されていく。このとき、
最初の抵抗Ｔ１の先には複数のノードが存在し、寄生容
量が最も大きくなるが、最後の抵抗Ｔ８の先には一つの
ノードしか存在せず、寄生容量も最も小さくなる。した
がって、抵抗値が最も大きい抵抗Ｔ８に作用する寄生容
量を最も小さくすることができ、トータルとして可変抵
抗回路自体のＣＲ時定数を小さくすることができ、演算
増幅回路の周波数特性を向上させることができる。
【００３４】図４は、可変抵抗回路ＶＴにおいて、最後
の抵抗（演算増幅器の反転入力端子に接続される抵抗）
を、抵抗値が最も小さい抵抗Ｔ１とした場合（従来）
と、抵抗値が最も大きい抵抗Ｔ８とした場合（本発明）
との周波数特性を測定した結果を示している。同図から
明らかなように、本発明にあっては、高周波領域におけ
る特性劣化が改善される。
の抵抗（演算増幅器の反転入力端子に接続される抵抗）
を、抵抗値が最も小さい抵抗Ｔ１とした場合（従来）
と、抵抗値が最も大きい抵抗Ｔ８とした場合（本発明）
との周波数特性を測定した結果を示している。同図から
明らかなように、本発明にあっては、高周波領域におけ
る特性劣化が改善される。
【００３５】図５は、図３に示す演算増幅回路を用いた
ＲＦアンプのトラッキング系の信号処理部の構成を示す
回路図である。なお、図５では、非点収差法を用いたフ
ォーカスサーボを行うために中心部に設けられた４分割
光検出部と、３ビーム法によるトラッキングサーボを行
うために４分割光検出部の両側に設けられた２つの光検
出部とからなる光検出部を用いた光ピックアップから出
力される各信号を処理するＣＤ−ＲＯＭドライブ用のＲ
Ｆアンプのうち、トラッキングサーボを行うためにトラ
ッキングサーボ用の一方の光検出部からのトラッキング
信号Ｅから他方の光検出部のトラッキング信号Ｆを減算
してトラッキングエラー信号ＴＥを出力する部分を示し
ている。
ＲＦアンプのトラッキング系の信号処理部の構成を示す
回路図である。なお、図５では、非点収差法を用いたフ
ォーカスサーボを行うために中心部に設けられた４分割
光検出部と、３ビーム法によるトラッキングサーボを行
うために４分割光検出部の両側に設けられた２つの光検
出部とからなる光検出部を用いた光ピックアップから出
力される各信号を処理するＣＤ−ＲＯＭドライブ用のＲ
Ｆアンプのうち、トラッキングサーボを行うためにトラ
ッキングサーボ用の一方の光検出部からのトラッキング
信号Ｅから他方の光検出部のトラッキング信号Ｆを減算
してトラッキングエラー信号ＴＥを出力する部分を示し
ている。
【００３６】図５に示すＲＦアンプは、抵抗Ｔ１１〜Ｔ
２３、演算増幅器１１〜１８、可変抵抗回路ＶＴ１１〜
ＶＴ１５、コンデンサＣ１１，Ｃ１２および可変コンデ
ンサＶＣ１１を含む。抵抗Ｔ１１の一端は、端子Ｎ１１
に接続され、一方の光検出部からトラッキング信号Ｅを
受ける。演算増幅器１１の反転入力端子は抵抗Ｔ１１の
他端に接続され、非反転入力端子はシフト電圧ＶＲＥＦ
１を受ける端子Ｎ１３に接続され、反転入力端子と出力
端子との間には抵抗Ｔ１３が接続される。これにより、
端子Ｎ１１から入力されるトラッキング信号Ｅをシフト
電圧ＶＲＥＦ１により５Ｖ系の信号から３Ｖ系の信号に
シフトするレベルシフト回路が構成される。
２３、演算増幅器１１〜１８、可変抵抗回路ＶＴ１１〜
ＶＴ１５、コンデンサＣ１１，Ｃ１２および可変コンデ
ンサＶＣ１１を含む。抵抗Ｔ１１の一端は、端子Ｎ１１
に接続され、一方の光検出部からトラッキング信号Ｅを
受ける。演算増幅器１１の反転入力端子は抵抗Ｔ１１の
他端に接続され、非反転入力端子はシフト電圧ＶＲＥＦ
１を受ける端子Ｎ１３に接続され、反転入力端子と出力
端子との間には抵抗Ｔ１３が接続される。これにより、
端子Ｎ１１から入力されるトラッキング信号Ｅをシフト
電圧ＶＲＥＦ１により５Ｖ系の信号から３Ｖ系の信号に
シフトするレベルシフト回路が構成される。
【００３７】演算増幅器１１の出力端子と演算増幅器１
３の反転入力端子との間には可変抵抗回路ＶＴ１１が接
続され、演算増幅器１３の非反転入力端子は所定の基準
電圧を受け、演算増幅器１３の反転入力端子と出力端子
との間には抵抗Ｔ１５が接続される。可変抵抗回路ＶＴ
１１は、複数の抵抗を用いて図１に示す可変抵抗回路と
同様に構成され、可変抵抗回路ＶＴ１１の抵抗値として
４種類の抵抗値を設定することができる。
３の反転入力端子との間には可変抵抗回路ＶＴ１１が接
続され、演算増幅器１３の非反転入力端子は所定の基準
電圧を受け、演算増幅器１３の反転入力端子と出力端子
との間には抵抗Ｔ１５が接続される。可変抵抗回路ＶＴ
１１は、複数の抵抗を用いて図１に示す可変抵抗回路と
同様に構成され、可変抵抗回路ＶＴ１１の抵抗値として
４種類の抵抗値を設定することができる。
【００３８】これにより、プログラマブルゲインアンプ
が構成され、プログラマブルゲインアンプの増幅率とし
て、０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設
定することができる。したがって、図５に示すＲＦアン
プでは、増幅率を６ｄＢ切り替えることにより３００ｍ
Ｖおよび６００ｍＶの信号を出力する２種類の光ピック
アップに対応することができるとともに、増幅率を１４
ｄＢ切り替えることによりＣＤ−ＲＷドライブ用の光ピ
ックアップにも対応することができる。
が構成され、プログラマブルゲインアンプの増幅率とし
て、０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設
定することができる。したがって、図５に示すＲＦアン
プでは、増幅率を６ｄＢ切り替えることにより３００ｍ
Ｖおよび６００ｍＶの信号を出力する２種類の光ピック
アップに対応することができるとともに、増幅率を１４
ｄＢ切り替えることによりＣＤ−ＲＷドライブ用の光ピ
ックアップにも対応することができる。
【００３９】演算増幅器１３の出力端子と演算増幅器１
５の反転入力端子との間には抵抗Ｔ１７が接続され、演
算増幅器１５の非反転入力端子は所定の基準電圧を受
け、演算増幅器１５の反転入力端子と出力端子との間に
は可変抵抗回路ＶＴ１３が接続されている。可変抵抗回
路ＶＴ１３は、図１に示す可変抵抗回路と同様に構成さ
れ、８ビットの制御信号に応じて抵抗値を２５６段階切
り替えることができる。これにより、バランス回路が構
成され、８ビットの制御信号に応じて０ｄＢ〜６ｄＢの
範囲を２５６段階で切り替えることができる。
５の反転入力端子との間には抵抗Ｔ１７が接続され、演
算増幅器１５の非反転入力端子は所定の基準電圧を受
け、演算増幅器１５の反転入力端子と出力端子との間に
は可変抵抗回路ＶＴ１３が接続されている。可変抵抗回
路ＶＴ１３は、図１に示す可変抵抗回路と同様に構成さ
れ、８ビットの制御信号に応じて抵抗値を２５６段階切
り替えることができる。これにより、バランス回路が構
成され、８ビットの制御信号に応じて０ｄＢ〜６ｄＢの
範囲を２５６段階で切り替えることができる。
【００４０】抵抗Ｔ１２の一端は、端子Ｎ１２に接続さ
れ、他方の光検出部からトラッキング信号Ｆを受ける。
演算増幅器１２の反転入力端子は抵抗Ｔ１２の他端に接
続され、非反転入力端子はシフト電圧ＶＲＥＦ１を受け
る端子Ｎ１３に接続され、反転入力端子と出力端子との
間には抵抗Ｔ１４が接続される。これにより、端子Ｎ１
２から入力されるトラッキング信号Ｆをシフト電圧ＶＲ
ＥＦ１により５Ｖ系の信号から３Ｖ系の信号にシフトす
るレベルシフト回路が構成される。
れ、他方の光検出部からトラッキング信号Ｆを受ける。
演算増幅器１２の反転入力端子は抵抗Ｔ１２の他端に接
続され、非反転入力端子はシフト電圧ＶＲＥＦ１を受け
る端子Ｎ１３に接続され、反転入力端子と出力端子との
間には抵抗Ｔ１４が接続される。これにより、端子Ｎ１
２から入力されるトラッキング信号Ｆをシフト電圧ＶＲ
ＥＦ１により５Ｖ系の信号から３Ｖ系の信号にシフトす
るレベルシフト回路が構成される。
【００４１】演算増幅器１２の出力端子と演算増幅器１
４の反転入力端子との間には可変抵抗回路ＶＴ１２が接
続され、演算増幅器１４の非反転入力端子は所定の基準
電圧を受け、演算増幅器１４の反転入力端子と出力端子
との間には抵抗Ｔ１６が接続される。可変抵抗回路ＶＴ
１２は、可変抵抗回路ＶＴ１１と同様に構成され、可変
抵抗回路ＶＴ１２の抵抗値として４種類の抵抗値が設定
できる。これにより、プログラマブルゲインアンプが構
成され、プログラマブルゲインアンプの増幅率として、
０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設定す
ることができる。
４の反転入力端子との間には可変抵抗回路ＶＴ１２が接
続され、演算増幅器１４の非反転入力端子は所定の基準
電圧を受け、演算増幅器１４の反転入力端子と出力端子
との間には抵抗Ｔ１６が接続される。可変抵抗回路ＶＴ
１２は、可変抵抗回路ＶＴ１１と同様に構成され、可変
抵抗回路ＶＴ１２の抵抗値として４種類の抵抗値が設定
できる。これにより、プログラマブルゲインアンプが構
成され、プログラマブルゲインアンプの増幅率として、
０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設定す
ることができる。
【００４２】演算増幅器１４の出力端子と演算増幅器１
６の反転入力端子との間には抵抗Ｔ１８が接続され、演
算増幅器１６の非反転入力端子は外部から設定可能な基
準電圧ＶＤＡ２を受ける端子Ｎ２５に接続され、演算増
幅器１６の反転入力端子と出力端子との間には可変抵抗
回路ＶＴ１４が接続されている。可変抵抗回路ＶＴ１４
は、可変抵抗回路ＶＴ１３と同様に構成され、８ビット
の制御信号に応じて抵抗値を２５６段階切り替えること
ができる。これにより、バランス回路が構成され、８ビ
ットの制御信号に応じて０ｄＢ〜６ｄＢの範囲を２５６
段階で切り替えることができる。
６の反転入力端子との間には抵抗Ｔ１８が接続され、演
算増幅器１６の非反転入力端子は外部から設定可能な基
準電圧ＶＤＡ２を受ける端子Ｎ２５に接続され、演算増
幅器１６の反転入力端子と出力端子との間には可変抵抗
回路ＶＴ１４が接続されている。可変抵抗回路ＶＴ１４
は、可変抵抗回路ＶＴ１３と同様に構成され、８ビット
の制御信号に応じて抵抗値を２５６段階切り替えること
ができる。これにより、バランス回路が構成され、８ビ
ットの制御信号に応じて０ｄＢ〜６ｄＢの範囲を２５６
段階で切り替えることができる。
【００４３】演算増幅器１５の出力端子と演算増幅器１
７の非反転入力端子との間には抵抗Ｔ１９が接続され、
演算増幅器１７の反転入力端子と非反転出力端子との間
にはコンデンサＣ１１および抵抗Ｔ２１が接続され、演
算増幅器１６の出力端子と演算増幅器１７の非反転入力
端子との間には抵抗Ｔ２０が接続され、演算増幅器１７
の非反転入力端子と反転出力端子との間には抵抗Ｔ２２
およびコンデンサＣ１２が接続され、演算増幅器１７の
反転出力端子は所定の基準電圧を受ける。これにより、
減算回路が構成され、演算増幅器１６の出力から演算増
幅器１５の出力を減算した信号が演算増幅器１７の非反
転出力端子から出力される。
７の非反転入力端子との間には抵抗Ｔ１９が接続され、
演算増幅器１７の反転入力端子と非反転出力端子との間
にはコンデンサＣ１１および抵抗Ｔ２１が接続され、演
算増幅器１６の出力端子と演算増幅器１７の非反転入力
端子との間には抵抗Ｔ２０が接続され、演算増幅器１７
の非反転入力端子と反転出力端子との間には抵抗Ｔ２２
およびコンデンサＣ１２が接続され、演算増幅器１７の
反転出力端子は所定の基準電圧を受ける。これにより、
減算回路が構成され、演算増幅器１６の出力から演算増
幅器１５の出力を減算した信号が演算増幅器１７の非反
転出力端子から出力される。
【００４４】演算増幅器１７の非反転出力端子と演算増
幅器１８の反転入力端子との間には可変抵抗回路ＶＴ１
５が接続され、演算増幅器１８の非反転入力端子は所定
の基準電圧を受け、演算増幅器１８の反転入力端子と出
力端子との間には可変コンデンサＶＣ１１および抵抗Ｔ
２３が接続される。可変抵抗回路ＶＴ１５は、複数の抵
抗を用いて図１に示す可変抵抗回路と同様に構成され、
４ビットの制御信号に応じて抵抗値を１６段階切り替え
ることができる。また、可変コンデンサＶＣ１１は、そ
の容量として２種類の容量を設定することができるよう
に構成されている。
幅器１８の反転入力端子との間には可変抵抗回路ＶＴ１
５が接続され、演算増幅器１８の非反転入力端子は所定
の基準電圧を受け、演算増幅器１８の反転入力端子と出
力端子との間には可変コンデンサＶＣ１１および抵抗Ｔ
２３が接続される。可変抵抗回路ＶＴ１５は、複数の抵
抗を用いて図１に示す可変抵抗回路と同様に構成され、
４ビットの制御信号に応じて抵抗値を１６段階切り替え
ることができる。また、可変コンデンサＶＣ１１は、そ
の容量として２種類の容量を設定することができるよう
に構成されている。
【００４５】これにより、プログラマブルゲインアンプ
が構成され、４ビットの制御信号に応じて−６ｄＢ〜６
ｄＢの範囲を１６段階で切り替えることができるととも
に、２種類の周波数特性を設定することができる。上記
の構成により、一方の光検出部のトラッキング信号Ｅ
は、レベルシフト回路として機能する演算増幅器１１に
よりシフト電圧ＶＲＥＦ１により５Ｖ系の信号から３Ｖ
系の信号にシフトされ、プログラマブルゲインアンプと
して機能する演算増幅器１３により０ｄＢ、６ｄＢ、１
４ｄＢ、２０ｄＢのいずれかの増幅率により増幅され、
バランス回路として機能する演算増幅器１５により０ｄ
Ｂ〜６ｄＢの範囲で２５６段階のいずれかのレベルでバ
ランス調整され、他方の光検出部の出力信号Ｆも上記と
同様に処理される。
が構成され、４ビットの制御信号に応じて−６ｄＢ〜６
ｄＢの範囲を１６段階で切り替えることができるととも
に、２種類の周波数特性を設定することができる。上記
の構成により、一方の光検出部のトラッキング信号Ｅ
は、レベルシフト回路として機能する演算増幅器１１に
よりシフト電圧ＶＲＥＦ１により５Ｖ系の信号から３Ｖ
系の信号にシフトされ、プログラマブルゲインアンプと
して機能する演算増幅器１３により０ｄＢ、６ｄＢ、１
４ｄＢ、２０ｄＢのいずれかの増幅率により増幅され、
バランス回路として機能する演算増幅器１５により０ｄ
Ｂ〜６ｄＢの範囲で２５６段階のいずれかのレベルでバ
ランス調整され、他方の光検出部の出力信号Ｆも上記と
同様に処理される。
【００４６】このようにして、レベル等が調整された出
力信号Ｅ，Ｆは、減算回路として機能する演算増幅器１
７により減算され、最後に、演算増幅器１８により−６
ｄＢ〜６ｄＢの範囲で１６段階のいずれかの増幅率で増
幅され、トラッキングエラー信号ＴＥが出力される。ま
た、図示を省略したフォーカス系の信号処理部も上記と
同様に構成され、４分割光検出部の出力信号Ａ，Ｂ，
Ｃ，Ｄを用いて（Ａ＋Ｃ）−（Ｂ＋Ｄ）を演算し、フォ
ーカスエラー信号ＦＥが出力される。
力信号Ｅ，Ｆは、減算回路として機能する演算増幅器１
７により減算され、最後に、演算増幅器１８により−６
ｄＢ〜６ｄＢの範囲で１６段階のいずれかの増幅率で増
幅され、トラッキングエラー信号ＴＥが出力される。ま
た、図示を省略したフォーカス系の信号処理部も上記と
同様に構成され、４分割光検出部の出力信号Ａ，Ｂ，
Ｃ，Ｄを用いて（Ａ＋Ｃ）−（Ｂ＋Ｄ）を演算し、フォ
ーカスエラー信号ＦＥが出力される。
【００４７】上記のように、図５に示すＲＦアンプで
は、多くの可変抵抗回路を用いており、本発明の可変抵
抗回路を用いることにより、可変抵抗回路を省面積化す
ることができるとともに、抵抗値を高精度に設定するこ
とができる。したがって、ＲＦアンプ自体を省面積化す
ることができるとともに、高精度化することができる。
なお、上記の説明では、負帰還ループを構成する抵抗に
可変抵抗回路ＶＴを用いる場合の各抵抗の配列について
説明したが、上記と同様の理由により入力抵抗として可
変抵抗回路ＶＴを用いる場合も反転入力端子に接続され
る抵抗の抵抗値を最も大きくすることが好ましい。すな
わち、図５における可変抵抗回路ＶＴ１１，ＶＴ１２，
ＶＴ１５においては、抵抗値が最も大きい抵抗Ｔ８が次
段の演算増幅器の反転入力端子に接続されている。
は、多くの可変抵抗回路を用いており、本発明の可変抵
抗回路を用いることにより、可変抵抗回路を省面積化す
ることができるとともに、抵抗値を高精度に設定するこ
とができる。したがって、ＲＦアンプ自体を省面積化す
ることができるとともに、高精度化することができる。
なお、上記の説明では、負帰還ループを構成する抵抗に
可変抵抗回路ＶＴを用いる場合の各抵抗の配列について
説明したが、上記と同様の理由により入力抵抗として可
変抵抗回路ＶＴを用いる場合も反転入力端子に接続され
る抵抗の抵抗値を最も大きくすることが好ましい。すな
わち、図５における可変抵抗回路ＶＴ１１，ＶＴ１２，
ＶＴ１５においては、抵抗値が最も大きい抵抗Ｔ８が次
段の演算増幅器の反転入力端子に接続されている。
【００４８】図６は、図５に示すＲＦアンプを含むＣＤ
−ＲＯＭドライブ用半導体集積回路の構成を示すブロッ
ク図である。図６に示す半導体集積回路１００は、ＲＦ
アンプ１０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回
路１０４、マイコン１０５、エラー訂正回路１０６およ
びＤＲＡＭ１０７を含む。
−ＲＯＭドライブ用半導体集積回路の構成を示すブロッ
ク図である。図６に示す半導体集積回路１００は、ＲＦ
アンプ１０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回
路１０４、マイコン１０５、エラー訂正回路１０６およ
びＤＲＡＭ１０７を含む。
【００４９】半導体集積回路１００は、ＲＦアンプ１０
１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０４、
マイコン１０５、エラー訂正回路１０６およびＤＲＡＭ
１０７をＣＭＯＳプロセスにより集積化して１チップ化
したＣＭＯＳ集積回路である。なお、ＤＲＡＭ１０７
は、コスト的な観点から、別チップとし、ＲＦアンプ１
０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０
４、マイコン１０５およびエラー訂正回路１０６をＣＭ
ＯＳ集積回路として１チップ化し、これらを同一パッケ
ージ内に封止するようにしてもよい。
１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０４、
マイコン１０５、エラー訂正回路１０６およびＤＲＡＭ
１０７をＣＭＯＳプロセスにより集積化して１チップ化
したＣＭＯＳ集積回路である。なお、ＤＲＡＭ１０７
は、コスト的な観点から、別チップとし、ＲＦアンプ１
０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０
４、マイコン１０５およびエラー訂正回路１０６をＣＭ
ＯＳ集積回路として１チップ化し、これらを同一パッケ
ージ内に封止するようにしてもよい。
【００５０】光ピックアップ１１０によりＣＤ−ＲＯＭ
ディスク上に記録されたデータがＲＦ信号に変換され、
ＲＦアンプ１０１へ出力される。ＲＦアンプ１０１は、
図４に示すＲＦアンプと同様に構成され、入力されたＲ
Ｆ信号から上記の処理によりフォーカスエラー信号、ト
ラッキングエラー信号および再生信号（ＥＦＭ（Eight
to Fourteen Modulation）信号）等を生成し、ＤＳＰ１
０２へ出力する。
ディスク上に記録されたデータがＲＦ信号に変換され、
ＲＦアンプ１０１へ出力される。ＲＦアンプ１０１は、
図４に示すＲＦアンプと同様に構成され、入力されたＲ
Ｆ信号から上記の処理によりフォーカスエラー信号、ト
ラッキングエラー信号および再生信号（ＥＦＭ（Eight
to Fourteen Modulation）信号）等を生成し、ＤＳＰ１
０２へ出力する。
【００５１】ＤＳＰ１０２およびサーボ回路１０４は、
フォーカスエラー信号およびトラッキングエラー信号等
から光ピックアップ１１０を制御するための制御信号を
作成し、駆動回路１２０へ出力する。駆動回路１２０
は、入力された制御信号に応じて光ピックアップ１１０
内のアクチュエータを駆動し、良好なＲＦ信号を再生す
るように光ピックアップ１１０が制御される。
フォーカスエラー信号およびトラッキングエラー信号等
から光ピックアップ１１０を制御するための制御信号を
作成し、駆動回路１２０へ出力する。駆動回路１２０
は、入力された制御信号に応じて光ピックアップ１１０
内のアクチュエータを駆動し、良好なＲＦ信号を再生す
るように光ピックアップ１１０が制御される。
【００５２】エラー訂正回路１０６は、ＤＲＡＭ１０７
を用いて再生データのエラー訂正を行い、音声信号を再
生する場合はＤＡＣ１０３により再生データをアナログ
信号へ変換して出力する。マイコン２４０は、ドライブ
全体の動作を制御するシステムコントローラとして機能
し、必要に応じてＤＳＰ１０２等とデータ等を送受信
し、ＣＤ−ＲＯＭドライブの種々の動作が実行される。
を用いて再生データのエラー訂正を行い、音声信号を再
生する場合はＤＡＣ１０３により再生データをアナログ
信号へ変換して出力する。マイコン２４０は、ドライブ
全体の動作を制御するシステムコントローラとして機能
し、必要に応じてＤＳＰ１０２等とデータ等を送受信
し、ＣＤ−ＲＯＭドライブの種々の動作が実行される。
【００５３】上記のように、図６に示す半導体集積回路
１００では、省面積かつ高精度なＲＦアンプ１０１を用
いることにより、他のブロックを含めてＣＭＯＳプロセ
スにより１チップ化することができ、小型でかつ高性能
なＣＤ−ＲＯＭ用の１チップＣＭＯＳ集積回路を実現す
ることができる。なお、上記の説明では、ＣＤ−ＲＯＭ
ドライブの回路を例に説明したが、本発明の可変抵抗回
路等が適用される回路は、この例に特に限定されず、省
面積かつ高精度が要求される種々の回路に同様に適用す
ることができ、同様の効果を得ることができる。 （第２実施形態）本発明を具体化した第２の実施形態を
図面に基づいて説明する。図７は、本第２実施形態によ
る可変抵抗回路の構成を示す回路図である。本第２実施
形態が第１実施形態と異なるのは、可変抵抗回路ＶＴに
おいて、抵抗Ｔ８に直列に抵抗Ｔ０が設けられている点
のみであり、その他の構成は第１実施形態と同様であ
る。尚、Ｔ０はスイッチが並列に接続されていない固定
抵抗である。
１００では、省面積かつ高精度なＲＦアンプ１０１を用
いることにより、他のブロックを含めてＣＭＯＳプロセ
スにより１チップ化することができ、小型でかつ高性能
なＣＤ−ＲＯＭ用の１チップＣＭＯＳ集積回路を実現す
ることができる。なお、上記の説明では、ＣＤ−ＲＯＭ
ドライブの回路を例に説明したが、本発明の可変抵抗回
路等が適用される回路は、この例に特に限定されず、省
面積かつ高精度が要求される種々の回路に同様に適用す
ることができ、同様の効果を得ることができる。 （第２実施形態）本発明を具体化した第２の実施形態を
図面に基づいて説明する。図７は、本第２実施形態によ
る可変抵抗回路の構成を示す回路図である。本第２実施
形態が第１実施形態と異なるのは、可変抵抗回路ＶＴに
おいて、抵抗Ｔ８に直列に抵抗Ｔ０が設けられている点
のみであり、その他の構成は第１実施形態と同様であ
る。尚、Ｔ０はスイッチが並列に接続されていない固定
抵抗である。
【００５４】すなわち、本第２実施形態の可変抵抗回路
ＶＴを図３に示す演算増幅回路に適用した場合、抵抗Ｔ
０は、抵抗Ｔ８と演算増幅器１の反転入力端子との間に
位置する。このように、可変抵抗回路ＶＴに固定抵抗Ｔ
０を含ませることで、ゲインの最小振幅を固定抵抗Ｔ０
によって自由に調整することができる。しかも、抵抗Ｔ
０は、抵抗Ｔ８と演算増幅器１の反転入力端子との間に
位置するので、演算増幅器１の出力端子Ｎ３の信号は、
抵抗Ｔ１から抵抗Ｔ８を経由した後、固定抵抗Ｔ０を通
り演算増幅器１の反転入力端子に帰還される。従って、
固定抵抗Ｔ０の前に、スイッチＳ１〜Ｓ８の寄生容量が
存在することになり、固定抵抗Ｔ０の後段に発生する寄
生容量がきわめて小さくなり、周波数特性の劣化を防止
することができる。
ＶＴを図３に示す演算増幅回路に適用した場合、抵抗Ｔ
０は、抵抗Ｔ８と演算増幅器１の反転入力端子との間に
位置する。このように、可変抵抗回路ＶＴに固定抵抗Ｔ
０を含ませることで、ゲインの最小振幅を固定抵抗Ｔ０
によって自由に調整することができる。しかも、抵抗Ｔ
０は、抵抗Ｔ８と演算増幅器１の反転入力端子との間に
位置するので、演算増幅器１の出力端子Ｎ３の信号は、
抵抗Ｔ１から抵抗Ｔ８を経由した後、固定抵抗Ｔ０を通
り演算増幅器１の反転入力端子に帰還される。従って、
固定抵抗Ｔ０の前に、スイッチＳ１〜Ｓ８の寄生容量が
存在することになり、固定抵抗Ｔ０の後段に発生する寄
生容量がきわめて小さくなり、周波数特性の劣化を防止
することができる。
【００５５】
【発明の効果】本発明にあっては、回路面積を小さくす
ることができるとともに、周波数特性に優れた演算増幅
回路およびこの演算増幅回路を用いた集積回路を提供す
ることができる。
ることができるとともに、周波数特性に優れた演算増幅
回路およびこの演算増幅回路を用いた集積回路を提供す
ることができる。
【図１】本発明の第１実施形態による可変抵抗回路の構
成を示す回路図である。
成を示す回路図である。
【図２】図１に示すスイッチの一例を示す回路図であ
る。
る。
【図３】図１に示す可変抵抗回路を用いた演算増幅回路
の一例を示す図である。
の一例を示す図である。
【図４】本発明における可変抵抗回路の周波数特性を測
定した結果を示す図である。
定した結果を示す図である。
【図５】図３に示す演算増幅回路を用いたＲＦアンプの
トラッキング系の信号処理部の構成を示す回路図であ
る。
トラッキング系の信号処理部の構成を示す回路図であ
る。
【図６】図４に示すＲＦアンプを含むＣＤ−ＲＯＭドラ
イブ用半導体集積回路の構成を示すブロック図である。
イブ用半導体集積回路の構成を示すブロック図である。
【図７】本発明の第２実施形態による可変抵抗回路の構
成を示す回路図である。
成を示す回路図である。
【図８】従来のＣＤ−ＲＯＭドライブに用いられる半導
体集積回路の構成を示すブロック図である。
体集積回路の構成を示すブロック図である。
【図９】従来の可変抵抗回路の構成を示す回路図であ
る。
る。
Ｓ１〜Ｓ８ スイッチ Ｔ０〜Ｔ８ 抵抗 ＶＴ，ＶＴ１１〜ＶＴ１５ 可変抵抗回路 Ｓｉ ＣＭＯＳスイッチ １，１１〜１８ 演算増幅器 １００ 半導体集積回路 １０１ ＲＦアンプ １０２ ＤＳＰ １０３ ＤＡＣ １０４ サーボ回路 １０５ マイコン １０６ エラー訂正回路 １０７ ＤＲＡＭ
フロントページの続き (72)発明者 谷 邦之 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5J090 AA01 AA47 AA56 CA61 CA92 DN02 FA18 HA10 HA16 HA17 HA25 HA26 HA29 HA30 HA39 HN03 HN06 KA04 KA18 KA25 KA26 KA33 MA13 MN01 SA00 TA01 TA03 5J100 AA17 AA24 BA01 BB08 BC05 CA00 CA02 CA12 EA02 FA00
Claims (8)
- 【請求項１】 少なくとも一つの抵抗の抵抗値が異な
り、直列に接続されるＮ（Ｎは２以上の整数）個の抵抗
と前記Ｎ個の抵抗の各々に並列に接続されるＮ個のスイ
ッチとを有し、前記Ｎ個のスイッチをオン／オフするこ
とにより抵抗値を変化させる可変抵抗回路と、前記可変
抵抗回路が接続される演算増幅器とを備え、前記可変抵
抗回路は、前記演算増幅器の入力端子に接続され、前記
Ｎ個の抵抗のうち最も抵抗値の大きい抵抗が前記入力端
子側に配置されることを特徴とした演算増幅回路。 - 【請求項２】 前記Ｎ個の抵抗を抵抗値の順に配列した
ことを特徴とする請求項１に記載の演算増幅回路。 - 【請求項３】 前記Ｎ個の抵抗の各抵抗値は、Ｒ×２i
（Ω）（ｉは０〜（Ｎ−１）の整数）に設定されること
を特徴とした請求項１又は２に記載の演算増幅回路。 - 【請求項４】 前記可変抵抗回路は、前記最も抵抗値の
大きい抵抗と前記入力端子との間に配置された固定抵抗
を含むことを特徴とする請求項１乃至３のいずれか１項
に記載の演算増幅回路。 - 【請求項５】 前記スイッチは、ＣＭＯＳスイッチから
なることを特徴とする請求項１乃至４のいずれか１項に
記載の演算増幅回路。 - 【請求項６】 前記可変抵抗回路は、前記演算増幅器の
帰還ループを構成する抵抗回路として使用され、前記可
変抵抗回路の抵抗値に応じて増幅率を変化させることを
特徴とする請求項１乃至５のいずれか１項に記載の演算
増幅回路。 - 【請求項７】 前記可変抵抗回路を介して前記演算増幅
器に入力信号を入力し、前記演算増幅器の帰還ループを
構成する抵抗回路には固定抵抗を用いてプログラマブル
ゲインアンプを構成したことを特徴とする請求項１乃至
５のいずれか１項に記載の演算増幅回路。 - 【請求項８】 請求項１乃至７のいずれか１項に記載の
演算増幅回路を含み、光ピックアップからの出力信号を
増幅する増幅回路を更に備え、前記増幅回路と他の回路
とがＣＭＯＳ集積回路により１チップ化して形成される
ことを特徴とする集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084804A JP2001274645A (ja) | 2000-03-24 | 2000-03-24 | 演算増幅回路および集積回路 |
| KR1020010010439A KR100676354B1 (ko) | 2000-03-02 | 2001-02-28 | 가변 저항 회로, 연산 증폭 회로, 반도체 집적 회로,시상수 전환 회로 및 파형 성형 회로 |
| US09/795,443 US6403943B2 (en) | 2000-03-02 | 2001-03-01 | Variable resistance circuit, operational amplification circuit, semiconductor integrated circuit, time constant switching circuit and waveform shaping circuit |
| US10/137,427 US6538246B2 (en) | 2000-03-02 | 2002-05-03 | Variable resistance circuit, operational amplification circuit, semiconductor integrated circuit, time constant switching circuit and waveform shaping circuit |
| US10/358,310 US6696680B2 (en) | 2000-03-02 | 2003-02-05 | Variable resistance circuit, operational amplification circuit and semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084804A JP2001274645A (ja) | 2000-03-24 | 2000-03-24 | 演算増幅回路および集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274645A true JP2001274645A (ja) | 2001-10-05 |
Family
ID=18601232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000084804A Pending JP2001274645A (ja) | 2000-03-02 | 2000-03-24 | 演算増幅回路および集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001274645A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900752B2 (en) | 2002-07-16 | 2005-05-31 | Kabushiki Kaisha Toshiba | Stepwise zero-data-detection mute circuit |
| JP2006080988A (ja) * | 2004-09-10 | 2006-03-23 | Sumitomo Electric Ind Ltd | 前置増幅器 |
| JP2006101195A (ja) * | 2004-09-29 | 2006-04-13 | Mitsumi Electric Co Ltd | 増幅回路及び入力回路 |
| JP2006237519A (ja) * | 2005-02-28 | 2006-09-07 | Mitsumi Electric Co Ltd | 駆動回路及び電流制御方法 |
| JP2008182219A (ja) * | 2006-12-28 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2008227948A (ja) * | 2007-03-13 | 2008-09-25 | Sumitomo Electric Ind Ltd | 光受信器 |
| JP2009081545A (ja) * | 2007-09-25 | 2009-04-16 | Fujitsu Microelectronics Ltd | プログラマブルゲイン回路及び増幅回路 |
| JP2010507957A (ja) * | 2006-10-25 | 2010-03-11 | センシティヴ・オブジェクト | 自動利得制御回路、そのような回路を具備したシステム、及び自動利得制御方法 |
| WO2011104800A1 (ja) * | 2010-02-26 | 2011-09-01 | パナソニック株式会社 | 利得調整機能付き演算回路 |
| JP2012119089A (ja) * | 2010-11-29 | 2012-06-21 | Panasonic Corp | 照明装置 |
| US8692809B2 (en) | 2006-07-06 | 2014-04-08 | Elo Touch Solutions, Inc. | Auto-gain switching module for acoustic touch systems |
| WO2015145675A1 (ja) * | 2014-03-27 | 2015-10-01 | 三菱電機株式会社 | 電圧信号検出装置および電圧信号調整方法 |
| US9344044B2 (en) | 2013-08-26 | 2016-05-17 | Murata Manufacturing Co., Ltd. | High-frequency power amplifier |
| JP2017527229A (ja) * | 2014-09-15 | 2017-09-14 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | プログラム可能な安定化ネットワーク |
-
2000
- 2000-03-24 JP JP2000084804A patent/JP2001274645A/ja active Pending
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| US8228121B2 (en) | 2006-10-25 | 2012-07-24 | Tyco Electronics Services Gmbh | Automatic gain control circuit |
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