JP2001274351A - 強誘電体メモリ及びその製造方法 - Google Patents
強誘電体メモリ及びその製造方法Info
- Publication number
- JP2001274351A JP2001274351A JP2000087402A JP2000087402A JP2001274351A JP 2001274351 A JP2001274351 A JP 2001274351A JP 2000087402 A JP2000087402 A JP 2000087402A JP 2000087402 A JP2000087402 A JP 2000087402A JP 2001274351 A JP2001274351 A JP 2001274351A
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric
- film
- forming
- contact plug
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】セルの微細化を実現するとともに、簡単な製造
プロセスで製造でき、且つ特性も安定した強誘電体メモ
リとその製造方法を提供することを目的とする。 【解決手段】強誘電体キャパシタCfを横向きに配置し、
メモリセルトランジスタの拡散層４に埋め込まれたコン
タクトプラグ８の上端と前記強誘電体キャパシタCfとの
間に製造工程中に酸化拡散バリア膜６，７を形成し、コ
ンタクトプラグ８の上端がこの酸化拡散バリア膜６，７
により覆われている状態で製造時の強誘電体キャパシタ
Cfへ蓄積されたダメージを高温アニールにより回復さ
せ、その後コンタクトプラグ８上の酸化拡散バリア膜
６，７を除去して金属配線１４を形成して構成される。
プロセスで製造でき、且つ特性も安定した強誘電体メモ
リとその製造方法を提供することを目的とする。 【解決手段】強誘電体キャパシタCfを横向きに配置し、
メモリセルトランジスタの拡散層４に埋め込まれたコン
タクトプラグ８の上端と前記強誘電体キャパシタCfとの
間に製造工程中に酸化拡散バリア膜６，７を形成し、コ
ンタクトプラグ８の上端がこの酸化拡散バリア膜６，７
により覆われている状態で製造時の強誘電体キャパシタ
Cfへ蓄積されたダメージを高温アニールにより回復さ
せ、その後コンタクトプラグ８上の酸化拡散バリア膜
６，７を除去して金属配線１４を形成して構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリに
関し、特にchain-ＦＲＡＭアーキテクチャを用いた強誘
電体メモリおよびその製造方法に関する。
関し、特にchain-ＦＲＡＭアーキテクチャを用いた強誘
電体メモリおよびその製造方法に関する。
【０００２】
【従来の技術】強誘電体メモリは不揮発性でありながら
記憶内容の書き換えが可能であり、種々の用途に広く用
いられるようになっている。更に用途を広げるためには
記憶容量の拡大とともに小型化も必須の要件となってい
る。強誘電体メモリのセルサイズを縮小化させる方法と
しては従来、ＣＯＰ構造や、chain-ＦＲＡＭ（Chain-FR
AM）構造がD. Takashima et alにより１９９９年２月に
ＩＳＳＣＣにおいて提案されている。
記憶内容の書き換えが可能であり、種々の用途に広く用
いられるようになっている。更に用途を広げるためには
記憶容量の拡大とともに小型化も必須の要件となってい
る。強誘電体メモリのセルサイズを縮小化させる方法と
しては従来、ＣＯＰ構造や、chain-ＦＲＡＭ（Chain-FR
AM）構造がD. Takashima et alにより１９９９年２月に
ＩＳＳＣＣにおいて提案されている。
【０００３】一般に、例えば図１９（ａ）に示すよう
な、ＣＯＰ構造を用いず、かつchain-ＦＲＡＭでもない
従来構造のＦＲＡＭでは、強誘電体キャパシタの上部電
極１０１及び下部電極１０２へのコンタクト領域１０３
や拡散層１０４への接続配線１０５が必要で、コンタク
ト領域１０３用のコンタクト穴と接続配線１０５との間
の余裕がある程度必要なことや、配線１０５と配線１０
５のスペースの数が多いため、１セルのレイアウトに必
要な面積は必然的に大きい。例えば、ＦＲＡＭの設計に
用いる最小の寸法をＦとすると、この図１９（ａ）のセ
ルは８Ｆ２セルということになる。
な、ＣＯＰ構造を用いず、かつchain-ＦＲＡＭでもない
従来構造のＦＲＡＭでは、強誘電体キャパシタの上部電
極１０１及び下部電極１０２へのコンタクト領域１０３
や拡散層１０４への接続配線１０５が必要で、コンタク
ト領域１０３用のコンタクト穴と接続配線１０５との間
の余裕がある程度必要なことや、配線１０５と配線１０
５のスペースの数が多いため、１セルのレイアウトに必
要な面積は必然的に大きい。例えば、ＦＲＡＭの設計に
用いる最小の寸法をＦとすると、この図１９（ａ）のセ
ルは８Ｆ２セルということになる。
【０００４】１セルのレイアウトに必要な面積を縮小す
る一つの方法がchain-ＦＲＡＭ構造であり、例えば図１
９（ｂ）に示した構造となる。このセルは、６Ｆ２セル
となり、強誘電体キャパシタの上部電極１１１が隣接す
る２個のセルに対して共通に設けられ、同様に下部電極
１１２も隣接する２個のセルに対して共通に設けられ、
それぞれコンタクト１１３を介して拡散層１１４に接続
される構造となっている。拡散層１１４は夫々隣接する
セルのトランジスタＴｒ間で共通に用いられる。
る一つの方法がchain-ＦＲＡＭ構造であり、例えば図１
９（ｂ）に示した構造となる。このセルは、６Ｆ２セル
となり、強誘電体キャパシタの上部電極１１１が隣接す
る２個のセルに対して共通に設けられ、同様に下部電極
１１２も隣接する２個のセルに対して共通に設けられ、
それぞれコンタクト１１３を介して拡散層１１４に接続
される構造となっている。拡散層１１４は夫々隣接する
セルのトランジスタＴｒ間で共通に用いられる。
【０００５】図１９（ａ），（ｂ）の構造のセルが夫々
同一の寸法ルールで製造されたものとしてそれらのチッ
プ面積を比較すると、図１９（ｂ）のchain-ＦＲＡＭア
ーキテクチャを用いることにより、４ＭＦＲＡＭクラス
で６０%程度に縮小できる。しかしながらこの方式では
現実的な微細化の限界が見えつつある。
同一の寸法ルールで製造されたものとしてそれらのチッ
プ面積を比較すると、図１９（ｂ）のchain-ＦＲＡＭア
ーキテクチャを用いることにより、４ＭＦＲＡＭクラス
で６０%程度に縮小できる。しかしながらこの方式では
現実的な微細化の限界が見えつつある。
【０００６】この限界を打破してさらに微細化を実現す
るために、図１９（ｃ）に示すような構造を持つchain-
ＦＲＡＭが提案されている。この構造のchain-ＦＲＡＭ
は図２０に示すような等価回路として表すことができ
る。図１９（ｃ）において、１つのメモリセルトランジ
スタＴｒのゲート電極Ｇを挟んだソースおよびドレイン
として用いられる拡散層１２４がそれぞれ強誘電体キャ
パシタＣｆの上部電極１２１、下部電極１２２にコンタ
クトプラグ１２３を介して接続される。
るために、図１９（ｃ）に示すような構造を持つchain-
ＦＲＡＭが提案されている。この構造のchain-ＦＲＡＭ
は図２０に示すような等価回路として表すことができ
る。図１９（ｃ）において、１つのメモリセルトランジ
スタＴｒのゲート電極Ｇを挟んだソースおよびドレイン
として用いられる拡散層１２４がそれぞれ強誘電体キャ
パシタＣｆの上部電極１２１、下部電極１２２にコンタ
クトプラグ１２３を介して接続される。
【０００７】拡散層１２４は互いに隣接するセルのトラ
ンジスタのソース又はドレインとして共通に用いられ、
チェーン状に接続されるアーキテクチャを構成してい
る。ここではＣＯＰ構造を上部、下部の両電極１２１、
１２２に適用することによって、理想状態では、図１９
（ｃ）に示すように最小の４Ｆ２のセルとなる可能性が
示されている。
ンジスタのソース又はドレインとして共通に用いられ、
チェーン状に接続されるアーキテクチャを構成してい
る。ここではＣＯＰ構造を上部、下部の両電極１２１、
１２２に適用することによって、理想状態では、図１９
（ｃ）に示すように最小の４Ｆ２のセルとなる可能性が
示されている。
【０００８】しかしながらその実現には多くの困難を伴
う。たとえば、コンタクトプラグ１２３が酸化しやすい
タングステン（Ｗ）の場合には、コンタクトプラグ１２
３のＷおよび下部電極１２２と十分導通が取れ、かつコ
ンタクトプラグ１２３形成後のＷの酸化を防ぐことので
きるバリア膜の開発が必要である。また、そのバリア性
がプロセス温度の上限を決めてしまうという課題もあ
る。したがって、現在摂氏７００度以上の成膜温度が必
要なＳＢＴとの組み合わせは極めて困難といえる。
う。たとえば、コンタクトプラグ１２３が酸化しやすい
タングステン（Ｗ）の場合には、コンタクトプラグ１２
３のＷおよび下部電極１２２と十分導通が取れ、かつコ
ンタクトプラグ１２３形成後のＷの酸化を防ぐことので
きるバリア膜の開発が必要である。また、そのバリア性
がプロセス温度の上限を決めてしまうという課題もあ
る。したがって、現在摂氏７００度以上の成膜温度が必
要なＳＢＴとの組み合わせは極めて困難といえる。
【０００９】また、下部電極１２２側はＣＯＰ構造をと
ることができた場合にも、図１９（ｃ）のような理想形
の上部電極１２１をもＣＯＰ構造とするには、工程数の
増大、埋め込み回数の増大等でプロセスが非常に煩雑に
なり、また特に強誘電体キャパシタＣｆの特性の確保が
難しい。このような理由によりプロセスインテグレーシ
ョンを進めてゆく上で払う代償も大きい。
ることができた場合にも、図１９（ｃ）のような理想形
の上部電極１２１をもＣＯＰ構造とするには、工程数の
増大、埋め込み回数の増大等でプロセスが非常に煩雑に
なり、また特に強誘電体キャパシタＣｆの特性の確保が
難しい。このような理由によりプロセスインテグレーシ
ョンを進めてゆく上で払う代償も大きい。
【００１０】
【発明が解決しようとする課題】このように、図１９
（ｃ）に示したchain-ＦＲＡＭの微細化可能な４Ｆ２構
造のセルの実現には、上部電極１２１も下部電極１２２
もＣＯＰ構造、即ち強誘電体キャパシタＣｆの下方から
電極を取る構造にする必要がある。当然、上部、下部電
極１２１，１２２ともに導電性のバリア膜が必要だが、
現状では、十分なマージンをもって回復アニールに耐え
られるほどの優秀なバリア膜はまだ見つかっていない。
（ｃ）に示したchain-ＦＲＡＭの微細化可能な４Ｆ２構
造のセルの実現には、上部電極１２１も下部電極１２２
もＣＯＰ構造、即ち強誘電体キャパシタＣｆの下方から
電極を取る構造にする必要がある。当然、上部、下部電
極１２１，１２２ともに導電性のバリア膜が必要だが、
現状では、十分なマージンをもって回復アニールに耐え
られるほどの優秀なバリア膜はまだ見つかっていない。
【００１１】即ち、更なる低ダメージ加工プロセス、低
ダメージ絶縁膜形成技術、低温、短時間ダメージ回復技
術、ダメージ保護電極、カバーの各技術開発が必要であ
る。
ダメージ絶縁膜形成技術、低温、短時間ダメージ回復技
術、ダメージ保護電極、カバーの各技術開発が必要であ
る。
【００１２】そこで、この発明は、セルの微細化を実現
するとともに、簡単な製造プロセスで製造でき、且つ特
性も安定した強誘電体メモリとその製造方法を提供する
ことを目的とする。
するとともに、簡単な製造プロセスで製造でき、且つ特
性も安定した強誘電体メモリとその製造方法を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】本発明では、メモリセル
トランジスタの真上に横向きに強誘電体キャパシタを有
する構造の強誘電体メモリを提供する。しかも従来必要
とされていた導電性バリア膜を用いずに極めて微細化さ
れたセルサイズを実現する構造の強誘電体メモリ、及び
その製造方法を提供する。
トランジスタの真上に横向きに強誘電体キャパシタを有
する構造の強誘電体メモリを提供する。しかも従来必要
とされていた導電性バリア膜を用いずに極めて微細化さ
れたセルサイズを実現する構造の強誘電体メモリ、及び
その製造方法を提供する。
【００１４】即ち、本発明では、強誘電体キャパシタを
半導体基板の表面に平行に横向き配置としたので、従来
別工程で形成されていた強誘電体キャパシタの対向する
２個の電極を同時に形成できることになり、製造工程を
減少できるとともに、電極特性を均等にすることができ
る。
半導体基板の表面に平行に横向き配置としたので、従来
別工程で形成されていた強誘電体キャパシタの対向する
２個の電極を同時に形成できることになり、製造工程を
減少できるとともに、電極特性を均等にすることができ
る。
【００１５】また、本発明では、コンタクトプラグ上の
バリア膜として、熱工程のマージンの広くない導電性の
バリア膜ではなく、絶縁性のバリア膜を用い、強誘電体
キャパシタ形成後、回復アニールを施した後で、隣接セ
ルとの接続と、拡散層上のコンタクトプラグとの接続を
兼ねた配線層を形成する。このように、本発明では強誘
電体キャパシタの一対の電極形成を同時に行うととも
に、隣接セル間の接続、セルトランジスタとの接続も１
個の金属配線で１度にできるので、工程数が削減でき、
且つキャパシタ特性も夫々同等な安定したものが得られ
る。
バリア膜として、熱工程のマージンの広くない導電性の
バリア膜ではなく、絶縁性のバリア膜を用い、強誘電体
キャパシタ形成後、回復アニールを施した後で、隣接セ
ルとの接続と、拡散層上のコンタクトプラグとの接続を
兼ねた配線層を形成する。このように、本発明では強誘
電体キャパシタの一対の電極形成を同時に行うととも
に、隣接セル間の接続、セルトランジスタとの接続も１
個の金属配線で１度にできるので、工程数が削減でき、
且つキャパシタ特性も夫々同等な安定したものが得られ
る。
【００１６】この発明の一態様の強誘電体メモリは、半
導体基板上に形成されたＭＯＳトランジスタと、前記Ｍ
ＯＳトランジスタの上方にそのチャネル長方向に横向き
に配置された強誘電体キャパシタと、前記ＭＯＳトラン
ジスタのゲートおよびソース/ドレイン領域に夫々接続
されたコンタクトプラグと、前記ソース／ドレイン領域
に接続されたコンタクトプラグ上に夫々接続して形成さ
れ、前記強誘電体キャパシタの電極に接触する側面を有
する金属配線とを備えたことを特徴とする構成を有す
る。
導体基板上に形成されたＭＯＳトランジスタと、前記Ｍ
ＯＳトランジスタの上方にそのチャネル長方向に横向き
に配置された強誘電体キャパシタと、前記ＭＯＳトラン
ジスタのゲートおよびソース/ドレイン領域に夫々接続
されたコンタクトプラグと、前記ソース／ドレイン領域
に接続されたコンタクトプラグ上に夫々接続して形成さ
れ、前記強誘電体キャパシタの電極に接触する側面を有
する金属配線とを備えたことを特徴とする構成を有す
る。
【００１７】この発明の強誘電体メモリの製造方法は、
半導体基板上に複数個のＭＯＳトランジスタを形成する
工程と、前記各ＭＯＳトランジスタを覆う第１の絶縁膜
を形成する工程と、前記絶縁膜中のＭＯＳトランジスタ
のソース/ドレイン及びゲートのコンタクト領域にコン
タクトプラグを形成する工程と、前記絶縁膜上の前記Ｍ
ＯＳトランジスタに対応する位置に電極と強誘電体膜と
が横方向に配置された強誘電体キャパシタを形成する工
程と、この強誘電体キャパシタ形成時の加工ダメージを
回復させるアニールを施す工程と、前記コンタクトプラ
グ上でかつ互いに隣接する２個の強誘電体キャパシタの
電極間に夫々金属配線を形成して隣接の電極間及び前記
ＭＯＳトランジスタのソースドレインの接続を同時に行
う工程とを有することを特徴とするこの構成及び方法に
より、強誘電体キャパシタの２個の電極を同時に形成で
きるので工程数の削減ができ、強誘電体キャパシタの対
向面積を半導体基板の横方向のみならず縦方向へも拡大
できるので、その分だけチップサイズの縮小が可能であ
る。
半導体基板上に複数個のＭＯＳトランジスタを形成する
工程と、前記各ＭＯＳトランジスタを覆う第１の絶縁膜
を形成する工程と、前記絶縁膜中のＭＯＳトランジスタ
のソース/ドレイン及びゲートのコンタクト領域にコン
タクトプラグを形成する工程と、前記絶縁膜上の前記Ｍ
ＯＳトランジスタに対応する位置に電極と強誘電体膜と
が横方向に配置された強誘電体キャパシタを形成する工
程と、この強誘電体キャパシタ形成時の加工ダメージを
回復させるアニールを施す工程と、前記コンタクトプラ
グ上でかつ互いに隣接する２個の強誘電体キャパシタの
電極間に夫々金属配線を形成して隣接の電極間及び前記
ＭＯＳトランジスタのソースドレインの接続を同時に行
う工程とを有することを特徴とするこの構成及び方法に
より、強誘電体キャパシタの２個の電極を同時に形成で
きるので工程数の削減ができ、強誘電体キャパシタの対
向面積を半導体基板の横方向のみならず縦方向へも拡大
できるので、その分だけチップサイズの縮小が可能であ
る。
【００１８】更に、この発明の一つの実施態様では、メ
モリセルトランジスタと強誘電体キャパシタとの間に絶
縁性のバリア膜を形成するので、プロセスマージンを大
きくでき、製造時に不可避の強誘電体キャパシタへのダ
メージの回復のための熱工程を十分に行うことができ、
特性の良好な強誘電体メモリを製造できる。
モリセルトランジスタと強誘電体キャパシタとの間に絶
縁性のバリア膜を形成するので、プロセスマージンを大
きくでき、製造時に不可避の強誘電体キャパシタへのダ
メージの回復のための熱工程を十分に行うことができ、
特性の良好な強誘電体メモリを製造できる。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２０】図１にこの発明の第１の実施の形態である
chain-ＦＲＡＭの構造を示す。同図の（ａ）は平面図、
（ｂ）は（ａ）図中のＡ−Ｂ線に沿って切断して示す断
面図、（ｃ）は（ａ）図中のＣ−Ｄ線に沿って切断して
示す断面図である。
chain-ＦＲＡＭの構造を示す。同図の（ａ）は平面図、
（ｂ）は（ａ）図中のＡ−Ｂ線に沿って切断して示す断
面図、（ｃ）は（ａ）図中のＣ−Ｄ線に沿って切断して
示す断面図である。
【００２１】半導体基板３０の表面には複数の埋め込み
素子分離領域２が縞状に形成され、これらの素子分離領
域２の間に複数の素子領域１が区画されている。
素子分離領域２が縞状に形成され、これらの素子分離領
域２の間に複数の素子領域１が区画されている。
【００２２】素子領域１では第１の絶縁膜であるゲート
絶縁膜２１上に形成された各トランジスタＴｒのゲート
電極３に対して、夫々自己整合的に拡散層４が形成さ
れ、一導電型の複数のＭＯＳトランジスタＴｒを構成し
ている。このＭＯＳトランジスタＴｒは表面がＣＭＰ法
などで平滑化された第２絶縁膜２２により被覆されてい
る。
絶縁膜２１上に形成された各トランジスタＴｒのゲート
電極３に対して、夫々自己整合的に拡散層４が形成さ
れ、一導電型の複数のＭＯＳトランジスタＴｒを構成し
ている。このＭＯＳトランジスタＴｒは表面がＣＭＰ法
などで平滑化された第２絶縁膜２２により被覆されてい
る。
【００２３】この第２絶縁膜２２内にはコンタクトプラ
グ８が埋め込まれ、拡散層４と接続している。なお、ゲ
ート３に対しては、例えば素子分離領域２の上方でゲー
トコンタクト８Ｇとしてコンタクトプラグが埋め込まれ
ている。これらのコンタクトプラグには、たとえば、高
濃度に不純物がドープされた多結晶シリコンやＷ(タン
グステン)が用いられる。
グ８が埋め込まれ、拡散層４と接続している。なお、ゲ
ート３に対しては、例えば素子分離領域２の上方でゲー
トコンタクト８Ｇとしてコンタクトプラグが埋め込まれ
ている。これらのコンタクトプラグには、たとえば、高
濃度に不純物がドープされた多結晶シリコンやＷ(タン
グステン)が用いられる。
【００２４】平滑化された第２の絶縁膜２２を介して各
ＭＯＳトランジスタＴｒの真上にはトランジスタＴｒの
ゲート長の方向に、横向きに強誘電体キャパシタ電極９
ａ、第３の絶縁膜である強誘電体膜１０、及び他方のキ
ャパシタ電極９ｂが順次配列された強誘電体キャパシタ
Ｃｆが形成されている。このキャパシタＣｆの上部には
第４の絶縁膜１１が形成されている。前記トランジスタ
Ｔｒの拡散層４に接続されたコンタクトプラグ８の上部
には金属配線１４が配置されており、その両側面が隣接
した強誘電体キャパシタＣｆの左右電極９ａ、９ｂとも
電気的に接続されている。
ＭＯＳトランジスタＴｒの真上にはトランジスタＴｒの
ゲート長の方向に、横向きに強誘電体キャパシタ電極９
ａ、第３の絶縁膜である強誘電体膜１０、及び他方のキ
ャパシタ電極９ｂが順次配列された強誘電体キャパシタ
Ｃｆが形成されている。このキャパシタＣｆの上部には
第４の絶縁膜１１が形成されている。前記トランジスタ
Ｔｒの拡散層４に接続されたコンタクトプラグ８の上部
には金属配線１４が配置されており、その両側面が隣接
した強誘電体キャパシタＣｆの左右電極９ａ、９ｂとも
電気的に接続されている。
【００２５】強誘電体キャパシタＣｆ及び金属配線１４
の上部には更に絶縁膜１３が形成され、その上部にはビ
ット線ＢＬが素子領域１に沿って横方向に形成されてい
る。
の上部には更に絶縁膜１３が形成され、その上部にはビ
ット線ＢＬが素子領域１に沿って横方向に形成されてい
る。
【００２６】さらに、図示していないが、ビット線ＢＬ
の上部にはパッシベーション膜を形成し、強誘電体メモ
リが完成する。
の上部にはパッシベーション膜を形成し、強誘電体メモ
リが完成する。
【００２７】このように形成された横型の強誘電体キャ
パシタＣｆを有するメモリセルは、図１（ａ）に示すよ
うに、素子領域１に沿った方向のコンタクトプラグ８間
の距離が２Ｆであり、素子領域１を横切る方向の寸法も
２Ｆであるから、一つのメモリセルの面積は４Ｆ２とな
り、究極の微細化を達成している。
パシタＣｆを有するメモリセルは、図１（ａ）に示すよ
うに、素子領域１に沿った方向のコンタクトプラグ８間
の距離が２Ｆであり、素子領域１を横切る方向の寸法も
２Ｆであるから、一つのメモリセルの面積は４Ｆ２とな
り、究極の微細化を達成している。
【００２８】ここで、強誘電体キャパシタＣｆは一対の
隣接する金属配線１４間に形成されるが、この金属配線
１４の間隔は例えば１．５Ｆであり、この寸法の中に一
対のキャパシタ電極９ａ，９ｂ及び強誘電体膜１０が形
成される。なお、この強誘電体膜１０の基板３０の厚み
方向の寸法はたとえば２Ｆ以上が望ましいが、この寸法
は強誘電体キャパシタＣｆの設計容量により設定は自由
であることは勿論である。
隣接する金属配線１４間に形成されるが、この金属配線
１４の間隔は例えば１．５Ｆであり、この寸法の中に一
対のキャパシタ電極９ａ，９ｂ及び強誘電体膜１０が形
成される。なお、この強誘電体膜１０の基板３０の厚み
方向の寸法はたとえば２Ｆ以上が望ましいが、この寸法
は強誘電体キャパシタＣｆの設計容量により設定は自由
であることは勿論である。
【００２９】後で詳細に説明するが、図１の実施の形態
の構造では、従来別々に形成していた強誘電体キャパシ
タＣｆの両電極９ａ，９ｂを同時に加工することができ
るので、製造の工程数を減少でき、電極９ａ，９ｂの特
性のばらつきも抑制できる。
の構造では、従来別々に形成していた強誘電体キャパシ
タＣｆの両電極９ａ，９ｂを同時に加工することができ
るので、製造の工程数を減少でき、電極９ａ，９ｂの特
性のばらつきも抑制できる。
【００３０】以下、図２（ａ）−（ｃ）、図３（ａ）−
（ｃ）、図４（ａ）−（ｃ）及び図５（ａ）、（ｂ）を
参照して図１に示した構造を有する強誘電体メモリの製
造プロセスを説明する。なお、以下の説明は、図１
（ａ）のＡ−Ｂ線に沿って素子領域１の長手方向に切断
した断面図を参照して行う。
（ｃ）、図４（ａ）−（ｃ）及び図５（ａ）、（ｂ）を
参照して図１に示した構造を有する強誘電体メモリの製
造プロセスを説明する。なお、以下の説明は、図１
（ａ）のＡ−Ｂ線に沿って素子領域１の長手方向に切断
した断面図を参照して行う。
【００３１】図２（ａ）は、図１（ａ）、（ｃ）に示し
た例えばｎ型の半導体基板３０の表面における素子分離
領域２の形成により、この素子分離領域２の間に素子領
域１を形成した後、この素子領域１の表面にゲート酸化
膜２１を介してゲート３を形成した状態を示す。例え
ば、この時の隣接するゲート３間の間隔は１．５Ｆであ
り、ゲート３のゲート長はＦに設定される。ゲート幅に
付いては、図１（ａ）に示すように素子領域１の幅より
やや狭く形成されている。
た例えばｎ型の半導体基板３０の表面における素子分離
領域２の形成により、この素子分離領域２の間に素子領
域１を形成した後、この素子領域１の表面にゲート酸化
膜２１を介してゲート３を形成した状態を示す。例え
ば、この時の隣接するゲート３間の間隔は１．５Ｆであ
り、ゲート３のゲート長はＦに設定される。ゲート幅に
付いては、図１（ａ）に示すように素子領域１の幅より
やや狭く形成されている。
【００３２】次いで、図２（ａ）に示すように、ゲート
３をマスクとして自己整合的にｐ型の拡散層４を形成
し、層間絶縁膜２２を堆積し、ＣＭＰ法によりその表面
を平坦化する。
３をマスクとして自己整合的にｐ型の拡散層４を形成
し、層間絶縁膜２２を堆積し、ＣＭＰ法によりその表面
を平坦化する。
【００３３】次いで、図２(ｃ)に示すように、リソグラ
フィーにより層間絶縁膜２２の上にレジストを塗布して
から露光、現像によりレジストマスクを形成し、このマ
スクを用いてゲート３の中間部に拡散層４に至るコンタ
クト穴８ａを開口し、このコンタクト穴８ａ内にコンタ
クトプラグ材として、タングステンＷを堆積し、ＣＭＰ
により層間絶縁膜２２とコンタクトプラグ材ＷとをＣＭ
Ｐにより整形して、コンタクトプラグ８を形成する。Ｗ
の他、たとえばドープされた多結晶シリコンをコンタク
トプラグ材として用いても良い。
フィーにより層間絶縁膜２２の上にレジストを塗布して
から露光、現像によりレジストマスクを形成し、このマ
スクを用いてゲート３の中間部に拡散層４に至るコンタ
クト穴８ａを開口し、このコンタクト穴８ａ内にコンタ
クトプラグ材として、タングステンＷを堆積し、ＣＭＰ
により層間絶縁膜２２とコンタクトプラグ材ＷとをＣＭ
Ｐにより整形して、コンタクトプラグ８を形成する。Ｗ
の他、たとえばドープされた多結晶シリコンをコンタク
トプラグ材として用いても良い。
【００３４】次いで、図３(ａ)に示すように、全体に絶
縁膜１４iを堆積し、図３（ｂ）に示すように、コンタ
クトプラグ８の上部にのみ絶縁膜１４iを形成するよう
に、絶縁膜１４iをエッチングにより除去する。図３
（ｂ）では残された絶縁膜１４iは夫々コンタクトプラ
グ８より広く形成されているが、これは、この絶縁膜１
４iをエッチングする際に用いられるマスクの合わせず
れを考慮してあらかじめ広めに形成するものであり、理
想的には丁度コンタクトプラグ８と同じ幅に形成される
ことが望ましい。
縁膜１４iを堆積し、図３（ｂ）に示すように、コンタ
クトプラグ８の上部にのみ絶縁膜１４iを形成するよう
に、絶縁膜１４iをエッチングにより除去する。図３
（ｂ）では残された絶縁膜１４iは夫々コンタクトプラ
グ８より広く形成されているが、これは、この絶縁膜１
４iをエッチングする際に用いられるマスクの合わせず
れを考慮してあらかじめ広めに形成するものであり、理
想的には丁度コンタクトプラグ８と同じ幅に形成される
ことが望ましい。
【００３５】次いで、図３（ｃ）に示すように、全体に
電極膜、たとえばＰｔをスパッタ法により堆積し、熱処
理を施した後、ＣＭＰ法により平坦化して絶縁膜１４i
の間に夫々電極膜９を形成する。なお、電極膜９として
用いられる材質により悪影響を受けないように、前記絶
縁膜１４iの上部にストッパ膜を形成してからＰｔなど
を堆積してもよい。
電極膜、たとえばＰｔをスパッタ法により堆積し、熱処
理を施した後、ＣＭＰ法により平坦化して絶縁膜１４i
の間に夫々電極膜９を形成する。なお、電極膜９として
用いられる材質により悪影響を受けないように、前記絶
縁膜１４iの上部にストッパ膜を形成してからＰｔなど
を堆積してもよい。
【００３６】次いで、図４（ａ）に示すように、前記電
極膜９の中央部に図１（ａ）に示す強誘電体膜１０形成
予定領域１０ａをエッチングにより除去する。この場
合、リソグラフィーにより強誘電体膜１０形成予定領域
１０ａ以外の部分を覆うレジストマスクを形成する。こ
の時、電極膜９からはみ出して強誘電体膜１０形成予定
領域１０ａの開口部を形成することが重要である。これ
により、後で形成される強誘電体膜１０により強誘電体
キャパシタ電極９ａ、９ｂが確実に絶縁されることにな
る。
極膜９の中央部に図１（ａ）に示す強誘電体膜１０形成
予定領域１０ａをエッチングにより除去する。この場
合、リソグラフィーにより強誘電体膜１０形成予定領域
１０ａ以外の部分を覆うレジストマスクを形成する。こ
の時、電極膜９からはみ出して強誘電体膜１０形成予定
領域１０ａの開口部を形成することが重要である。これ
により、後で形成される強誘電体膜１０により強誘電体
キャパシタ電極９ａ、９ｂが確実に絶縁されることにな
る。
【００３７】次いで、図４（ｂ）に示すように、強誘電
体膜１０形成予定領域１０ａを含む全体に強誘電体膜１
０を例えば膜質が均一になるスピン塗布法により堆積
し、ＣＭＰ法により開口部１０ａにのみ残し、全体に絶
縁膜１１を堆積し、ＣＭＰ法により絶縁膜１１の表面を
平坦に形成する。このようにして強誘電体キャパシタＣ
ｆが形成される。
体膜１０形成予定領域１０ａを含む全体に強誘電体膜１
０を例えば膜質が均一になるスピン塗布法により堆積
し、ＣＭＰ法により開口部１０ａにのみ残し、全体に絶
縁膜１１を堆積し、ＣＭＰ法により絶縁膜１１の表面を
平坦に形成する。このようにして強誘電体キャパシタＣ
ｆが形成される。
【００３８】次いで、図４（ｃ）に示すように、絶縁膜
１１と共に先に形成した絶縁膜１４iをエッチング除去
して開口部１４ａの底にコンタクトプラグ８の表面を露
出させ、その後、摂氏６００度から７００度程度の酸素
アニールを施し、強誘電体膜１０におけるこれまでの加
工ダメージを十分回復させる。ここで、絶縁膜１１及び
１４iが同じ絶縁材で形成されていれば、エッチングを
一つの工程で行うことができる。
１１と共に先に形成した絶縁膜１４iをエッチング除去
して開口部１４ａの底にコンタクトプラグ８の表面を露
出させ、その後、摂氏６００度から７００度程度の酸素
アニールを施し、強誘電体膜１０におけるこれまでの加
工ダメージを十分回復させる。ここで、絶縁膜１１及び
１４iが同じ絶縁材で形成されていれば、エッチングを
一つの工程で行うことができる。
【００３９】次いで、図５（ａ）に示すように、全面に
金属配線１４を堆積し、絶縁膜１１と同じ面になるよう
にＣＭＰ法により平坦化する。この時、リフローの熱処
理を加えても良い。このようにして、開口部１４ａにの
み金属配線１４を残し、強誘電体キャパシタＣｆの左右
の電極９ａ、９ｂとの接続、コンタクトプラグ８との接
続が同時に達成される。
金属配線１４を堆積し、絶縁膜１１と同じ面になるよう
にＣＭＰ法により平坦化する。この時、リフローの熱処
理を加えても良い。このようにして、開口部１４ａにの
み金属配線１４を残し、強誘電体キャパシタＣｆの左右
の電極９ａ、９ｂとの接続、コンタクトプラグ８との接
続が同時に達成される。
【００４０】最後に、全面に絶縁膜１３を堆積し、ＣＭ
Ｐ法により平坦化し、その上にビット線ＢＬを形成す
る。この後は図示しないが、通常のパッシベーション膜
を全面に形成して製造工程を終了する。以上の工程を経
ることで、横型強誘電体キャパシタＣｆを有する微細な
chain-ＦＲＡＭが完成する。
Ｐ法により平坦化し、その上にビット線ＢＬを形成す
る。この後は図示しないが、通常のパッシベーション膜
を全面に形成して製造工程を終了する。以上の工程を経
ることで、横型強誘電体キャパシタＣｆを有する微細な
chain-ＦＲＡＭが完成する。
【００４１】以上説明した第一の実施の形態では、図４
（ｃ）において、コンタクトプラグ８が露出した状態
で、強誘電体膜１０のダメージ回復のための高温のアニ
ールを施したが、この時露出されたコンタクトプラグ８
表面が酸化しやすく、その後に形成される金属配線１４
との接続不良が生じる可能性がある。
（ｃ）において、コンタクトプラグ８が露出した状態
で、強誘電体膜１０のダメージ回復のための高温のアニ
ールを施したが、この時露出されたコンタクトプラグ８
表面が酸化しやすく、その後に形成される金属配線１４
との接続不良が生じる可能性がある。
【００４２】従って、更に安定なプロセス、構造の確保
が望まれる。そのため、例えばコンタクトプラグ８の表
面が露出される以前に高温のアニールを行うことができ
るように、コンタクトプラグ８上に酸化拡散バリア膜を
あらかじめ配置しておくことが望ましい。以下、図６及
び図７を参照してこの考えに基づいた第二の実施の形態
の構造及び製造プロセスを説明する。
が望まれる。そのため、例えばコンタクトプラグ８の表
面が露出される以前に高温のアニールを行うことができ
るように、コンタクトプラグ８上に酸化拡散バリア膜を
あらかじめ配置しておくことが望ましい。以下、図６及
び図７を参照してこの考えに基づいた第二の実施の形態
の構造及び製造プロセスを説明する。
【００４３】この第二の実施の形態と第一の実施の形態
との違いは、上述の酸化拡散バリア膜として図６
（ｂ）、（ｃ）に示すように、層間絶縁膜２２と強誘電
体キャパシタＣｆとの間に窒化膜６、酸化膜７の積層膜
が配置されていることである。この酸化拡散バリア膜
６，７により、コンタクトプラグ８の酸化、強誘電体膜
キャパシタＣｆ形成時の不純物のトランジスタ領域４へ
の拡散が完全に抑えられる。たとえば、窒化膜６、酸化
膜７それぞれ１５０ｎｍの場合、摂氏７００度の炉の熱
処理に対しても十分なバリア性が確保できる事を確認し
ている。なお、酸化拡散バリア膜６，７として十分な窒
素を含んだオキシナイトライド膜を用いてもよい。図６
において、その他の構造はすべて図１の実施の形態と同
じであるので同じ参照符号を付してこれ以上の説明は省
略する。
との違いは、上述の酸化拡散バリア膜として図６
（ｂ）、（ｃ）に示すように、層間絶縁膜２２と強誘電
体キャパシタＣｆとの間に窒化膜６、酸化膜７の積層膜
が配置されていることである。この酸化拡散バリア膜
６，７により、コンタクトプラグ８の酸化、強誘電体膜
キャパシタＣｆ形成時の不純物のトランジスタ領域４へ
の拡散が完全に抑えられる。たとえば、窒化膜６、酸化
膜７それぞれ１５０ｎｍの場合、摂氏７００度の炉の熱
処理に対しても十分なバリア性が確保できる事を確認し
ている。なお、酸化拡散バリア膜６，７として十分な窒
素を含んだオキシナイトライド膜を用いてもよい。図６
において、その他の構造はすべて図１の実施の形態と同
じであるので同じ参照符号を付してこれ以上の説明は省
略する。
【００４４】以下、図７を参照して図６の実施の形態の
製造プロセスを説明するが、説明の重複、煩雑化を避け
るために図１の第一の実施の形態と異なる製造工程のみ
説明する。
製造プロセスを説明するが、説明の重複、煩雑化を避け
るために図１の第一の実施の形態と異なる製造工程のみ
説明する。
【００４５】第二の実施の形態では、図７（ａ）に示す
ように、層間絶縁膜２２内にコンタクトプラグ８を埋め
込み形成したあと、まず全面に窒化膜６を形成し、次い
で酸化膜７を例えばそれぞれ１５０ｎｍの厚さに形成す
る。
ように、層間絶縁膜２２内にコンタクトプラグ８を埋め
込み形成したあと、まず全面に窒化膜６を形成し、次い
で酸化膜７を例えばそれぞれ１５０ｎｍの厚さに形成す
る。
【００４６】その後、この酸化膜７の上に絶縁膜１４i
を図３（ａ）と同様に形成し、以下図４（ｃ）に示す工
程まで同様にして製造プロセスが進行する。但し、図４
（ｃ）と同様に、絶縁膜１１と１４iとがエッチングで
除去された状態でエッチングを一時停止させる。
を図３（ａ）と同様に形成し、以下図４（ｃ）に示す工
程まで同様にして製造プロセスが進行する。但し、図４
（ｃ）と同様に、絶縁膜１１と１４iとがエッチングで
除去された状態でエッチングを一時停止させる。
【００４７】この状態を図７（ｂ）に示す。即ち、エッ
チングにより絶縁膜１１と１４iとが除去されて酸化膜
７が露出したところでエッチングが停止される。その
後、摂氏６００度から７００度程度の酸素アニールを施
し、強誘電体膜１０におけるこれまでの加工ダメージを
十分回復させる。
チングにより絶縁膜１１と１４iとが除去されて酸化膜
７が露出したところでエッチングが停止される。その
後、摂氏６００度から７００度程度の酸素アニールを施
し、強誘電体膜１０におけるこれまでの加工ダメージを
十分回復させる。
【００４８】このようにして、高温アニールにより強誘
電体キャパシタＣｆの加工ダメージの回復工程の後、図
７（ｃ）に示すように、コンタクトプラグ８上の酸化拡
散バリア膜６，７を除去し、コンタクトプラグ８を露出
させる。その後、図５（ ａ）、（ｂ）に示すように、
金属配線１４の形成、絶縁膜１３を介してビット線ＢＬ
の形成というプロセスをとる。
電体キャパシタＣｆの加工ダメージの回復工程の後、図
７（ｃ）に示すように、コンタクトプラグ８上の酸化拡
散バリア膜６，７を除去し、コンタクトプラグ８を露出
させる。その後、図５（ ａ）、（ｂ）に示すように、
金属配線１４の形成、絶縁膜１３を介してビット線ＢＬ
の形成というプロセスをとる。
【００４９】このように、第二の実施の形態では、コン
タクトプラグ８表面が金属配線１４形成の直前までずっ
と酸化拡散バリア膜６，７で守られているので、十分高
温な酸素雰囲気での強誘電体キャパシタＣｆの回復アニ
ールを施し、特性を良好な物にすることができる。
タクトプラグ８表面が金属配線１４形成の直前までずっ
と酸化拡散バリア膜６，７で守られているので、十分高
温な酸素雰囲気での強誘電体キャパシタＣｆの回復アニ
ールを施し、特性を良好な物にすることができる。
【００５０】図８は本発明の第３の実施の形態の構造を
示す図である。図６に示した第２の実施の形態との差
は、コンタクトプラグ８と接続される金属配線１４は上
部の方が広く、コンタクトプラグ８との接続部では殆ど
コンタクトプラグ８と同等の断面積になるように細くな
ってテーパ形状となっている点である。
示す図である。図６に示した第２の実施の形態との差
は、コンタクトプラグ８と接続される金属配線１４は上
部の方が広く、コンタクトプラグ８との接続部では殆ど
コンタクトプラグ８と同等の断面積になるように細くな
ってテーパ形状となっている点である。
【００５１】以下、図９乃至図１１を参照してこのテー
パ形状の金属配線１４を形成する方法を説明する。図９
（ａ）の工程は図７（ａ）と同じである。図９（ｂ）の
工程はバリア膜６，７が有ることを除けば図（ｂ）の工
程に対応するが、異なるところは図９（ｂ）ではコンタ
クトプラグ８とほぼ同じ太さの絶縁膜マスク１４iが形
成されることである。
パ形状の金属配線１４を形成する方法を説明する。図９
（ａ）の工程は図７（ａ）と同じである。図９（ｂ）の
工程はバリア膜６，７が有ることを除けば図（ｂ）の工
程に対応するが、異なるところは図９（ｂ）ではコンタ
クトプラグ８とほぼ同じ太さの絶縁膜マスク１４iが形
成されることである。
【００５２】次いで、図３（ｃ）の工程と同様の図９
（ｃ）の工程により、絶縁膜マスク１４iを含む全体に
電極膜、たとえばＰｔをスパッタ法により堆積し、熱処
理を施した後、ＣＭＰ法により平坦化して絶縁膜１４i
の間に夫々電極膜９を形成する。なお、電極膜９として
用いられる材質により悪影響を受けないように、前記絶
縁膜１４iの上部にストッパ膜を形成してからＰｔなど
を堆積してもよい。
（ｃ）の工程により、絶縁膜マスク１４iを含む全体に
電極膜、たとえばＰｔをスパッタ法により堆積し、熱処
理を施した後、ＣＭＰ法により平坦化して絶縁膜１４i
の間に夫々電極膜９を形成する。なお、電極膜９として
用いられる材質により悪影響を受けないように、前記絶
縁膜１４iの上部にストッパ膜を形成してからＰｔなど
を堆積してもよい。
【００５３】次いで、図１０（ａ）に示すように、前記
電極膜９の中央部に強誘電体膜１０形成予定領域１０ａ
をエッチングにより形成する。この場合、リソグラフィ
ーにより強誘電体膜１０形成予定領域１０ａ以外の部分
を覆うレジストマスクを形成する。この時、電極膜９か
らはみ出して強誘電体膜１０形成予定領域１０ａの開口
部を形成することが重要である。これにより、後で形成
される強誘電体膜１０により強誘電体キャパシタ電極９
ａ、９ｂが確実に絶縁されることになる。
電極膜９の中央部に強誘電体膜１０形成予定領域１０ａ
をエッチングにより形成する。この場合、リソグラフィ
ーにより強誘電体膜１０形成予定領域１０ａ以外の部分
を覆うレジストマスクを形成する。この時、電極膜９か
らはみ出して強誘電体膜１０形成予定領域１０ａの開口
部を形成することが重要である。これにより、後で形成
される強誘電体膜１０により強誘電体キャパシタ電極９
ａ、９ｂが確実に絶縁されることになる。
【００５４】次いで、図１０（ｂ）に示すように、強誘
電体膜１０形成予定領域１０ａを含む全体に強誘電体膜
１０を堆積し、ＣＭＰ法により開口部１０ａにのみ残
し、全体に絶縁膜１１を堆積し、ＣＭＰ法により絶縁膜
１１の表面を平坦に形成する。このようにして電極９
ａ、９ｂに挟まれた強誘電体膜１０を有する強誘電体キ
ャパシタＣｆが形成される。
電体膜１０形成予定領域１０ａを含む全体に強誘電体膜
１０を堆積し、ＣＭＰ法により開口部１０ａにのみ残
し、全体に絶縁膜１１を堆積し、ＣＭＰ法により絶縁膜
１１の表面を平坦に形成する。このようにして電極９
ａ、９ｂに挟まれた強誘電体膜１０を有する強誘電体キ
ャパシタＣｆが形成される。
【００５５】次いで、図４１０（ｃ）に示すように、絶
縁膜１１と共に先に形成した絶縁膜１４iをエッチング
除去してすり鉢状に形成されたテーパ部を有する開口部
１４ａを形成する。このようにして形成されたすり鉢状
の開口部１４ａの底に窒化膜の表面を露出させ、その
後、摂氏６００度から７００度程度の酸素アニールを施
し、強誘電体膜１０におけるこれまでの加工ダメージを
十分回復させる。ここで、絶縁膜１１及び１４iが同じ
絶縁材で形成されていれば、エッチングを一つの工程で
行うことができる。
縁膜１１と共に先に形成した絶縁膜１４iをエッチング
除去してすり鉢状に形成されたテーパ部を有する開口部
１４ａを形成する。このようにして形成されたすり鉢状
の開口部１４ａの底に窒化膜の表面を露出させ、その
後、摂氏６００度から７００度程度の酸素アニールを施
し、強誘電体膜１０におけるこれまでの加工ダメージを
十分回復させる。ここで、絶縁膜１１及び１４iが同じ
絶縁材で形成されていれば、エッチングを一つの工程で
行うことができる。
【００５６】次いで、図１１（ａ）に示すように、窒化
膜７、酸化膜６でなる酸化拡散バリア膜をエッチング除
去し、コンタクトプラグ８表面を露出させ、図１１
（ｂ）に示すように全面に金属配線１４を堆積し、絶縁
膜１１と同じ面になるようにＣＭＰ法により平坦化す
る。この時、リフローの熱処理を加えても良い。このよ
うにして、開口部１４ａにのみ金属配線１４を残し、強
誘電体キャパシタＣｆの左右の電極９ａ、９ｂとの接
続、コンタクトプラグ８との接続が同時に達成される。
膜７、酸化膜６でなる酸化拡散バリア膜をエッチング除
去し、コンタクトプラグ８表面を露出させ、図１１
（ｂ）に示すように全面に金属配線１４を堆積し、絶縁
膜１１と同じ面になるようにＣＭＰ法により平坦化す
る。この時、リフローの熱処理を加えても良い。このよ
うにして、開口部１４ａにのみ金属配線１４を残し、強
誘電体キャパシタＣｆの左右の電極９ａ、９ｂとの接
続、コンタクトプラグ８との接続が同時に達成される。
【００５７】最後に、図１１（ｃ）に示すように、全面
に絶縁膜１３を堆積し、ＣＭＰ法により平坦化し、その
上にビット線ＢＬを形成する。この後は図示しないが、
通常のパッシベーション膜を全面に形成して製造工程を
終了する。
に絶縁膜１３を堆積し、ＣＭＰ法により平坦化し、その
上にビット線ＢＬを形成する。この後は図示しないが、
通常のパッシベーション膜を全面に形成して製造工程を
終了する。
【００５８】以上の工程を経ることで、横型強誘電体キ
ャパシタＣｆを有する微細なchain-ＦＲＡＭが完成す
る。
ャパシタＣｆを有する微細なchain-ＦＲＡＭが完成す
る。
【００５９】この第三の実施の形態では、バリア膜６，
７のエッチング時に開口部１４ａの側面において強誘電
体キャパシタＣｆのＰｔの電極９ａ、９ｂの上部が削ら
れる場合があるが、この際の強誘電体キャパシタＣｆに
入るダメージは、酸化拡散バリア膜６、７の直前でエッ
チングをストップし、その後の高温アニールにより回復
が可能である。
７のエッチング時に開口部１４ａの側面において強誘電
体キャパシタＣｆのＰｔの電極９ａ、９ｂの上部が削ら
れる場合があるが、この際の強誘電体キャパシタＣｆに
入るダメージは、酸化拡散バリア膜６、７の直前でエッ
チングをストップし、その後の高温アニールにより回復
が可能である。
【００６０】図１２の実施の形態は、図１２（ａ）に示
すように強誘電体膜１０が左右の電極９ａ、９ｂに対し
て、オンラインではなく積極的にはみ出したオフセット
構造を有している構造を有する。このようにすると、左
右の電極９ａ、９ｂが短絡しないようにし、製造歩留ま
りを改善することができる。この場合は、強誘電体膜１
０が左右の電極９ａ、９ｂに対して少なくとも同一面、
望ましくはその両側の方向にはみ出した形状をしている
必要がある。その他の構造は図８に示す実施の形態と同
じであり、同一参照符号を付して説明を省略する。
すように強誘電体膜１０が左右の電極９ａ、９ｂに対し
て、オンラインではなく積極的にはみ出したオフセット
構造を有している構造を有する。このようにすると、左
右の電極９ａ、９ｂが短絡しないようにし、製造歩留ま
りを改善することができる。この場合は、強誘電体膜１
０が左右の電極９ａ、９ｂに対して少なくとも同一面、
望ましくはその両側の方向にはみ出した形状をしている
必要がある。その他の構造は図８に示す実施の形態と同
じであり、同一参照符号を付して説明を省略する。
【００６１】図１３の実施の形態は、強誘電体キャパシ
タＣｆの電極９ａ、９ｂを窒化膜７の平面で結晶化させ
た時の実施の形態例である。
タＣｆの電極９ａ、９ｂを窒化膜７の平面で結晶化させ
た時の実施の形態例である。
【００６２】図１３（ａ）の工程は、図７、図９の実施
の形態の工程に対応するが、異なる点は絶縁膜１４iの
代わりに、まず、コンタクトバリア膜６、７を形成した
後、図１３（ｂ）に示すように、キャパシタ電極膜９を
スパッタ法あるいは塗布法で形成することである。
の形態の工程に対応するが、異なる点は絶縁膜１４iの
代わりに、まず、コンタクトバリア膜６、７を形成した
後、図１３（ｂ）に示すように、キャパシタ電極膜９を
スパッタ法あるいは塗布法で形成することである。
【００６３】次いで、図１３(ｃ)に示すように、強誘電
体膜１０の形成予定領域の前記キャパシタ電極膜９をエ
ッチング除去して開口部１０ａを形成する。
体膜１０の形成予定領域の前記キャパシタ電極膜９をエ
ッチング除去して開口部１０ａを形成する。
【００６４】次いで、図１４(ａ)に示すように、強誘電
体膜１０を開口部１０ａにのみ埋め込み、絶縁膜１１を
堆積し、続いて、図１４(ｂ)に示すように、コンタクト
プラグ８上のキャパシタ電極膜９、絶縁膜１１をエッチ
ング除去する。この場合も酸化拡散バリア膜６，７のと
ころでエッチングを一旦ストップさせる。
体膜１０を開口部１０ａにのみ埋め込み、絶縁膜１１を
堆積し、続いて、図１４(ｂ)に示すように、コンタクト
プラグ８上のキャパシタ電極膜９、絶縁膜１１をエッチ
ング除去する。この場合も酸化拡散バリア膜６，７のと
ころでエッチングを一旦ストップさせる。
【００６５】この後、加工ダメージ回復のアニールを、
たとえば摂氏７００度で１時間程度行う。その後、バリ
ア膜６，７を全面エッチバックし、コンタクトプラグ８
を露出させた後、金属配線１４を埋め込んで図１４
（ｃ）のような構造とする。金属配線１４には、Ｔｉま
たはＮｂをライナー材としたＡｌ、又はＣｕを主成分と
する膜を用いることが望ましい。この後は図８の実施の
形態と同じである。
たとえば摂氏７００度で１時間程度行う。その後、バリ
ア膜６，７を全面エッチバックし、コンタクトプラグ８
を露出させた後、金属配線１４を埋め込んで図１４
（ｃ）のような構造とする。金属配線１４には、Ｔｉま
たはＮｂをライナー材としたＡｌ、又はＣｕを主成分と
する膜を用いることが望ましい。この後は図８の実施の
形態と同じである。
【００６６】図１５の実施の形態は、図６の実施の形態
を殆ど同じ構造であるが、違いは、図１５（ａ）、
（ｂ）に示すように、強誘電体膜１０の側部に１５ａ,
１５ｂからなる導電性酸化物が存在することである。こ
れらの導電性酸化物としては、Ｉｒ０２,Ｒｕ０２,ＳＲ
Ｏなどである。製造に際しては、例えば、まず電極９を
形成し、その中央部に開口を形成して強誘電体キャパシ
タＣｆの両電極９ａ，９ｂを形成し、この開口を含む全
面に導電性酸化物を堆積し、ＣＭＰ法およびＲＩＥ法に
より更にその中央に開口を形成し、この開口の両側に導
電性酸化物の側壁１５ａ、１５ｂを残すように形成し、
この開口内に強誘電体膜１０を埋め込み形成すればよ
い。他の構造は図６の実施の形態と同じである。
を殆ど同じ構造であるが、違いは、図１５（ａ）、
（ｂ）に示すように、強誘電体膜１０の側部に１５ａ,
１５ｂからなる導電性酸化物が存在することである。こ
れらの導電性酸化物としては、Ｉｒ０２,Ｒｕ０２,ＳＲ
Ｏなどである。製造に際しては、例えば、まず電極９を
形成し、その中央部に開口を形成して強誘電体キャパシ
タＣｆの両電極９ａ，９ｂを形成し、この開口を含む全
面に導電性酸化物を堆積し、ＣＭＰ法およびＲＩＥ法に
より更にその中央に開口を形成し、この開口の両側に導
電性酸化物の側壁１５ａ、１５ｂを残すように形成し、
この開口内に強誘電体膜１０を埋め込み形成すればよ
い。他の構造は図６の実施の形態と同じである。
【００６７】このように強誘電体膜１０の側部に１５
ａ,１５ｂからなる導電性酸化物が存在するように構成
すると、強誘電体キャパシタＣｆの疲労特性、即ち許容
データ書き換え回数が大幅に増加し、長期使用によるデ
ータ記憶特性に変化がなく、信頼性の高いＦＲＡＭを提
供できる。
ａ,１５ｂからなる導電性酸化物が存在するように構成
すると、強誘電体キャパシタＣｆの疲労特性、即ち許容
データ書き換え回数が大幅に増加し、長期使用によるデ
ータ記憶特性に変化がなく、信頼性の高いＦＲＡＭを提
供できる。
【００６８】図１６、図１７は更に他の実施の形態の製
造プロセスを示す図である。図１６（ａ）は図１３
（ａ）と同じ工程を示す。続いて、図１６（ｂ）に示す
ように、強誘電体膜１０形成予定領域にダミー膜１０ｄ
を残すようにエッチングし、図１６(ｃ)に示すように、
その後Ｐｔ電極９の堆積とＣＭＰ工程を経て、Ｐｔ電極
加工を終了する。
造プロセスを示す図である。図１６（ａ）は図１３
（ａ）と同じ工程を示す。続いて、図１６（ｂ）に示す
ように、強誘電体膜１０形成予定領域にダミー膜１０ｄ
を残すようにエッチングし、図１６(ｃ)に示すように、
その後Ｐｔ電極９の堆積とＣＭＰ工程を経て、Ｐｔ電極
加工を終了する。
【００６９】次いで、図１７に示すように、ダミー膜１
０ｄを強誘電体膜１０で置き換える。そのため、ダミー
膜１０ｄをエッチング除去し、できた開口部に強誘電体
膜１０を埋め込み、必要に応じてＣＭＰにより平坦化す
る。この工程は図１４（ａ）に示す工程に対応し、以後
の工程は図１４（ｂ）、（ｃ）と同じである。
０ｄを強誘電体膜１０で置き換える。そのため、ダミー
膜１０ｄをエッチング除去し、できた開口部に強誘電体
膜１０を埋め込み、必要に応じてＣＭＰにより平坦化す
る。この工程は図１４（ａ）に示す工程に対応し、以後
の工程は図１４（ｂ）、（ｃ）と同じである。
【００７０】この方法では、電極９の形成材のＰｔをエ
ッチングして強誘電体膜１０用の開口部１０ａを形成す
る方法に比ベ開口部１０ａの形成にＰｔエッチングの量
或いは時間を少なくできるので、Ｐｔエッチング時の強
誘電体キャパシタＣｆに対する加工ダメージを少なくす
ることができる。
ッチングして強誘電体膜１０用の開口部１０ａを形成す
る方法に比ベ開口部１０ａの形成にＰｔエッチングの量
或いは時間を少なくできるので、Ｐｔエッチング時の強
誘電体キャパシタＣｆに対する加工ダメージを少なくす
ることができる。
【００７１】また、Ｐｔを垂直にエッチングすることは
極めて困難であり、開口部１０ａの底に必要な面積を確
保するには側壁にテーパを付けて開口部１０ａの上部面
積を大きくせざるを得ないが、この加工が容易なダミー
膜１０ｄを用いると垂直に側壁を形成でき、テーパが付
かないため、パターン変換差がなくなり、より小さく微
細なセルができることになる。
極めて困難であり、開口部１０ａの底に必要な面積を確
保するには側壁にテーパを付けて開口部１０ａの上部面
積を大きくせざるを得ないが、この加工が容易なダミー
膜１０ｄを用いると垂直に側壁を形成でき、テーパが付
かないため、パターン変換差がなくなり、より小さく微
細なセルができることになる。
【００７２】図１７の工程の次に、図１４（ａ）の工程
では直接に絶縁膜１１を堆積しているが、この絶縁膜１
１の形成前に図１８に示すように、バリア膜６，７と同
じ構造の複合バリア膜１６を形成しておくことにより、
図１４（ｂ）に相当する工程においてコンタクトプラグ
８に至るバリア膜６，７のエッチングを行う際の電極９
の膜減り量を軽減することができる。
では直接に絶縁膜１１を堆積しているが、この絶縁膜１
１の形成前に図１８に示すように、バリア膜６，７と同
じ構造の複合バリア膜１６を形成しておくことにより、
図１４（ｂ）に相当する工程においてコンタクトプラグ
８に至るバリア膜６，７のエッチングを行う際の電極９
の膜減り量を軽減することができる。
【００７３】特にこの複合バリア膜１６を用いる実施の
形態では、コンタクトプラグ８を除いて強誘電体キャパ
シタＣｆの上下面が拡散バリア膜で覆われるので、強誘
電体膜１０の堆積時のダメージがいわゆるリカバリーア
ニール工程で回復できるとともに、その後の水素雰囲気
中のアニール工程におけるダメージに耐性ができ、キャ
パシタ特性が大きく改善される。
形態では、コンタクトプラグ８を除いて強誘電体キャパ
シタＣｆの上下面が拡散バリア膜で覆われるので、強誘
電体膜１０の堆積時のダメージがいわゆるリカバリーア
ニール工程で回復できるとともに、その後の水素雰囲気
中のアニール工程におけるダメージに耐性ができ、キャ
パシタ特性が大きく改善される。
【００７４】なお、上述の各実施の形態において、トラ
ンジスタの拡散層４の構成として、いわゆるＬＤＤ型の
構造としてもよい。また、シリサイド層がゲート３及び
ソース/ドレインとなる拡散層４上に形成されていても
問題無い。シリサイドを使用する場合には、耐熱性、耐
酸化性の問題からも、拡散バリア膜６，７を使用するこ
とが特に望ましい。また、多結晶シリコンでコンタクト
プラグ８を形成する際には、十分に低いコンタクト抵抗
を得られるよう不純物濃度に配慮することが必要であ
る。
ンジスタの拡散層４の構成として、いわゆるＬＤＤ型の
構造としてもよい。また、シリサイド層がゲート３及び
ソース/ドレインとなる拡散層４上に形成されていても
問題無い。シリサイドを使用する場合には、耐熱性、耐
酸化性の問題からも、拡散バリア膜６，７を使用するこ
とが特に望ましい。また、多結晶シリコンでコンタクト
プラグ８を形成する際には、十分に低いコンタクト抵抗
を得られるよう不純物濃度に配慮することが必要であ
る。
【００７５】その他、本来の趣旨を逸脱しない範囲で種
々変形してこれを用いることができる。
々変形してこれを用いることができる。
【００７６】
【発明の効果】以上詳述したようにこの発明によれば、
強誘電体キャパシタの構造を従来の縦形ではなく、横形
としたので、従来別工程で形成していた上部と下部の電
極に相当する２個の対向電極の形成を同時に行うことが
可能で、工程数が削減できる。また、ＣＯＰ構造ではな
くＣＯＴ(Capacitor Over Transistor)構造であるか
ら、構造的に究極サイズである４F２まで微細化が可能
であり、強誘電体キャパシタにおいて、良好な特性を示
すとともに微細化が可能になる。
強誘電体キャパシタの構造を従来の縦形ではなく、横形
としたので、従来別工程で形成していた上部と下部の電
極に相当する２個の対向電極の形成を同時に行うことが
可能で、工程数が削減できる。また、ＣＯＰ構造ではな
くＣＯＴ(Capacitor Over Transistor)構造であるか
ら、構造的に究極サイズである４F２まで微細化が可能
であり、強誘電体キャパシタにおいて、良好な特性を示
すとともに微細化が可能になる。
【００７７】また、特に、コンタクトプラグを露出させ
るコンタクト開口まではウエハ全面が例えばＳｉＮ膜
(酸化膜/窒化膜積層構造)の絶縁性の酸化拡散バリア膜
で覆う場合は、従来のような特に熱工程においてプロセ
スマージンの狭い導電性バリア膜を用いないためプロセ
ス設計のマージンが大きい。従って、強誘電体キャパシ
タの形成、加工時、および絶縁膜形成時に入るダメージ
の回復に十分なアニール即ち熱工程をかけることができ
る。従って、強誘電体キャパシタの形成、加工時、絶縁
膜形成時に入るダメージの回復に十分なアニールのため
の熱工程をかけることができる。従って、強誘電体キャ
パシタの良好な特性が保証される。例えば、摂氏７００
度程度のバリア性が確認されているので、高温成膜が良
好な特性取得のため不可欠なＳＢＴにも本発明は適用可
能である。
るコンタクト開口まではウエハ全面が例えばＳｉＮ膜
(酸化膜/窒化膜積層構造)の絶縁性の酸化拡散バリア膜
で覆う場合は、従来のような特に熱工程においてプロセ
スマージンの狭い導電性バリア膜を用いないためプロセ
ス設計のマージンが大きい。従って、強誘電体キャパシ
タの形成、加工時、および絶縁膜形成時に入るダメージ
の回復に十分なアニール即ち熱工程をかけることができ
る。従って、強誘電体キャパシタの形成、加工時、絶縁
膜形成時に入るダメージの回復に十分なアニールのため
の熱工程をかけることができる。従って、強誘電体キャ
パシタの良好な特性が保証される。例えば、摂氏７００
度程度のバリア性が確認されているので、高温成膜が良
好な特性取得のため不可欠なＳＢＴにも本発明は適用可
能である。
【００７８】製造方法の発明に関しては、コンタクトプ
ラグとの接続にあたり、メモリセルとメモリセル以外の
領域の膜の構成をそろえることができ、プロセスが簡単
になる。また、対向する２個の強誘電体キャパシタ電極
が同時に形成可能であり、電極材にＰｔを用いる場合
も、このＰｔをエッチング加工する時間を短くすること
が可能となり、強誘電体キャパシタに入る加工ダメージ
を低減できる。
ラグとの接続にあたり、メモリセルとメモリセル以外の
領域の膜の構成をそろえることができ、プロセスが簡単
になる。また、対向する２個の強誘電体キャパシタ電極
が同時に形成可能であり、電極材にＰｔを用いる場合
も、このＰｔをエッチング加工する時間を短くすること
が可能となり、強誘電体キャパシタに入る加工ダメージ
を低減できる。
【図１】本発明の強誘電体メモリの第１の実施の形態を
示す上面図及び断面図。
示す上面図及び断面図。
【図２】図１の強誘電体メモリの製造方法を説明するた
めの工程図。
めの工程図。
【図３】図１の強誘電体メモリの製造方法を説明するた
めの工程図。
めの工程図。
【図４】図１の強誘電体メモリの製造方法を説明するた
めの工程図。
めの工程図。
【図５】図１の強誘電体メモリの製造方法を説明するた
めの工程図。
めの工程図。
【図６】本発明の強誘電体メモリの第２の実施の形態を
示す上面図及び断面図。
示す上面図及び断面図。
【図７】図６の強誘電体メモリの製造方法を説明するた
めの工程図。
めの工程図。
【図８】本発明の強誘電体メモリの第３の実施の形態を
示す上面図及び断面図。
示す上面図及び断面図。
【図９】図８の強誘電体メモリの製造方法を説明するた
めの工程図。
めの工程図。
【図１０】図８の強誘電体メモリの製造方法を説明する
ための工程図。
ための工程図。
【図１１】図８の強誘電体メモリの製造方法を説明する
ための工程図。
ための工程図。
【図１２】本発明の強誘電体メモリの第４の実施の形態
を示す上面図及び断面図。
を示す上面図及び断面図。
【図１３】図１２に示す第４の実施の形態の他の製造方
法を説明する断面図。
法を説明する断面図。
【図１４】図１２に示す第４の実施の形態の他の製造方
法を説明する断面図。
法を説明する断面図。
【図１５】本発明の強誘電体メモリの第５の実施の形態
を示す上面図及び断面図。
を示す上面図及び断面図。
【図１６】図６又は図１２に示す実施の形態の他の製造
方法を説明する断面図。
方法を説明する断面図。
【図１７】図６又は図１２に示す実施の形態の他の製造
方法を説明する断面図。
方法を説明する断面図。
【図１８】本発明の強誘電体メモリの第６の実施の形態
を示す断面図。
を示す断面図。
【図１９】従来の強誘電体メモリの断面構造の種々の例
を示す図。
を示す図。
【図２０】従来のchain-ＦＲＡＭの回路構成を示す図。
１…素子領域 ２…素子分離領域 ３…ゲート電極 ４…拡散層 ５…第２の絶縁膜 ６…窒化膜 ７…第３の絶縁膜 ８…コンタクトプラグ ９ａ,９ｂ…強誘電体キャパシタ電極 １０…強誘電体膜 １１…第４の絶縁膜 １２…金属配線(バリアメタル十金属) １３…絶縁膜(酸化膜) １４…ビット線(第２層配線) １５ａ,１５ｂ…導電性酸化膜
Claims (24)
- 【請求項１】 半導体基板上に形成されたＭＯＳトラン
ジスタと、 前記ＭＯＳトランジスタの上方にそのチャネル方向と強
誘電体キャパシタの両電極間を結ぶ線が平行になるよう
に横向きに配置された強誘電体キャパシタと、 前記ＭＯＳトランジスタのゲートおよびソース/ドレイ
ン領域に夫々接続されたコンタクトプラグと、 前記ソース／ドレイン領域に接続されたコンタクトプラ
グ上に夫々接続して形成され、前記強誘電体キャパシタ
の電極に接触する側面を有する金属配線と、を備えたこ
とを特徴とする強誘電体メモリ。 - 【請求項２】 半導体基板上に形成されたＭＯＳトラン
ジスタと、 前記ＭＯＳトランジスタを覆うように設けられた層間絶
縁膜と、 前記層間絶縁膜の表面上の前記ＭＯＳトランジスタの上
方の位置にそのチャネル方向と強誘電体キャパシタの両
電極間を結ぶ線が平行になるように横向きに配置された
強誘電体キャパシタと、 前記ＭＯＳトランジスタのゲートおよびソース/ドレイ
ン領域に一端が接続された状態で前記層間絶縁膜中に夫
々埋設され、他端が前記層間絶縁膜表面に露出されたコ
ンタクトプラグと、 前記ソース／ドレイン領域に接続されたコンタクトプラ
グ上に夫々接続して形成され、前記強誘電体キャパシタ
の電極に接触する側面を有する金属配線と、を備えたこ
とを特徴とする強誘電体メモリ。 - 【請求項３】 半導体基板の表面に順次形成された複数
の拡散領域と、この複数の拡散領域の互いに隣接する拡
散領域間の前記半導体基板表面にゲート絶縁膜を介して
夫々形成されたゲート電極とを有する複数のＭＯＳトラ
ンジスタと、 前記ＭＯＳトランジスタの上方に夫々横向きに配置され
た複数の強誘電体キャパシタと、 前記ＭＯＳトランジスタのゲートおよびソース/ドレイ
ン領域となる前記拡散領域に夫々接続されたコンタクト
プラグと、 前記コンタクトプラグ上に形成され、隣接する２個の強
誘電体キャパシタの電極間に接触して夫々設けられた複
数の金属配線とを備えたことを特徴とする強誘電体メモ
リ。 - 【請求項４】 半導体基板の表面に順次形成された複数
の拡散領域と、この複数の拡散領域の互いに隣接する拡
散領域間の前記半導体基板表面にゲート絶縁膜を介して
夫々形成されたゲート電極とを有する複数のＭＯＳトラ
ンジスタと、 前記複数のＭＯＳトランジスタを覆うように設けられそ
の表面が平滑化処理された層間絶縁膜と、 前記層間絶縁膜の表面上の前記ＭＯＳトランジスタの上
方の位置にチャネル長方向に沿って夫々横向きに配置さ
れた強誘電体キャパシタと、 前記ＭＯＳトランジスタのゲートおよびソース/ドレイ
ン領域となる前記拡散領域に一端が接続された状態で前
記層間絶縁膜中に夫々埋設され、他端が前記層間絶縁膜
表面に露出されたコンタクトプラグと、 前記ソース／ドレイン領域となる拡散領域に接続された
コンタクトプラグ上に夫々接続して形成され、隣接する
２個の強誘電体キャパシタの電極間に接触して夫々設け
られた複数の金属配線と、を備えたことを特徴とする強
誘電体メモリ。 - 【請求項５】 前記ＭＯＳトランジスタと強誘電体キャ
パシタの間に、バリア膜を有することを特徴とする請求
項１乃至４のいずれか１項に記載の強誘電体メモリ。 - 【請求項６】 前記バリア膜がシリコン窒化膜、シリコ
ンオキシナイトライド膜を含む単層又は積層膜であり、
前記キャパシタの電極とコンタクトプラグを接続するコ
ンタクト領域に接して前記バリア膜が形成されているこ
とを特徴とする請求項５記載の強誘電体メモリ。 - 【請求項７】 前記ＭＯＳトランジスタのソース/ドレ
イン領域に設けられたコンタクトプラグ上に設けた金属
配線を埋め込むコンタクトの径は開口部が大きく、コン
タクトプラグとの接続部ではこのコンタクトプラグと等
しいか小さいことを特徴とする請求項５記載の強誘電体
メモリ。 - 【請求項８】 上記横方向に配置された強誘電体キャパ
シタの電極は、Ｐｔ、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ
２、ＳＲＯによる単体膜、またはこれらの２種又はそれ
以上の積層膜から構成されることを特徴とする請求項５
記載の強誘電体メモリ。 - 【請求項９】 前記強誘電体キャパシタの強誘電体膜は
両側の電極よりもその少なくとも両端が突出した構造を
有していることを特徴とする請求項５記載の強誘電体メ
モリ。 - 【請求項１０】 前記金属配線はバリアメタルとＡｌ又
はＣｕを主成分とする配線からなることを特徴とする請
求項５記載の強誘電体メモリ。 - 【請求項１１】 前記バリアメタルがＴｉまたはＮｂの
窒化物を含むことを特徴とする請求項１０記載の強誘電
体メモリ。 - 【請求項１２】 前記コンタクトプラグの主成分がＷで
あることを特徴とする請求項１から１１のいずれか１項
に記載の強誘電体メモリ。 - 【請求項１３】 前記コンタクトプラグがシリコンまた
はシリサイドを主成分とし、またはそれらの積層体であ
ることを特徴とする請求項１から１１のいずれか１項に
記載の強誘電体メモリ。 - 【請求項１４】 半導体基板上に複数個のＭＯＳトラン
ジスタを形成する工程と、 前記各ＭＯＳトランジスタを覆う第１の絶縁膜を形成す
る工程と、 前記絶縁膜中のＭＯＳトランジスタのソース/ドレイン
及びゲートのコンタクト領域に接続されたコンタクトプ
ラグを形成する工程と、 前記第１の絶縁膜全面にバリア膜を形成する工程と、 前記バリア膜上の前記ＭＯＳトランジスタに対応する位
置に電極と強誘電体膜とが横方向に配置された強誘電体
キャパシタを形成する工程と、 この強誘電体キャパシタ形成時の加工ダメージを回復さ
せるアニールを施す工程と、 前記各コンタクトプラグ上部の前記バリア膜をエッチン
グ除去して前記コンタクトプラグを露出させる工程と、 前記露出したコンタクトプラグ上でかつ互いに隣接する
２個の強誘電体キャパシタの電極間に夫々金属配線を形
成して隣接の電極間及び前記ＭＯＳトランジスタのソー
スドレインの接続を同時に行う工程とを有することを特
徴とする強誘電体メモリの製造方法。 - 【請求項１５】 前記強誘電体キャパシタの形成に際し
て、前記バリア膜の上であって他のコンタクトプラグ形
成予定領域に第２の絶縁膜を形成する工程を備えたこと
を特徴とする請求項１４記載の強誘電体メモリの製造方
法。 - 【請求項１６】 前記強誘電体キャパシタの形成に際し
て、強誘電体膜形成予定領域にダミー膜を形成する工程
と、前記ダミー膜を強誘電体膜で置き換える工程を有す
ることを特徴とする請求項１４または請求項１５に記載
の強誘電体メモリの製造方法。 - 【請求項１７】 前記強誘電体キャパシタ電極の加工を
ＣＭＰ法で行うことを特徴とする請求項１４から１６の
いずれか１項に記載の強誘電体メモリの製造方法。 - 【請求項１８】 前記強誘電体膜の形成にスパッタ法を
用いることを特徴とする請求項１４記載の強誘電体メモ
リの製造方法。 - 【請求項１９】 前記強誘電体膜の形成に塗布法を用い
ることを特徴とする請求項１４記載の強誘電体メモリの
製造方法。 - 【請求項２０】 前記強誘電体キャパシタを形成する工
程は、導電性酸化膜を堆積する工程と、ＣＭＰ法もしく
はＲＩＥ法により両電極側部に前記導電性酸化膜を残す
工程と、前記導電性酸化膜の間に強誘電体膜を埋め込む
工程とを備えたことを特徴とする請求項１４に記載の強
誘電体メモリの製造方法。 - 【請求項２１】 前記バリア膜と同じ構造の膜を前記強
誘電体キャパシタ上部にあらかじめ形成しておき、全面
をエッチバックすることにより、前記バリア膜をエッチ
ングし前記コンタクトプラグ上端を露出する工程を含む
ことを特徴とする請求項１４に記載の強誘電体メモリの
製造方法。 - 【請求項２２】 前記強誘電体キャパシタの上方に酸化
拡散バリア膜を形成する工程を備えたことを特徴とする
請求項１４に記載の強誘電体メモリの製造方法。 - 【請求項２３】 前記酸化拡散バリア膜形成工程が、該
膜の膜質改善の為の熱処理工程を含むことを特徴とする
請求項２２に記載の強誘電体メモリの製造方法。 - 【請求項２４】 半導体基板上に複数個のＭＯＳトラン
ジスタを形成する工程と、 前記各ＭＯＳトランジスタを覆う第１の絶縁膜を形成す
る工程と、 前記絶縁膜中のＭＯＳトランジスタのソース/ドレイン
及びゲートのコンタクト領域に接続されたコンタクトプ
ラグを形成する工程と、 前記第１の絶縁膜上の前記ＭＯＳトランジスタに対応す
る位置に電極と強誘電体膜とが横方向に配置された強誘
電体キャパシタを形成する工程と、 この強誘電体キャパシタ形成時の加工ダメージを回復さ
せるアニールを施す工程と、 前記コンタクトプラグ上でかつ互いに隣接する２個の強
誘電体キャパシタの電極間に夫々金属配線を形成して隣
接の電極間及び前記ＭＯＳトランジスタのソースドレイ
ンの接続を同時に行う工程とを有することを特徴とする
強誘電体メモリの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087402A JP3828332B2 (ja) | 2000-03-27 | 2000-03-27 | 強誘電体メモリ |
| US09/816,478 US6504198B2 (en) | 2000-03-27 | 2001-03-26 | Horizontal type ferroelectric memory and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087402A JP3828332B2 (ja) | 2000-03-27 | 2000-03-27 | 強誘電体メモリ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001274351A true JP2001274351A (ja) | 2001-10-05 |
| JP2001274351A5 JP2001274351A5 (ja) | 2005-06-30 |
| JP3828332B2 JP3828332B2 (ja) | 2006-10-04 |
Family
ID=18603416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000087402A Expired - Fee Related JP3828332B2 (ja) | 2000-03-27 | 2000-03-27 | 強誘電体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6504198B2 (ja) |
| JP (1) | JP3828332B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10131627B4 (de) * | 2001-06-29 | 2006-08-10 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterspeichereinrichtung |
| US6780653B2 (en) * | 2002-06-06 | 2004-08-24 | Micron Technology, Inc. | Methods of forming magnetoresistive memory device assemblies |
| US6795329B2 (en) * | 2002-06-20 | 2004-09-21 | Infineon Technologies Aktiengesellschaft | Memory integrated circuit |
| US20040163233A1 (en) * | 2003-02-26 | 2004-08-26 | Stefan Gernhardt | Methods of forming electrical connections within ferroelectric devices |
| US7473596B2 (en) * | 2003-12-19 | 2009-01-06 | Micron Technology, Inc. | Methods of forming memory cells |
| JP2005322737A (ja) * | 2004-05-07 | 2005-11-17 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2006269764A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 強誘電体記憶装置および製造方法 |
| JP2006352005A (ja) * | 2005-06-20 | 2006-12-28 | Toshiba Corp | 強誘電体記憶装置およびその製造方法 |
| US7320934B2 (en) * | 2005-06-20 | 2008-01-22 | Infineon Technologies Ag | Method of forming a contact in a flash memory device |
| JP2008085178A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8803245B2 (en) | 2008-06-30 | 2014-08-12 | Mcafee, Inc. | Method of forming stacked trench contacts and structures formed thereby |
| JP2010080628A (ja) * | 2008-09-25 | 2010-04-08 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US10217794B2 (en) | 2017-05-24 | 2019-02-26 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with vertical capacitors and methods for producing the same |
| JP7173909B2 (ja) * | 2019-03-20 | 2022-11-16 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566045A (en) * | 1994-08-01 | 1996-10-15 | Texas Instruments, Inc. | High-dielectric-constant material electrodes comprising thin platinum layers |
| US6094370A (en) | 1996-06-10 | 2000-07-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| JP3766181B2 (ja) | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
| US6033919A (en) * | 1996-10-25 | 2000-03-07 | Texas Instruments Incorporated | Method of forming sidewall capacitance structure |
| US6124164A (en) * | 1998-09-17 | 2000-09-26 | Micron Technology, Inc. | Method of making integrated capacitor incorporating high K dielectric |
-
2000
- 2000-03-27 JP JP2000087402A patent/JP3828332B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-26 US US09/816,478 patent/US6504198B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3828332B2 (ja) | 2006-10-04 |
| US6504198B2 (en) | 2003-01-07 |
| US20010048624A1 (en) | 2001-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3805603B2 (ja) | 半導体装置及びその製造方法 | |
| JP4357076B2 (ja) | 強誘電体メモリ及びその製造方法 | |
| US8344473B2 (en) | Method for manufacturing non-volatile semiconductor memory device, and non-volatile semiconductor memory device | |
| JP3828332B2 (ja) | 強誘電体メモリ | |
| US6677630B1 (en) | Semiconductor device having ferroelectric film and manufacturing method thereof | |
| US6072241A (en) | Semiconductor device with self-aligned contact and its manufacture | |
| JP2002270788A (ja) | 半導体装置及びその製造方法 | |
| US9112006B2 (en) | Semiconductor device and fabricating method of the same | |
| US7928494B2 (en) | Semiconductor device | |
| JP2001057411A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH10223770A (ja) | 半導体装置及びその製造方法 | |
| JPH09232527A (ja) | 強誘電体メモリ装置及びその製造方法 | |
| US8253254B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2004207282A (ja) | 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法 | |
| JPH07283328A (ja) | 半導体ｄｒａｍセルのキャパシタ製造方法及び半導体ｄｒａｍセル | |
| JPS63281457A (ja) | 半導体メモリ | |
| US6855565B2 (en) | Semiconductor device having ferroelectric film and manufacturing method thereof | |
| JP2001345432A (ja) | 誘電体キャパシタを備えた固体電子装置 | |
| JPH04242938A (ja) | 半導体装置およびその製造方法 | |
| KR100576083B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JP3230222B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US7763920B2 (en) | Semiconductor memory having ferroelectric capacitor | |
| JP2005294518A (ja) | 半導体装置およびその製造方法 | |
| JP2000294743A (ja) | 強誘電体メモリ装置 | |
| JP2001274353A (ja) | 強誘電体メモリの製造方法及び強誘電体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041020 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041020 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060117 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060320 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060704 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060706 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090714 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100714 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |