JP2001237313A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

Info

Publication number
JP2001237313A
JP2001237313A JP2000345616A JP2000345616A JP2001237313A JP 2001237313 A JP2001237313 A JP 2001237313A JP 2000345616 A JP2000345616 A JP 2000345616A JP 2000345616 A JP2000345616 A JP 2000345616A JP 2001237313 A JP2001237313 A JP 2001237313A
Authority
JP
Japan
Prior art keywords
oxide film
pattern
nitride film
forming
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000345616A
Other languages
English (en)
Other versions
JP3457277B2 (ja
Inventor
Toyokazu Sakata
豊和 坂田
Hidenori Inui
英規 乾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2000345616A priority Critical patent/JP3457277B2/ja
Priority to US09/736,140 priority patent/US6825566B1/en
Publication of JP2001237313A publication Critical patent/JP2001237313A/ja
Application granted granted Critical
Publication of JP3457277B2 publication Critical patent/JP3457277B2/ja
Priority to US10/833,190 priority patent/US7015137B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 窒化膜の応力を増加させない、もしくは低減
させることができ、配線間容量の増加を防ぐことのでき
る半導体装置。 【解決手段】 下地１０と、この下地上に形成された下
層酸化膜１２と、この下層酸化膜上に設けられたホール
パターン１４を有する窒化膜パターン１６と、下層酸化
膜を貫通するホール３０と、窒化膜パターンを覆うよう
に下層酸化膜上に設けられた上層酸化膜２６と、上層酸
化膜に設けられ、かつホールパターンを含む窒化膜パタ
ーンの一部が露出する配線溝２８と、ホールおよび配線
溝を埋め込む配線金属３６とを具えた半導体装置であっ
て、上記窒化膜パターンは、その外形が配線溝の外側を
囲むような形状および大きさに形成されており、かつ隣
り合う窒化膜パターンとは離間している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の構
造およびその製造方法、特に配線溝および配線間コンタ
クト用のホールに金属材料を同時に埋め込むデュアル・
ダマシン・プロセスを用いた半導体装置の製造方法に関
する。
【０００２】
【従来の技術】近年、ＬＳＩ等の半導体装置の高速化が
望まれ、装置は微細化する傾向にある。しかしながら、
微細化によって高速化を図ろうとしても、配線遅延によ
り高速化が阻まれている。この配線遅延の問題を解決す
るために、従来のＡｌ配線の代わりに低抵抗のＣｕ配線
を用いることが提案されている。
【０００３】このＣｕ配線を形成するにあたっては、Ａ
ｌ配線の形成時に行われているドライエッチング処理
を、Ｃｕ膜（または層）に対して行うことは困難であ
る。このため、Ｃｕ配線は、絶縁膜に設けられた溝にＣ
ｕを埋め込むダマシン工程で形成される。そして、配線
用の溝および配線間コンタクト用のホールを同時に埋め
込むデュアル・ダマシン・プロセスの出現によって、従
来のドライエッチングを用いたＡｌ配線の形成工程より
も工程数を減らすことができるようになり、このため、
配線の製造コストを削減することができる。
【０００４】以下、このデュアル・ダマシン・プロセス
を用いた一般的な半導体装置の製造方法の一部の工程に
ついて、図１７〜図２０を参照して簡単に説明する。
【０００５】図１７は、デュアル・ダマシン・プロセス
を用いた従来の半導体装置の製造工程図であり、図１７
（Ｅ）は、図２０のI−I線に沿って切った断面の切り口
を示している。図２０は配線形成終了後の半導体装置の
上から見た平面図である。また、図１８は、ホール形成
用のマスクの平面図であり、図１９は配線パターン形成
用のマスクの平面図である。
【０００６】まず、Ｓｉ基板１００上に下層酸化膜１０
２を形成した後、この下層酸化膜１０２上に窒化膜１０
４を形成する。次に、窒化膜１０４上にレジストを設け
た後、図１８のホール形成用のマスク１０６を用いてホ
トリソグラフィ処理を行う。マスク１０６には、ホール
形状の窓１０８が設けられている。これにより、ホール
形状に対応するレジストパターン１１０が形成される
（図１７（Ａ））。その後、このレジストパターン１１
０をマスクとして用いて、窒化膜１０４を貫通するエッ
チングを行う。これにより、窒化膜１０４にホールパタ
ーン１１２が形成され、ホールパターン１１２からは下
層酸化膜１０２が露出される（図１７（Ｂ））。次に、
残存する窒化膜１０４ｘおよび露出している下層酸化膜
１０２上に上層酸化膜１１４を設ける（図１７
（Ｃ））。その後、上層酸化膜１１４上にレジストを設
けた後、図１９の配線パターン形成用のマスク１１６を
用いたホトリソグラフィ処理を行う。このマスク１１６
には、配線パターン（ラインパターンとも称する。）形
状の窓１１８が設けられている。これにより、レジスト
パターン１２０が得られる。その後、このレジストパタ
ーン１２０をマスクとして用いて上層酸化膜１１４をエ
ッチングする。そして、このエッチングに続いて、残存
する窒化膜１０４ｘをマスクとして用いて、下層酸化膜
１０２をエッチングする。これにより、下層酸化膜１０
２を貫通し、Ｓｉ基板１００の表面を露出させるコンタ
クトホール１２２が形成される。また、同時に、上層酸
化膜１１４にラインパターン形状の配線用溝１２４を形
成することができる（図１７（Ｄ））。その後、スパッ
タ法もしくはメッキ法を用いてコンタクトホール１２２
内および配線用溝１２４内に配線金属１２６を埋め込む
（図１７（Ｅ）および図２０）。その後、ＣＭＰ（化学
的機械研磨）処理により、埋め込んだ金属１２６の表面
を平坦にし、かつ上層酸化膜１１４の表面と実質的に同
等の高さになるまで研磨を行う。これにより、配線間の
コンタクトおよび配線を形成することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、下層酸
化膜１０２に対するエッチングのマスクとして用いられ
た窒化膜１０４ｘは、一般的に誘電率が高く応力が大き
い膜であることが知られている。このため、エッチング
耐性を向上させるために窒化膜の膜厚を厚くしたり、ま
たは、半導体装置の製造工程の後工程で熱処理を行った
りすると、窒化膜にかかる応力が増加してしまう。これ
により、窒化膜にクラックが発生したり、窒化膜に形成
されたホールパターンが変形したりするという問題があ
る。また、窒化膜の膜厚が厚くなるのに伴って、配線遅
延の原因となる配線間容量が増加してしまうという問題
もある。
【０００８】このため、窒化膜の応力を増加させない、
もしくは応力を低減させることができ、配線間容量の増
加を防ぐことのできる半導体装置の出現が望まれてい
た。また、製造中に窒化膜の応力の影響を回避できるよ
うな半導体装置の製造方法の出現が望まれていた。
【０００９】
【課題を解決するための手段】このため、この発明の半
導体装置によれば、下地と、この下地上に形成されかつ
ホールを有する下層酸化膜と、この下層酸化膜上に設け
られかつホールの直上に形成されたホールパターンを有
する窒化膜パターンと、この窒化膜パターンを覆うよう
に下層酸化膜上に設けられた上層酸化膜と、上層酸化膜
に設けられ、かつホールパターンを含む窒化膜パターン
の一部が露出する配線溝と、ホールおよび配線溝を埋め
込んでいる配線とを具えた半導体装置であって、上記窒
化膜パターンは、その外形が配線溝の外側を囲むような
形状および大きさに形成されており、かつ隣り合う窒化
膜パターンとは接触しないことを特徴とする。
【００１０】これにより、この構成によれば、窒化膜パ
ターンは、その外形が配線溝の底部の外側を囲むような
形状および大きさに形成されている。そして、半導体装
置の構成上、配線溝およびホールを有する構造が離間し
て複数設けられている場合に、窒化膜パターンは、隣り
合う窒化膜パターン同士が接触しないような大きさおよ
び形状となっている。すなわち、窒化膜パターンの外形
は、１つの配線溝の底面の大きさよりも少し大きい程度
の大きさであるため、下層酸化膜の全上面の大きさより
はずっと小さくなる。よって、窒化膜の応力を従来より
も低減でき、かつ配線間容量の小さい半導体装置が得ら
れる。
【００１１】
【発明の実施の形態】以下、図を参照してこの発明の実
施の形態につき説明する。なお、各図は発明を理解でき
る程度に各構成成分の形状、大きさおよび配置関係を概
略的に示してあるに過ぎず、したがってこの発明を図示
例に限定するものではない。また、図において、図を分
かり易くするために断面を示すハッチング（斜線）は一
部分を除き省略してある。
【００１２】＜第１の実施の形態＞第１の実施の形態と
して、図１〜３を参照して上記（１−１）〜（１−５）
工程を含むデュアル・ダマシン・プロセスを用いて半導
体装置を製造する例につき説明する。
【００１３】図１および図２は、この実施の形態の半導
体装置の概略的な製造工程図であり、製造中の構造体
の、配線間コンタクト用のホールおよび配線用の溝の両
方を有する位置で切った断面の切り口で示してある。ま
た、図３は、ホトリソグラフィで使用するマスクの概略
的な構成図である。
【００１４】まず、下地１０上に下層酸化膜１２を形成
する（１−１工程）（図１（Ａ））。
【００１５】この例では、下地１０としてのＳｉ基板上
にＣＶＤ法を用いて、下層酸化膜１２であるＳｉＯ2膜
を５００〜８００ｎｍの厚さで形成する。
【００１６】次に、下層酸化膜１２上にホールパターン
１４を有する窒化膜パターン１６を形成する（１−２工
程）（図１（Ａ）〜図１（Ｂ））。
【００１７】この例では、まず、ＳｉＯ2膜１２上にＣ
ＶＤ法により、窒化膜１６ｘとしてＳｉ3Ｎ4膜を１５０
〜３００ｎｍの厚さで形成する。その後、Ｓｉ3Ｎ4膜１
６ｘ上にレジスト膜を設けて、通常行われるホトリソグ
ラフィ技術を用いて窒化膜パターンに対応するレジスト
パターン１８を形成する（図１（Ａ））。
【００１８】このホトリソグラフィで使用されるマスク
２０の構成を図３に示す。このマスク２０は、透明なマ
スク基板２１と、このマスク基板２１上に、後に設ける
配線（ライン）の幅Ｗ1よりも０．２〜１．０μｍ大き
い幅Ｗ2のラインパターン２２と、配線間コンタクト用
のホールパターン２４とを有している。ラインパターン
２２は複数個あり、互いに平行に並んでいる。また、ホ
ールパターン２４も、所要の個数設けられている。この
例では、配線幅Ｗ1を０．２５〜１．０μｍとし、ホー
ル径を０．１〜０．５μｍとする。なお、ホール径が配
線幅Ｗ1よりも大きくなることはないようにする。
【００１９】この例では、このマスク２０を用いてレジ
スト膜をエッチングすることにより、窒化膜パターン形
状に対応するレジストパターン１８が形成される（図１
（Ａ））。その後、このレジストパターン１８をマスク
として用いてＳｉ3Ｎ4膜１６ｘに対してエッチングを行
うことにより、配線幅Ｗ1よりも０．２〜１．０μｍ大
きく、ＳｉＯ2膜１２の上面の大きさよりはずっと小さ
い、ホールパターン１４を有する窒化膜パターン１６が
得られる（図１（Ｂ））。
【００２０】次に、窒化膜パターン１６を覆うように、
下層酸化膜１２上に上層酸化膜２６を形成する（１−３
工程）（図１（Ｃ））。
【００２１】この例では、下層酸化膜１２上に、上層酸
化膜２６としてＳｉＯ2膜をＣＶＤ法を用いて、５００
〜８００ｎｍの厚さに形成する（図１（Ｃ））。
【００２２】次に、上層酸化膜２６を貫通して窒化膜パ
ターン１６を露出する配線溝２８と、窒化膜パターン１
６をマスクとして用いて下層酸化膜１２を貫通して下地
１０の一部を露出するホール３０とを、エッチング処理
によって連続形成する（１−４工程）（図２（Ａ）〜図
２（Ｂ））。
【００２３】この実施の形態では、まず、上層酸化膜
（ＳｉＯ2膜）２６上にレジスト膜を形成した後、レジ
スト膜をパターニングして、配線溝パターンが窓３２と
なるレジストパターン３４を形成する。次に、レジスト
パターン３４をマスクとして用いて、Ｃ4Ｆ8／Ｏ2／Ａ
ｒガス系のガスによるドライエッチングによって、窓３
２から露出する上層酸化膜２６をエッチングする。ま
た、このドライエッチングは、中密度プラズマ（プラズ
マ密度が１０11〜１０12ｃｍ-3）を用いた異方性エッチ
ングとする。上層酸化膜２６のエッチングは、上層酸化
膜２６と下層酸化膜１２との間に介在している窒化膜パ
ターン１６の表面が露出した時点で終了する（図２
（Ａ））。これに続いて、上層酸化膜２６の開口部の底
面から露出している窒化膜パターン１６をマスクとし
て、ホールパターン１４から露出する下層酸化膜１２を
エッチングする。下層酸化膜１２のエッチングは、ホー
ルパターン１４からＳｉ基板１０の表面が露出した時点
で終了する。これにより、配線溝２８およびホール３０
が形成される（図２（Ｂ））。
【００２４】次に、ホール３０内、露出した窒化膜パタ
ーン１６の一部の領域上および配線溝２８内に配線金属
３６を埋め込む（１−５工程：デュアル・ダマシン・プ
ロセス）（図２（Ｃ））。
【００２５】この例では、例えばバリアメタル層３５を
ＣＶＤ法によって、５０ｎｍの厚さでホール３０および
溝２８内に形成した後、続いてメッキ法によってＣｕ３
６を、ホール３０および配線溝２８内に埋め込む。ま
た、バリアメタル層３５によってホール３０が埋め込ま
れてしまう場合には、配線溝２８のみにＣｕ３６を埋め
込めばよいので、スパッタ法を用いて埋め込みを行って
も良い。また、この例では、配線容量を低減する目的か
ら配線金属３６としてＣｕを用いたが、Ａｌ合金をメタ
ルとして用いて配線および配線間コンタクト部分を構成
することもできる。
【００２６】その後、Ｃｕ３６を埋め込んだ部分をＣＭ
Ｐ処理することによって、配線間コンタクトおよびメタ
ル配線を形成することができる（図２（Ｃ））。
【００２７】この結果、上述した説明から明らかなよう
に、窒化膜パターン１６は、配線溝２８の開口部よりも
０．２〜１．０μｍ大きくしたサイズで形成されてい
る。よって、窒化膜パターン１６は、配線溝２８および
ホール３０を形成するエッチングでは、従来と同様に、
上層酸化膜２６のエッチング終了後、ホールパターン１
４の内側以外の下層酸化膜１２を露出させることなく、
この下層酸化膜１２を保護するエッチングマスクとして
の役割を果たす。
【００２８】また、窒化膜パターン１６を下層酸化膜１
２上の必要な部分にだけ設けており、このため従来より
も窒化膜パターン１６の大きさは小さい。よって、窒化
膜パターン１６の応力を従来よりも低減することができ
る。そして、これにより、応力に起因して窒化膜のクラ
ックが発生したり、形成されたホールが変形したりする
のを抑えることができる。
【００２９】＜第２の実施の形態＞第２の実施の形態と
して、図４および図５を参照して、第１の実施の形態と
は異なる方法で、窒化膜パターンを形成する例につき説
明する。
【００３０】図４および図５は、この実施の形態の半導
体装置の概略的な製造工程図であり、製造中の構造体
の、配線間コンタクト用のホールおよび配線用の溝の両
方を有する位置で切った断面の切り口で示してある。
【００３１】以下、第１の実施の形態と相違する点につ
き説明し、第１の実施の形態と同様の点についてはその
詳細な説明を省略する。
【００３２】まず、下地１０上に下層酸化膜１２を形成
する（２−１工程）（図４（Ａ））。
【００３３】この例では、第１の実施の形態と同様にし
て、Ｓｉ基板１０上にＣＶＤ法を用いてＳｉＯ2膜１２
を５００〜８００ｎｍの厚さで形成する。
【００３４】次に、下層酸化膜１２の領域内に窒化膜パ
ターン形成用溝４２を形成する（２−２工程）（図４
（Ａ）〜図４（Ｂ））。
【００３５】この例では、まず、ＳｉＯ2膜１２上にレ
ジスト膜を形成する。その後、図３のマスクの反転マス
クを用いて、ホトリソグラフィによってレジストパター
ン４４を形成する（図４（Ａ））。これにより得られる
レジストパターン４４は、配線幅Ｗ1より０．２〜１．
０μｍ大きい幅を有するライン形状の窓４６と、この窓
４６内に形成されたホール形状の島４８とを有してい
る。このレジストパターン４４は、次のようにしても形
成できる。すなわち、ＳｉＯ2膜１２上にネガ型レジス
トを設けて、図３と同様のマスク２０を用いてホトリソ
グラフィを行ってもよい（図４（Ａ））。
【００３６】次に、このレジストパターン４４をマスク
として用いて、ＳｉＯ2膜１２に対してエッチングを行
い、１００〜３００ｎｍの深さの窒化膜パターン形成用
溝４２を形成する。このエッチングにより、窒化膜パタ
ーン形成用溝４２内には、すなわちこの溝４２に囲まれ
て、ホールパターン形状の島４０が残存形成される（図
４（Ｂ））。
【００３７】次に、窒化膜パターン形成用溝４２に窒化
膜材料を埋め込んでホールパターン５０ｘを有する窒化
膜パターン５０を形成する（２−３工程）（図４
（Ｃ））。
【００３８】この実施の形態では、まず、窒化膜材料を
窒化膜パターン形成用溝４２に埋め込む。この後、この
窒化膜材料に対してＣＭＰ処理を行う。これにより、溝
４２内に、ホールパターン５０ｘを有し、配線幅Ｗ1よ
りも０．２〜１．０μｍ大きい窒化膜パターン５０が形
成される（図４（Ｃ））。
【００３９】次に、窒化膜パターン５０を含む下層酸化
膜１２上に上層酸化膜２６を形成する（２−４工程）
（図５（Ａ））。
【００４０】この例では、下層酸化膜（ＳｉＯ2膜）１
２上に上層酸化膜２６としてＳｉＯ2膜をＣＶＤ法を用
いて５００〜８００ｎｍの厚さに形成する（図５
（Ａ））。
【００４１】次に、上層酸化膜２６を貫通して、ホール
パターン５０ｘを含む窒化膜パターン５０の一部の領域
を露出する配線溝２８と、ホールパターン５０ｘ内の下
層酸化膜１２を貫通し、下地１０の一部を露出するホー
ル３０とを、同一のエッチング処理によって連続形成す
る（２−５工程）（図５（Ｂ））。
【００４２】次に、ホール３０内、露出する窒化膜パタ
ーン５０の一部の領域上および配線溝２８内に配線金属
３６を埋め込む（２−６）（図５（Ｃ））。
【００４３】この例では、第１の実施の形態と同様にし
て、上層酸化膜２６上に配線溝パターン形状の窓３２を
有するレジストパターン３４を形成した後、このレジス
トパターン３４をマスクとして用いてドライエッチング
を行う（図５（Ｂ））。そして、このドライエッチング
によって形成されたホール３０および配線溝２８内にバ
リアメタル層３５をＣＶＤ法によって形成した後、続い
てこの配線溝２８およびホール３０に配線金属３６とし
てのＣｕをメッキ法によって埋め込む。その後、配線溝
から露出するＣｕ３６の表面をＣＭＰ処理することによ
って、Ｃｕ３６の表面の高さを上層酸化膜２６の上面の
高さに揃えることができる。そして、以上の工程を経る
ことにより、配線間コンタクトおよびメタル配線を形成
することができる（図５（Ｃ））。
【００４４】この結果、上述した説明から明らかなよう
に、第１の実施の形態と同様に、窒化膜パターン５０
を、パターンの外形が配線溝２８を囲むような大きさに
形成している。より詳しくは、配線溝の開口径Ｗ1より
も０．２〜１．０μｍ大きくしたサイズで形成してい
る。よって、窒化膜パターン５０は、配線溝２８および
ホール３０を形成するエッチングでは、上層酸化膜２６
のエッチング終了後、ホールパターン５０ｘ内以外の下
層酸化膜１２を露出させることなく、従来と同様にこの
下層酸化膜１２を保護するエッチングマスクとしての役
割を果たす。
【００４５】また、この実施の形態のように、窒化膜パ
ターン５０を下層酸化膜１２上の必要な部分にだけ設け
ているので、窒化膜パターンの大きさを従来よりも小さ
くすることができる。したがって、窒化膜パターン５０
の応力を従来よりも低減することができる。そして、こ
れにより、応力に起因して窒化膜にクラックが発生した
り、形成されたホールが変形したりするのを抑えること
ができる。
【００４６】＜第３の実施の形態＞第３の実施の形態と
して、図６および図７を参照して、第１および第２の実
施の形態とは異なる方法で窒化膜パターンを形成する例
につき説明する。
【００４７】図６および図７は、この実施の形態の半導
体装置の概略的な製造工程図であり、製造中の構造体
の、配線間コンタクト用のホールおよび配線用の溝の両
方を有する位置で切った断面の切り口で示してある。
【００４８】以下、第１および第２の実施の形態と相違
する点につき説明し、同様の点についてはその詳細な説
明を省略する。
【００４９】まず、下地１０上に下層酸化膜１２を形成
する（３−１工程）（図６（Ａ））。
【００５０】この例では、第１および第２の実施の形態
と同様にして、Ｓｉ基板１０上にＣＶＤ法を用いて、Ｓ
ｉＯ2膜１２を５００〜８００ｎｍの厚さに形成する。
【００５１】次に、下層酸化膜１２に、後に形成する配
線溝と同じ開口形状を有する溝５２を形成する（３−２
工程）（図６（Ｂ））。
【００５２】この例では、まず、ＳｉＯ2膜１２上にレ
ジスト膜を形成する。その後、後に形成する配線溝と同
じ形状および大きさの窓パターンを有するマスクを用い
て、このレジスト膜に対してホトリソグラフィを行っ
て、レジストパターン５４を形成する（図６（Ａ））。
次に、このレジストパターン５４をマスクとして用いて
ＳｉＯ2膜１２に対してエッチングを行い、１００〜３
００ｎｍの深さの溝５２を形成する（図６（Ｂ））。
【００５３】次に、溝５２内を含む下層酸化膜１２上に
窒化膜５６ｘを形成する（３−３工程）（図６
（Ｃ））。
【００５４】この例では、窒化膜５６ｘとしてＳｉ3Ｎ4
膜を、溝５２を含む下層酸化膜１２上に、１５０〜３０
０ｎｍの厚さで形成する。
【００５５】次に、窒化膜５６ｘを、溝５２を囲むよう
な形状および大きさで、かつ溝５２の略中心の位置にホ
ールパターンが形成されるようにエッチングする。これ
により、ホールパターン６４を有する窒化膜パターン５
６を形成する（３−４工程）（図６（Ｃ）〜図６
（Ｄ））。
【００５６】この例では、第１の実施の形態と同様にし
て、窒化膜５６ｘ上にレジスト膜を設け、図３と同様の
マスクを用いてホトリソグラフィ処理を行う。これによ
り、窒化膜パターン形状に対応するレジストパターン５
８が得られる。レジストパターン５８は、後に設ける配
線の幅Ｗ1よりも０．２〜１．０μｍ大きい幅Ｗ2のライ
ンパターン６０を有し、かつ配線間コンタクト用のホー
ルパターン６２を有している（図６（Ｃ））。
【００５７】その後、レジストパターン５８をマスクと
して用いて、Ｓｉ3Ｎ4膜５６ｘに対してエッチングを行
うことにより、窒化膜パターン５６が得られる（図６
（Ｄ））。このようにして得られた窒化膜パターン５６
は、ホールパターン６４を有し、かつ窒化膜パターン５
６の下に形成されている溝５２の段差に起因して部分的
に厚く形成される。すなわち、下層酸化膜１２に形成し
た溝５２の側壁面周辺の（窒化膜パターンの）部分５６
ａの厚さは、溝５２の底面上の（窒化膜パターンの）部
分５６ｂの厚さよりも厚い。
【００５８】次に、窒化膜パターン５６を含む下層酸化
膜１２上に上層酸化膜２６を形成する（３−５工程）
（図７（Ａ））。
【００５９】この実施の形態では、下層酸化膜（ＳｉＯ
2膜）１２上に上層酸化膜２６としてＳｉＯ2膜をＣＶＤ
法を用いて５００〜８００ｎｍの厚さに形成する。
【００６０】次に、上層酸化膜２６を貫通して窒化膜パ
ターン５６のホールパターン６４を含む一部の領域を露
出する配線溝２８と、ホールパターン６４内の下層酸化
膜１２を貫通し、下地１０の一部を露出するホール３０
とを同一のエッチング処理によって形成する（３−６工
程）（図７（Ａ）〜図７（Ｂ））。
【００６１】このため、この例では、第１および第２の
実施の形態と同様にして、上層酸化膜２６上に配線溝パ
ターン形状の窓３２を有するレジストパターン３４を形
成した後（図７（Ａ））、このレジストパターン３４を
マスクとして用いてドライエッチングを行う。
【００６２】このエッチングにより、まず上層酸化膜２
６がエッチングされるが、形成される配線溝２８の側壁
面周辺は、溝２８の中央部分に比べてエッチングレート
が高い。このため、上層酸化膜２６のエッチングが終了
した時点で、形成された配線溝２８の側壁側の底面は過
剰にエッチングされる。また、上層酸化膜２６のエッチ
ングは、窒化膜パターン５６がストッパとして働いて終
了している。この例では、窒化膜パターン５６を、配線
溝２８の底面上の部分（中央付近）５６ｂよりも側壁面
周辺の部分５６ａを厚く形成することができる。よっ
て、過剰なエッチングが行われても、窒化膜パターンの
領域５６ａの下側の下層酸化膜１２を保護することがで
きる。また、過剰なエッチングとなる領域だけに部分的
に厚い窒化膜パターン５６を設けているので、窒化膜パ
ターン５６全体の厚さを厚くしないで済む。よって、製
造後の半導体装置の配線間容量を増大させるおそれはな
い（図７（Ｂ））。
【００６３】次に、ホール３０、露出した窒化膜パター
ン５６の一部の領域上および配線溝２８内に配線金属３
６を埋め込む（３−７工程）（図７（Ｃ））。
【００６４】この例では、ドライエッチングによって形
成された配線溝２８およびホール３０にバリアメタル層
３５をＣＶＤ法によって形成した後、続いてこの配線溝
２８およびホール３０に配線金属３６としてのＣｕをメ
ッキ法によって埋め込む。その後、Ｃｕ３６を埋め込ん
だ部分をＣＭＰ処理することによって、上層酸化膜２６
およびＣｕ３６の露出した表面を平坦面にして、配線間
コンタクトおよびメタル配線を形成することができる
（図７（Ｃ））。
【００６５】この結果、第１および第２の実施の形態と
同様に、この実施の形態においても、窒化膜パターン５
６を配線溝２８よりも０．２〜１．０μｍ大きくしたサ
イズで形成しているので、配線溝２８およびホール３０
を形成するエッチングでは、上層酸化膜２６のエッチン
グ終了後、ホールパターン６４内以外の下層酸化膜１２
を露出させることなく、従来と同様に、この下層酸化膜
１２を保護するエッチングマスクとしての役割を果た
す。
【００６６】また、この実施の形態のように、窒化膜パ
ターン５６を下層酸化膜１２上の必要な部分にだけ設け
る。これにより、従来よりも窒化膜パターンの大きさを
小さくすることができる。したがって、窒化膜パターン
５６の応力を従来よりも低減することができる。そし
て、これにより、応力に起因して窒化膜のクラックが発
生したり、形成されたホールが変形したりするのを抑え
ることができる。
【００６７】＜第４の実施の形態＞第４の実施の形態と
して、図８および図９を参照して、窒化膜パターンの端
部にサイドウォールを形成する例につき説明する。
【００６８】図８および図９は、この実施の形態の半導
体装置の概略的な製造工程図であり、製造中の構造体
の、配線間コンタクト用のホールおよび配線用の溝の両
方を有する位置で切った断面の切り口で示してある。
【００６９】以下、第１〜第３の実施の形態と相違する
点につき説明し、同様の点についてはその詳細な説明を
省略する。
【００７０】まず、下地１０上に下層酸化膜１２を形成
する（４−１工程）（図８（Ａ））。
【００７１】この例では、第１〜第３の実施の形態と同
様にして、Ｓｉ基板１０上に、ＣＶＤ法を用いてＳｉＯ
2膜１２を５００〜８００ｎｍの厚さに形成する。
【００７２】次に、下層酸化膜１２上の、後に形成する
配線溝の外側を囲む領域に、ホールパターン１４を有す
る窒化膜パターン１６を形成する（４−２工程）（図８
（Ａ）〜（図８（Ｂ））。
【００７３】この例では、第１の実施の形態と同様に、
ＳｉＯ2膜１２上にＣＶＤ法により、窒化膜１６ｘとし
てＳｉ3Ｎ4膜を１５０〜３００ｎｍの厚さに形成する。
その後、Ｓｉ3Ｎ4膜１６ｘ上にレジスト膜を設けて、ホ
トリソグラフィ技術を用いて窒化膜パターンに対応する
レジストパターン１８を形成する（図８（Ａ））。その
後、レジスト膜パターン１８をマスクとして用いてＳｉ
3Ｎ4膜１６ｘをエッチングすることによって、窒化膜パ
ターン１６を形成する。この実施の形態では、窒化膜パ
ターン１６を、後工程で設ける配線の幅Ｗ1よりも、
０．２〜１．０μｍ大きい幅Ｗ2のラインパターン１６
ａと、このラインパターン１６ａ内に形成された配線間
コンタクト用のホールパターン１４とで構成されている
ものとする。
【００７４】次に、窒化膜パターン１６をマスクにし
て、窒化膜パターン１６から露出する下層酸化膜１２の
領域を、この領域の表面からこの下層酸化膜１２の厚み
方向の一部分にわたってエッチングすることにより、少
なくともホールパターンから露出する下層酸化膜にサイ
ドウォール形成用溝を形成する（４−３工程）（図８
（Ｂ））。
【００７５】この例では、窒化膜パターン１６をマスク
として、ドライエッチングにより、下層酸化膜１２の露
出部分を１００〜３００ｎｍの深さにエッチングして、
サイドウォール形成用溝６８を形成する。なお、溝６８
の深さが１００ｎｍよりも浅くなると、エッチング制御
が困難となる。また、後に形成されるサイドウォールの
高さが低くなるために、エッチングストッパとしての効
果が不十分となってしまう。この点を考慮すると、溝６
８の深さは１００〜３００ｎｍであるのが好ましい。サ
イドウォール形成用溝６８は、窒化膜パターン１６に設
けられたホールパターン１４の内側の下層酸化膜の領域
６６ｙに形成される。また、このエッチングにより、窒
化膜パターン１６の外郭から外側の下層酸化膜の領域６
６ｘと窒化膜パターン１６の上面との間に段差６９が形
成される（図８（Ｂ））。
【００７６】次に、サイドウォール形成用溝６８内およ
び窒化膜パターン１６上にサイドウォール用膜７０を形
成する（４−４工程）（図８（Ｃ））。
【００７７】この例では、サイドウォール形成用溝６８
内、段差６９上、窒化膜パターン１６上および露出する
下層酸化膜１２上に、ＣＶＤ法によって、サイドウォー
ル用膜７０としてのポリシリコン膜を、１００〜３００
ｎｍの厚さに形成する（図８（Ｃ））。
【００７８】次に、サイドウォール用膜７０に対して、
窒化膜パターン１６の表面を露出させるエッチングを行
うことにより、サイドウォール形成用溝６８の側壁にサ
イドウォール７２を形成する（４−５工程）（図８
（Ｄ））。
【００７９】ここでは、ポリシリコン膜７０に対して窒
化膜パターン１６の表面が露出するまで、Ｃｌ2ガス
（塩素ガス）を用いた異方性のドライエッチングを行
う。これにより、下層酸化膜１２に形成されたサイドウ
ォール形成用溝６８の側壁に、ポリシリコン膜のサイド
ウォール７２が形成される。また、このドライエッチン
グにより段差６９にもサイドウォール７３が形成される
（図８（Ｄ））。
【００８０】次に、サイドウォール７２および７３上、
サイドウォール７２および７３から露出する下層酸化膜
１２上および窒化膜パターン１６上にわたって上層酸化
膜２６を形成する（４−６工程）（図９（Ａ））。
【００８１】この例では、サイドウォール７２および７
３上、サイドウォール７２および７３から露出する下層
酸化膜１２上および窒化膜パターン１６上に、上層酸化
膜２６としてＳｉＯ2膜を５００〜８００ｎｍの厚さに
形成する（図９（Ａ））。この上層酸化膜２６の形成は
ＣＶＤ法により行う。
【００８２】次に、上層酸化膜２６を貫通し、かつホー
ルパターン１４を含む窒化膜パターン１６の一部の領域
を露出する配線溝２８と、サイドウォール７２から露出
する下層酸化膜１２を貫通し、かつ下地１０の一部を露
出するホール３０とを同一のエッチング処理によって続
けて形成する（４−７工程）（図９（Ｂ））。
【００８３】この例では、第１〜第３の実施の形態と同
様にして、上層酸化膜２６上にレジスト膜を形成した
後、このレジスト膜をパターニングして、配線溝パター
ンが窓３２となるレジストパターン３４を形成する。そ
の後、このレジストパターン３４をマスクとして用いて
ドライエッチングを行うことにより、まず、上層酸化膜
２６に配線溝２８が形成される。配線溝２８の底面には
窒化膜パターン１６が露出している。これに続いて、窒
化膜パターン１６とホールパターン１４内に形成された
サイドウォール７２をマスクとして用いて、サイドウォ
ール７２から露出する下層酸化膜１２を、Ｓｉ基板１０
が露出するまでエッチングする。これにより、配線溝２
８と配線間コンタクト用のホール３０が形成される（図
９（Ｂ））。
【００８４】次に、ホール３０内、露出したサイドウォ
ール７２上、露出した窒化膜パターン１６の一部の領域
上および配線溝２８内に配線金属３６を埋め込む（４−
８工程）（図９（Ｃ））。
【００８５】この例では、第１〜第３の実施の形態と同
様にして、配線溝２８およびホール３０にバリアメタル
層３５をＣＶＤ法によって形成した後、この配線溝２８
およびホール３０に、配線金属３６としてのＣｕを、メ
ッキ法によって埋め込む。その後、Ｃｕ３６を埋め込ん
だ部分をＣＭＰ処理することによって、上層酸化膜２６
およびＣｕ３６の露出した表面を平坦面にして、配線間
コンタクトおよびメタル配線を形成することができる
（図９（Ｃ））。
【００８６】この結果、第１〜第３の実施の形態と同様
に、この実施の形態においても、窒化膜パターン１６
を、パターン１６の外形が配線溝２８の開口径Ｗ1より
も０．２〜１．０μｍ大きくなるようなサイズで形成し
ているので、配線溝２８およびホール３０を形成するエ
ッチングでは、上層酸化膜２６のエッチング終了後、ホ
ールパターン１４内以外の下層酸化膜１２を露出させる
ことなく、この下層酸化膜１２を保護するエッチングマ
スクとしての役割を果たす。
【００８７】また、この実施の形態では、窒化膜パター
ン１６を下層酸化膜１２上の必要な部分にだけ設けてい
る。このため、窒化膜パターンを従来よりも小さく形成
することができる。よって、窒化膜パターン１６の応力
を従来よりも低減することができる。そして、これによ
り、応力に起因して窒化膜のクラックが発生したり、形
成されたホールが変形したりするのを抑えることができ
る。
【００８８】また、この実施の形態においては、特に下
層酸化膜１２のエッチングの際、マスクとなる窒化膜パ
ターン１６のエッチング耐性が低くなるホールパターン
１４の端部（開口縁部分）周辺の下層酸化膜１２の構造
に工夫をしてある。すなわち、窒化膜パターン１６を形
成した直後に、この窒化膜パターン１６をマスクとし
て、予め下層酸化膜１２のホール形成予定領域にサイド
ウォール形成用溝６８を形成しておく（図８（Ｂ）参
照）。そして、このサイドウォール形成用溝６８に、窒
化膜に対してよりも、ＳｉＯ2膜に対するエッチング選
択比が高いポリシリコン膜でサイドウォール７２を形成
している（図８（Ｄ）参照）。このため、ホール３０を
形成する時の下層酸化膜１２のエッチングでは、サイド
ウォール７２がマスクとなり、サイドウォール７２から
露出している下層酸化膜１２の領域がエッチングされ
る。このため、窒化膜パターン１６の端部が過剰にエッ
チングされるおそれはない。また、例えば、窒化膜パタ
ーン１６のホールパターン１４のホール径を、ホトリソ
グラフィで形成できる限界の小さい径として設けた場
合、この径よりもさらに小さい径のホールを形成するこ
とができる。
【００８９】＜第５の実施の形態＞第５の実施の形態と
して、図１０および図１１を参照して、第４の実施の形
態とは異なる、サイドウォールを利用した窒化膜パター
ンの形成例につき説明する。
【００９０】図１０および図１１は、この実施の形態の
半導体装置の概略的な製造工程図であり、製造中の構造
体の、配線間コンタクト用のホールおよび配線用の溝の
両方を有する位置で切った断面の切り口で示してある。
【００９１】以下、第１〜第４の実施の形態と相違する
点につき説明し、同様の点についてはその詳細な説明を
省略する。
【００９２】まず、下地１０上に下層酸化膜１２を形成
する（５−１工程）（図１０（Ａ））。
【００９３】この例では、第１〜第４の実施の形態と同
様にして、Ｓｉ基板１０上にＣＶＤ法を用いてＳｉＯ2
膜１２を５００〜８００ｎｍの厚さに形成する。
【００９４】次に、下層酸化膜１２に、後に形成する配
線溝と同じ開口形状を有する溝５２を形成する（５−２
工程）（図１０（Ａ））。
【００９５】この例では、第３の実施の形態と同様にし
て、後に設ける配線溝と同じ形状および大きさ（開口
径）の溝５２を、ホトリソグラフィおよびこれに続くエ
ッチング処理によって、１００〜３００ｎｍの深さに形
成する（図１０（Ａ））。この溝５２の深さは、第４の
実施の形態と同様に、エッチング制御性および後に形成
されるサイドウォールの高さを考慮して決められる。
【００９６】次に、溝５２内を含む下層酸化膜１２上に
サイドウォール用膜７４を形成する（５−３工程）（図
１０（Ｂ））。
【００９７】この例では、溝５２内を含む下層酸化膜１
２上の全面に、サイドウォール用膜７４としてポリシリ
コン膜をＣＶＤ法を用いて１００〜３００ｎｍの厚さに
形成する（図１０（Ｂ））。
【００９８】次に、サイドウォール用膜７４に対して下
層酸化膜１２の表面を露出させるエッチングを行うこと
により、溝５２の側壁にサイドウォール７６を形成する
（５−４工程）（図１０（Ｃ））。
【００９９】この例では、ポリシリコン膜７４に対し
て、溝５２以外の下層酸化膜１２の表面および溝５２の
底面が露出するまで、Ｃｌ2ガスを用いた異方性のドラ
イエッチングを行う。これにより、溝５２の側壁面にポ
リシリコン膜のサイドウォール７６が形成される（図１
０（Ｃ））。
【０１００】次に、サイドウォール７６上、サイドウォ
ール７６から露出する溝５２内およびこの溝の周辺の下
層酸化膜１２上の領域にわたって、ホールパターン６４
を有する窒化膜パターン５６を形成する（５−５工程）
（図１０（Ｄ）〜図１１（Ａ））。
【０１０１】ここでは、まず、サイドウォール７６上を
含む溝５２内および下層酸化膜１２上に、ＣＶＤ法を用
いて、窒化膜（Ｓｉ3Ｎ4膜）５６ｘを１５０〜３００ｎ
ｍの厚さに形成する（図１０（Ｄ））。その後、このＳ
ｉ3Ｎ4膜５６ｘ上にレジスト膜を設けて、ホトリソグラ
フィ技術を用いて窒化膜パターンに対応するレジストパ
ターン５８を形成する。その後、レジストパターン５８
をマスクとして用いてＳｉ3Ｎ4膜５６ｘをエッチングす
る。このエッチングによるＳｉ3Ｎ4膜の残存部分が、窒
化膜パターン５６を形成する。この窒化膜パターン５６
は、溝５２内と、この溝５２の周辺部の、下層酸化膜１
２の領域面上に形成される。得られる窒化膜パターン５
６は、後工程で設けられる配線の幅Ｗ1よりも０．２〜
１．０μｍ大きい幅Ｗ2のラインパターンと、このライ
ンパターン内に形成された配線間コンタクト用のホール
パターン６４とで構成されている（図１１（Ａ））。
【０１０２】次に、窒化膜パターン５６を含む下層酸化
膜１２上に上層酸化膜２６を形成する（５−６工程）
（図１１（Ｂ））。
【０１０３】この例では、窒化膜パターン５６を含む下
層酸化膜１２上に、上層酸化膜２６としてＳｉＯ2膜を
ＣＶＤ法により５００〜８００ｎｍの厚さに形成する
（図１１（Ｂ））。この上層酸化膜２６はＣＶＤ法によ
り形成する。
【０１０４】次に、上層酸化膜２６を貫通して、ホール
パターン６４を含む窒化膜パターン５６の一部の領域を
露出する配線溝２８と、ホールパターン６４内の下層酸
化膜１２を貫通し、下地１０の一部を露出するホール３
０とを同一のエッチング処理によって連続形成する（５
−７工程）（図１１（Ｃ））。
【０１０５】この例では、第１〜第４の実施の形態と同
様にして、上層酸化膜２６上にレジスト膜を形成した
後、このレジスト膜をパターニングして、配線溝パター
ンが窓３２となるレジストパターン３４を形成する。そ
の後、このレジストパターン３４をマスクとして用いて
ドライエッチングを行うことにより、まず、上層酸化膜
２６に配線溝２８が形成される。配線溝２８の底面には
窒化膜パターン５６が露出している。これに続いて、窒
化膜パターン５６をマスクとして用いて、ホールパター
ン６４から露出する下層酸化膜１２を、Ｓｉ基板１０が
露出するまでエッチングする。これにより、配線溝２８
と配線間コンタクト用のホール３０が形成される（図１
１（Ｃ））。
【０１０６】次に、ホール３０内、露出した窒化膜パタ
ーン５６の一部の領域上および配線溝２８内に配線金属
３６を埋め込む（５−８工程）（図１１（Ｄ））。
【０１０７】この例では、第１〜第４の実施の形態と同
様にして、配線溝２８およびホール３０に、バリアメタ
ル層３５をＣＶＤ法によって形成した後、続いてこの配
線溝２８およびホール３０に配線金属３６としてのＣｕ
をメッキ法によって埋め込む。その後、Ｃｕ３６を埋め
込んだ部分をＣＭＰ処理することによって、上層酸化膜
２６およびＣｕ３６の露出した表面を平坦面にして、配
線間コンタクトおよびメタル配線を形成することができ
る（図１１（Ｄ））。
【０１０８】この結果、第１〜第４の実施の形態と同様
に、この実施の形態においても、窒化膜パターン５６
を、パターン５６の外形が配線溝２８の開口径Ｗ1より
も０．２〜１．０μｍ大きくなるように形成しているの
で、配線溝２８およびホール３０を形成するエッチング
では、上層酸化膜２６のエッチング終了後、ホールパタ
ーン６４内以外の下層酸化膜１２を露出させることな
く、従来と同様に、この下層酸化膜１２を保護するエッ
チングマスクとしての役割を果たす。
【０１０９】また、この実施の形態のように、窒化膜パ
ターン５６を下層酸化膜１２上の必要な部分にだけ設け
る。これにより、従来よりも窒化膜パターンの大きさを
小さくすることができる。したがって、窒化膜パターン
５６の応力を従来よりも低減することができる。そし
て、これにより、応力に起因して窒化膜のクラックが発
生したり、形成されたホールが変形したりするのを抑え
ることができる。
【０１１０】また、窒化膜パターン５６上を含む下層酸
化膜１２上に上層酸化膜２６が形成された後、上層酸化
膜２６に配線溝２８を形成し、これと同時に下層酸化膜
１２に配線間コンタクト用のホール３０を形成するエッ
チングを行う。このとき、上層酸化膜２６上に配線溝形
状に対応するレジストパターン３４を形成するが、レジ
ストパターン３４を設ける位置にずれが生じても、形成
された配線溝２８から露出する窒化膜パターン５６の部
分は、その下にサイドウォール７６が介在しているため
に、厚い膜となっている。このため、窒化膜パターン５
６の下に位置する下層酸化膜１２の領域を好ましく保護
することができる。
【０１１１】＜第６の実施の形態＞第６の実施の形態と
して、図１２および図１３を参照して、第１の実施の形
態の変形例につき説明する。
【０１１２】図１２および図１３は、この実施の形態の
半導体装置の概略的な製造工程図であり、製造中の構造
体の、配線間コンタクト用のホールおよび配線用の溝の
両方を有する位置で切った断面の切り口で示してある。
また、図１４は、ホトリソグラフィで使用するマスクの
概略的な構成図である。
【０１１３】以下、第１〜第５の実施の形態と相違する
点につき説明し、同様の点についてはその詳細な説明を
省略する。
【０１１４】まず、第１の実施の形態と同様にして、下
地１０上に下層酸化膜１２を形成する（１−１工程と同
様）（図１２（Ａ））。この例では、下地１０としての
Ｓｉ基板上にＣＶＤ法を用いて、下層酸化膜１２である
ＳｉＯ2膜を５００〜８００ｎｍの厚さで形成する。
【０１１５】次に、下層酸化膜１２上にホールパターン
１４を有する窒化膜パターン１６を形成する（１−２工
程と類似）（図１２（Ａ）〜図１２（Ｂ））。
【０１１６】この例では、まず、ＳｉＯ2膜１２上にＣ
ＶＤ法により、窒化膜１６ｘとしてＳｉ3Ｎ4膜を５０ｎ
ｍの厚さで形成する。その後、Ｓｉ3Ｎ4膜１６ｘ上にレ
ジスト膜を設けて、通常行われるホトリソグラフィ技術
を用いて窒化膜パターンに対応するレジストパターン８
０を形成する（図１２（Ａ））。
【０１１７】このホトリソグラフィで使用されるマスク
８２の構成を図１４に示す。このマスク８２は、透明な
マスク基板８４と、このマスク基板８４上に、後に設け
る配線（ライン）の幅Ｗ1と実質的に同じ幅のラインパ
ターン８６と、配線間コンタクト用のホールパターン８
８とを有している。ラインパターン８６は複数個あり、
互いに平行に並んでいる。また、ホールパターン８８
も、所要の個数設けられている。この例では、配線幅
（ライン幅）Ｗ1を０．２５〜１．０μｍとし、ホール
径を０．１〜０．５μｍとする。なお、ホール径が配線
幅Ｗ1よりも大きくなることはないようにする。
【０１１８】この例では、このマスク８２を用いてレジ
スト膜をエッチングすることにより、窒化膜パターン形
状に対応するレジストパターン８０が形成される（図１
２（Ａ））。その後、このレジストパターン８０をマス
クとして用いてＳｉ3Ｎ4膜１６ｘに対してエッチングを
行うことにより、配線幅Ｗ1と同じ大きさの外形でかつ
ホールパターン１４を有する窒化膜パターン１６が得ら
れる（図１２（Ｂ））。
【０１１９】次に、窒化膜パターン１６を覆うように、
下層酸化膜１２上に上層酸化膜２６を形成する（１−３
工程と同様）（図１２（Ｃ））。
【０１２０】この例では、下層酸化膜１２上に、上層酸
化膜２６としてＳｉＯ2膜をＣＶＤ法を用いて、５００
〜８００ｎｍの厚さに形成する（図１２（Ｃ））。
【０１２１】次に、上層酸化膜２６を貫通して窒化膜パ
ターン１６を露出する配線溝２８と、窒化膜パターン１
６をマスクとして用いて下層酸化膜１２を貫通して下地
１０の一部を露出するホール３０とを、同じエッチング
処理によって連続形成する（１−４工程の変形）（図１
３（Ａ）〜図１３（Ｂ））。
【０１２２】この実施の形態では、まず、上層酸化膜
（ＳｉＯ2膜）２６上にレジスト膜を形成した後、レジ
スト膜をパターニングして、配線溝パターンが窓３２と
なるレジストパターン３４を形成する。次に、レジスト
パターン３４をマスクとして用いて、ＣＨ2Ｆ2ガスが含
有させてある反応ガスを用いてドライエッチングを行
う。ここでは、Ｃ4Ｆ8／Ｏ2／Ａｒ／ＣＨ2Ｆ2を２０／
６／４００／１０sccmという流量比で含んでいるガスを
用いて、窓３２から露出する上層酸化膜２６をエッチン
グする。上層酸化膜２６のエッチングは、上層酸化膜２
６と下層酸化膜１２との間に介在している窒化膜パター
ン１６の表面が露出した時点で終了する。反応ガス中に
ＣＨ2Ｆ2ガスが含まれていると、エッチングにより形成
される配線溝の内壁面から底部の窒化膜パターン１６上
にかけて反応生成物が付着する。これにより、形成され
た配線溝２８の内壁面はテーパー面となっている（図１
３（Ａ））。これに続いて、上層酸化膜２６の開口部の
底面から露出している窒化膜パターン１６をマスクとし
て、ホールパターン１４から露出する下層酸化膜１２を
エッチングする。窒化膜パターン１６上には上層酸化膜
２６のエッチングによる反応生成物が付着しており（図
示せず）、これが保護膜の役割を果たす。よって、窒化
膜パターン１６は、通常の厚さ（１５０〜３００ｎｍ）
よりも薄い（５０ｎｍ）が、上記保護膜が形成されてい
るために、マスクとして十分使用できる。下層酸化膜１
２のエッチングは、ホールパターン１４からＳｉ基板１
０の表面が露出した時点で終了する。これにより、配線
溝２８およびホール３０が形成される（図１３
（Ｂ））。
【０１２３】次に、配線溝２８内に露出している窒化膜
パターン１６の部分をエッチング除去する。この実施の
形態では、エッチングガスとして、ＣＨＦ3／ＣＦ4の混
合ガスを用いる。そして、その下の下層酸化膜１２をエ
ッチングすることのないよう、酸化膜に対する窒化膜の
エッチング選択比が高くなる条件でエッチングを行う。
よって、ここでは、ＣＨＦ3およびＣＦ4の混合比をＣＨ
Ｆ3：ＣＦ4＝３：１（流量比）とＣＨＦ3リッチとなる
ようにする。このような条件にすることによって、酸化
膜に対する窒化膜のエッチング選択比を５程度にするこ
とが可能である。これにより、配線溝２８から露出して
いる窒化膜パターン１６の部分１６ｙを除去することが
できる（図１３（Ｃ））。
【０１２４】次に、ホール３０および配線溝２８に配線
金属３６を埋め込む（１−５工程と同様：デュアル・ダ
マシン・プロセス）（図１３（Ｄ））。
【０１２５】この例では、例えばバリアメタル層３５を
ＣＶＤ法によって、５０ｎｍの厚さでホール３０および
溝２８内に形成した後、続いてメッキ法によってＣｕ３
６を、ホール３０および配線溝２８内に埋め込む。ま
た、バリアメタル層３５によってホール３０が埋め込ま
れてしまう場合には、配線溝２８のみにＣｕ３６を埋め
込めばよいので、スパッタ法を用いて埋め込みを行って
も良い。また、この例では、配線容量を低減する目的か
ら配線金属３６としてＣｕを用いたが、Ａｌ合金をメタ
ルとして用いて配線および配線間コンタクト部分を構成
することもできる。
【０１２６】その後、Ｃｕ３６を埋め込んだ部分をＣＭ
Ｐ処理することによって、配線間コンタクトおよびメタ
ル配線を形成することができる（図１３（Ｄ））。
【０１２７】この結果、上述した説明から明らかなよう
に、窒化膜パターン１６は、配線溝２８の開口径と同じ
サイズでしかも通常よりも薄く形成されている。そし
て、配線溝２８およびホール３０を形成するエッチング
では、ＣＨ2Ｆ2が含有されたガスを用いている。このた
め、形成後の配線溝２８はテーパー状となり、上層酸化
膜２６のエッチング終了後、ホールパターン１４の内側
以外の下層酸化膜１２を露出させることなく、この下層
酸化膜１２を保護するエッチングマスクとしての役割を
果たす。
【０１２８】また、窒化膜パターン１６を下層酸化膜１
２上の必要な部分にだけ設けているので従来よりも窒化
膜パターン１６の大きさは小さい。さらにその厚さも従
来より薄く形成されている。よって、窒化膜パターン１
６の応力を従来よりも低減することができる。そして、
これにより、応力に起因して窒化膜のクラックが発生し
たり、形成されたホールが変形したりするのを抑えるこ
とができる。
【０１２９】なお、この実施の形態では、配線溝および
ホールを形成するエッチングに用いる反応ガスとしてＣ
4Ｆ8／Ｏ2／Ａｒ／ＣＨ2Ｆ2の混合ガスを用いたが、Ｃ4
Ｆ8、Ｏ2、ＡｒおよびＣＯのうちから３種類または４種
類を組み合わせた混合ガスにＣＨ2Ｆ2ガスを含有させて
もよい。例えば、Ｃ4Ｆ8／Ｏ2／Ａｒ／ＣＯ／ＣＨ2Ｆ2
や、Ｃ4Ｆ8／Ａｒ／ＣＯ／ＣＨ2Ｆ2といった組み合わせ
が考えられる。
【０１３０】また、この実施の形態では、配線溝から露
出する窒化膜パターンを除去するエッチングに、ＣＨＦ
3／ＣＦ4の混合ガスを用いたが、フッ素系ガスとしてＳ
Ｆ6を用いることもできる。また、酸化膜に対する窒化
膜のエッチング選択比を高くするには、エッチングガス
中に添加されるＯ2ガスの添加量を少なくしてもよい。
【０１３１】また、配線溝２８から露出する窒化膜パタ
ーン１６の部分１６ｙを除去する工程は、この実施の形
態でしか行っていないが、第１〜第５の実施の形態にも
適用可能である。
【０１３２】＜第７の実施の形態＞第７の実施の形態
は、第６の実施の形態の変形例である。図１５を参照し
て、第１の実施の形態の変形例につき説明する。
【０１３３】図１５は、この実施の形態の半導体装置の
概略的な製造工程図であり、製造中の構造体の、配線間
コンタクト用のホールおよび配線用の溝の両方を有する
位置で切った断面の切り口で示してある。
【０１３４】以下、第６の実施の形態と相違する点につ
き説明し、同様の点についてはその詳細な説明を省略す
る。
【０１３５】まず、第６の実施の形態と同様にして、下
地１０上に下層酸化膜１２を形成した後、下層酸化膜１
２上にホールパターン１４を有する窒化膜パターン１６
を形成する（図１２（Ａ）〜図１２（Ｂ）参照）。その
後、窒化膜パターン１６を覆うように、下層酸化膜１２
上に上層酸化膜２６を形成する（図１２（Ｃ）参照）。
次に、上層酸化膜２６を貫通して窒化膜パターン１６を
露出する配線溝２８と、窒化膜パターン１６をマスクと
して用いて下層酸化膜１２を貫通して下地１０の一部を
露出するホール３０とを、同じエッチング処理によって
連続形成する（図１３（Ａ）〜（図１３（Ｂ）参照）。
【０１３６】次に、配線溝内に露出している窒化膜パタ
ーン１６の部分をエッチング除去する。この実施の形態
では、このエッチングをウエットエッチングにより行
う。その際、酸化膜に対する窒化膜のエッチング選択比
が高い条件で行う。そこで、エッチャントとして、この
例ではＨ3ＰＯ4を用いる。
【０１３７】まず、Ｈ3ＰＯ4をウエットエッチングを行
うエッチング槽内に入れて、１６０℃になるまで加熱す
る。次に、図１３（Ｂ）で示される状態にある構造体を
このエッチング槽内のＨ3ＰＯ4に浸漬する。この例で
は、窒化膜パターンの厚さが５０ｎｍである。また、Ｈ
3ＰＯ4による窒化膜のエッチングレートは約６０ｎｍ／
分である。これより、浸漬時間は約１分間とする。その
後、純水で構造体を洗浄した後、乾燥処理を行う。
【０１３８】これにより、下層酸化膜１２と上層酸化膜
２６との間に介在していた窒化膜パターン１６をほとん
ど全て除去することができる（図１５（Ａ））。
【０１３９】次に、第６の実施の形態と同様にして、ホ
ール３０および配線溝に配線金属３６を埋め込む。ま
ず、バリアメタル層３５をＣＶＤ法によって、ホール３
０および配線溝２８内に形成した後、続いてメッキ法に
よってＣｕ３６を、ホール３０および配線溝２８内に埋
め込む。その後、上層酸化膜２６の上面が露出するまで
上層酸化膜２６の上側からＣＭＰ処理を行うことによっ
て、配線間コンタクトおよびメタル配線を形成すること
ができる（図１５（Ｂ））。
【０１４０】この結果、配線形成後の構造体からは窒化
膜が除去されている。この構成であれば窒化膜のクラッ
クや窒化膜の応力に起因するホールの変形を防ぐことが
できる。また、窒化膜が介在していないので配線間容量
の大幅な低減が図れる。
【０１４１】なお、この実施の形態では、配線溝２８か
ら露出する窒化膜パターン１６を除去するエッチャント
としてＨ3ＰＯ4を用いたが、これに限られるものではな
く、酸化膜に対する窒化膜のエッチング選択比が高くな
るような条件を達成できるエッチャントであれば、他の
材料を用いてもよい。
【０１４２】また、配線溝２８から露出する窒化膜パタ
ーン１６をウエットエッチングによって除去する工程
は、この実施の形態でしか行っていないが、第１〜第５
の実施の形態に適用してもよい。
【０１４３】＜第８の実施の形態＞第８の実施の形態と
して、上述した第１〜第７の実施の形態で形成される半
導体装置の下地の上面に下層配線領域が形成されている
ような構成の半導体装置を例に挙げて、以下に説明す
る。
【０１４４】図１６は、下地に下層酸化膜を形成する前
までの下地に対する処理工程図であり、断面の切り口で
示してある。
【０１４５】この実施の形態の下地１０の上面１０ａに
は下層配線領域９０が形成されている。この下層配線領
域９０は、下地１０に設けられたコンタクトホール９１
の内壁にバリアメタル９２が設けられていて、このバリ
アメタル９２上にコンタクトホール９１を埋め込むよう
に配線金属９４であるＣｕが形成されている。この例で
は、配線金属９４の厚さを５００〜６００ｎｍとする
（図１６（Ａ））。
【０１４６】この下地１０の上面１０ａ全体にわたっ
て、拡散防止膜９５を形成する。この例では、拡散防止
膜９５をシリコン窒化膜とする。そして、ＣＶＤ法を用
いて３０〜５０ｎｍの厚さに形成する（図１６
（Ｂ））。
【０１４７】次に、この拡散防止膜９５に対してパター
ニングを行い、下地１０の下層配線領域９０上にのみ拡
散防止膜９５ｘを残存させる。
【０１４８】この実施の形態では、拡散防止膜９５上
に、下層配線領域９０上を被覆するレジストパターン９
６を形成した後（図１６（Ｃ））、このレジストパター
ン９６をマスクとして用いて異方性のドライエッチング
により拡散防止膜９５を除去する。エッチングガスとし
ては、例えばＣＨＦ3／ＣＯの混合ガスを用いる。
【０１４９】この後、レジストパターン９６を除去する
ことにより、下層配線領域９０上のみに拡散防止膜９５
ｘが設けられた下地１０が得られる（図１６（Ｄ））。
【０１５０】そして、この後、第１〜第７の実施の形態
で説明したように、拡散防止膜９５ｘを含む下地１０上
に下層酸化膜を形成する。
【０１５１】この実施の形態のように、下層配線領域９
０が形成されている下地１０の上面１０ａには、拡散防
止膜９５ｘが下層配線領域９０上のみに設けられている
ので、下地１０とこの上に設けられる下層酸化膜との間
の容量を最低限に抑えることができる。このため、この
実施の形態と第１〜第７の実施の形態のうちのいずれか
を組み合わせることによって、半導体装置の全体的な配
線容量の低減化が図れる。また、窒化膜の応力の影響を
従来よりも大幅に低減することができる。
【０１５２】
【発明の効果】上述した説明から明らかなように、この
発明の半導体装置によれば、下地と、この下地上に形成
された下層酸化膜と、この下層酸化膜上に設けられたホ
ールパターンを有する窒化膜パターンと、上記下層酸化
膜を貫通するホールと、窒化膜パターンを覆うように下
層酸化膜上に設けられた上層酸化膜と、上層酸化膜に設
けられ、かつホールパターンを含む窒化膜パターンの一
部が露出する配線溝と、ホールおよび配線溝を埋め込ん
でいる配線金属とを具えた半導体装置であって、上記窒
化膜パターンは、配線溝の外側を囲むような形状および
大きさとなるように形成されている。また、この窒化膜
パターンは隣り合う窒化膜パターンとは接触しない。
【０１５３】このため、窒化膜パターンの大きさは、従
来の窒化膜の大きさよりも小さいので、窒化膜の応力を
従来よりも低減でき、配線間容量の小さい半導体装置が
得られる。
【０１５４】また、従来よりも小さい窒化膜パターンを
具えた半導体装置を製造する方法は、以下の工程を含ん
でいる。下地上に下層酸化膜を形成する工程（１−
１）。下層酸化膜上にホールパターンを有する窒化膜パ
ターンを形成する工程（１−２）。窒化膜パターンを覆
うように下層酸化膜上に上層酸化膜を形成する工程（１
−３）。上層酸化膜を貫通して窒化膜パターンを露出す
る配線溝と、窒化膜パターンをマスクとして用いて下層
酸化膜を貫通して下地の一部を露出するホールとを同じ
エッチング処理によって連続形成する工程（１−４）。
ホール内、露出した窒化膜パターンの一部の領域上およ
び配線溝内に配線金属を埋め込む工程（１−５）。
【０１５５】そして、上記（１−２）工程では、配線溝
の外側を囲む大きさおよび形状の外形を有する窒化膜パ
ターンを形成する。窒化膜パターンは、配線溝とホール
とを連続形成するとき（１−４工程）に、配線溝よりも
開口部の小さいホールを形成するためのマスクとして用
いられる。すなわち、窒化膜パターンは、ホール形成部
分以外の下層酸化膜の上面を覆うマスクである。このと
き、窒化膜パターンは、配線溝から露出する下層酸化膜
のホール形成領域以外の領域を被覆していればよい。よ
って、応力の大きい窒化膜パターンを最低限の被覆領域
に形成することにより、その応力を従来よりも低減する
ことができる。そして、応力に起因して窒化膜のクラッ
クが発生したり、形成されたホールが変形したりするの
を抑えることができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、第１の実施の形態の半導体
装置の概略的な製造工程図であり、構造体の断面の切り
口で示してある。
【図２】（Ａ）〜（Ｃ）は、図１に続く半導体装置の製
造工程図である。
【図３】ホトリソグラフィで使用するマスクの概略的な
構成図である。
【図４】（Ａ）〜（Ｃ）は、第２の実施の形態の半導体
装置の概略的な製造工程図であり、構造体の断面の切り
口で示してある。
【図５】（Ａ）〜（Ｃ）は、図４に続く半導体装置の製
造工程図である。
【図６】（Ａ）〜（Ｄ）は、第３の実施の形態の半導体
装置の概略的な製造工程図であり、構造体の断面の切り
口で示してある。
【図７】（Ａ）〜（Ｃ）は、図６に続く半導体装置の製
造工程図である。
【図８】（Ａ）〜（Ｄ）は、第４の実施の形態の半導体
装置の概略的な製造工程図であり、構造体の断面の切り
口で示してある。
【図９】（Ａ）〜（Ｃ）は、図８に続く半導体装置の製
造工程図である。
【図１０】（Ａ）〜（Ｄ）は、第５の実施の形態の半導
体装置の概略的な製造工程図であり、構造体の断面の切
り口で示してある。
【図１１】（Ａ）〜（Ｄ）は、図１０に続く半導体装置
の製造工程図である。
【図１２】（Ａ）〜（Ｃ）は、第６の実施の形態の半導
体装置の概略的な製造工程図であり、構造体の断面の切
り口で示してある。
【図１３】（Ａ）〜（Ｄ）は、図１２に続く半導体装置
の製造工程図である。
【図１４】ホトリソグラフィで使用するマスクの概略的
な構成図である。
【図１５】（Ａ）および（Ｂ）は、第７の実施の形態の
半導体装置の概略的な製造工程図であり、構造体の断面
の切り口で示してある。
【図１６】（Ａ）〜（Ｄ）は、第８の実施の形態の半導
体装置の概略的な製造工程図であり、構造体の断面の切
り口で示してある。
【図１７】（Ａ）〜（Ｅ）は、従来の半導体装置の製造
工程図である。
【図１８】従来技術の説明に供する、ホール形成用マス
クの平面図である。
【図１９】従来技術の説明に供する、配線パターン形成
用のマスクの平面図である。
【図２０】従来の半導体装置の上から見た平面図であ
る。
【符号の説明】
１０，１００：下地（Ｓｉ基板） １０ａ：上面 １２，１０２：下層酸化膜（ＳｉＯ2膜） １４，２４，５０ｘ，６４，８８，１１２：ホールパタ
ーン １６，５０，５６：窒化膜パターン １６ａ，２２，６０，８６：ラインパターン １６ｘ，５６ｘ，１０４：窒化膜（Ｓｉ3Ｎ4膜） １６ｙ：窒化膜パターンの部分 １８，３４，４４，５４，５８，８０，９６，１１０，
１２０：レジストパターン ２０，８２：マスク ２１，８４：マスク基板 ２６，１１４：上層酸化膜（ＳｉＯ2膜） ２８：配線溝 ３０：ホール ３２，４６：窓 ３５：バリアメタル層 ３６，１２６：配線金属（Ｃｕ、メタル） ４０：ホールパターン形状の島 ４２：窒化膜パターン形成用溝 ４８：島 ５２：溝 ５６ａ：側壁面周辺の部分 ５６ｂ：底面上の部分 ６２：（レジストパターンの）ホールパターン ６６ｘ：窒化膜パターンの外郭から外側の下層酸化膜の
領域 ６６ｙ：ホールパターンの内側の下層酸化膜の領域 ６８：サイドウォール形成用溝 ６９：段差 ７０，７４：サイドウォール用膜（ポリシリコン膜） ７２，７３，７６：サイドウォール ９０：下層配線領域 ９１，１２２：コンタクトホール ９２：バリアメタル ９４：配線金属（Ｃｕ） ９５：拡散防止膜 ９５ｘ：拡散防止膜の残存部分 １０６：ホール形成用のマスク １０８：ホール形状の窓 １０４ｘ：残存する窒化膜 １１６：配線パターン形成用のマスク １１８：配線パターン形状の窓 １２４：配線用溝
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA02 DA00 DA15 DA23 DA26 DB07 EB01 EB08 5F033 HH09 HH11 JJ01 JJ09 JJ11 KK01 KK11 MM02 MM12 MM13 MM17 NN06 NN07 PP06 PP15 PP26 QQ09 QQ15 QQ16 QQ19 QQ25 QQ27 QQ28 QQ33 QQ34 QQ35 QQ37 QQ48 RR04 RR06 SS11 TT02 TT07 WW01 XX19 XX24 5F043 AA35 BB23 GG10

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 下地と、該下地上に形成されかつホール
    を有する下層酸化膜と、該下層酸化膜上に設けられかつ
    前記ホールの直上に形成されたホールパターンを有する
    窒化膜パターンと、該窒化膜パターンを覆うように前記
    下層酸化膜上に設けられた上層酸化膜と、該上層酸化膜
    に設けられ、かつ前記ホールパターンを含む窒化膜パタ
    ーンの一部が露出する配線溝と、該露出した窒化膜パタ
    ーンの一部、前記ホールおよび前記配線溝を埋め込んで
    いる配線金属とを具えた半導体装置において、 前記窒化膜パターンは、その外形が前記配線溝の外側を
    囲むような形状および大きさに形成されており、かつ隣
    り合う窒化膜パターンとは離間していることを特徴とす
    る半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 前記窒化膜パターンは、前記配線溝の０．２〜１．０μ
    ｍ外側を囲むような形状および大きさに形成されている
    ことを特徴とする半導体装置。
  3. 【請求項３】 下地と、該下地上に形成されかつホール
    を有する下層酸化膜と、該下層酸化膜上に設けられかつ
    前記ホールの直上に形成されたホールパターンを有する
    窒化膜パターンと、該窒化膜パターンを覆うように前記
    下層酸化膜上に設けられた上層酸化膜と、該上層酸化膜
    に設けられ、かつ前記ホールパターンを含む窒化膜パタ
    ーンの一部が露出する配線溝と、該露出した窒化膜パタ
    ーンの一部、前記ホールおよび前記配線溝を埋め込んで
    いる配線金属とを具えた半導体装置において、 前記窒化膜パターンの外形は前記配線溝の開口形状と実
    質的に同じであり、 前記配線溝の、前記上層酸化膜の上面の開口縁から前記
    窒化膜パターンの上面に至る内壁面がテーパー面である
    ことを特徴とする半導体装置。
  4. 【請求項４】 下地と、該下地上に形成された下層酸化
    膜と、該下層酸化膜上に設けられた上層酸化膜と、前記
    下層酸化膜に設けられたホールと、前記上層酸化膜に設
    けられ前記ホールと連通する配線溝と、前記ホールおよ
    び前記配線溝を埋め込んでいる配線金属とを具えている
    ことを特徴とする半導体装置。
  5. 【請求項５】 請求項１〜４のうちのいずれか一項に記
    載の半導体装置において、 前記下地の上面の一部の領域が下層配線領域であり、前
    記ホールは下層配線領域に達していて、該ホールの外側
    の前記下層配線領域上にのみ拡散防止膜が形成されてい
    ることを特徴とする半導体装置。
  6. 【請求項６】 下地上に下層酸化膜を形成する工程と、
    該下層酸化膜上にホールパターンを有する窒化膜パター
    ンを形成する工程と、該窒化膜パターンを覆うように前
    記下層酸化膜上に上層酸化膜を形成する工程と、該上層
    酸化膜を貫通して前記窒化膜パターンを露出する配線溝
    と、前記窒化膜パターンをマスクとして用いて前記下層
    酸化膜を貫通して前記下地の一部を露出するホールとを
    エッチング処理によって連続形成する工程と、前記ホー
    ルおよび前記配線溝に配線金属を埋め込む工程とを含む
    半導体装置の製造方法において、 前記窒化膜パターンを、当該窒化膜パターンの外形が前
    記配線溝を囲むような形状および大きさに形成すること
    を特徴とする半導体装置の製造方法。
  7. 【請求項７】 請求項６に記載の半導体装置の製造方法
    において、 前記窒化膜パターンの外形を、前記配線溝より０．２〜
    １．０μｍ外側を囲むような形状および大きさの外形と
    することを特徴とする半導体装置の製造方法。
  8. 【請求項８】 下地上に下層酸化膜を形成する工程と、 該下層酸化膜の領域内に窒化膜パターン形成用溝を形成
    する工程と、 該窒化膜パターン形成用溝に窒化膜材料を埋め込んで、
    ホールパターンを有する窒化膜パターンを形成する工程
    と、 該窒化膜パターンを含む前記下層酸化膜上に上層酸化膜
    を形成する工程と、 該上層酸化膜を貫通して、前記ホールパターンを含む前
    記窒化膜パターンの一部の領域を露出する配線溝と、前
    記ホールパターン内の前記下層酸化膜を貫通し、前記下
    地の一部を露出するホールとを、エッチング処理によっ
    て連続形成する工程と、 前記ホール内、露出した窒化膜パターンの一部の領域上
    および前記配線溝内に配線金属を埋め込む工程とを含む
    ことを特徴とする半導体装置の製造方法。
  9. 【請求項９】 下地上に下層酸化膜を形成する工程と、 該下層酸化膜に、後に形成する配線溝と同じ開口形状を
    有する溝を形成する工程と、 該溝内を含む下層酸化膜上に窒化膜を形成する工程と、 該窒化膜をエッチングすることにより、前記溝の外側を
    囲むような形状および大きさで、かつ前記溝の略中心の
    位置にホールパターンを有する窒化膜パターンを形成す
    る工程と、 該窒化膜パターンを含む前記下層酸化膜上に上層酸化膜
    を形成する工程と、 該上層酸化膜を貫通し、前記ホールパターンを含む前記
    窒化膜パターンの一部の領域を露出する配線溝と、前記
    ホールパターン内の前記下層酸化膜を貫通し、前記下地
    の一部を露出するホールとをエッチング処理によって連
    続形成する工程と、 前記ホール内、露出する窒化膜パターンの一部の領域上
    および前記配線溝内に配線金属を埋め込む工程とを含む
    ことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 下地上に下層酸化膜を形成する工程
    と、 該下層酸化膜上の、後に形成される配線溝の外側を囲む
    領域に、ホールパターンを有する窒化膜パターンを形成
    する工程と、 該窒化膜パターンをマスクにして、該窒化膜パターンか
    ら露出する前記下層酸化膜の領域をエッチングすること
    により、少なくとも前記ホールパターンから露出する下
    層酸化膜にサイドウォール形成用溝を形成する工程と、 前記サイドウォール形成用溝内および前記窒化膜パター
    ン上にサイドウォール用膜を形成する工程と、 該サイドウォール用膜に対して前記窒化膜パターンの表
    面を露出させるエッチングを行うことにより、前記サイ
    ドウォール形成用溝の側壁にサイドウォールを形成する
    工程と、 該サイドウォール上、該サイドウォールから露出する下
    層酸化膜上および前記窒化膜パターン上に上層酸化膜を
    形成する工程と、 該上層酸化膜を貫通し、前記ホールパターンを含む前記
    窒化膜パターンの一部の領域を露出する前記配線溝と、
    前記サイドウォールから露出する下層酸化膜を貫通し、
    前記下地の一部を露出するホールとを、エッチング処理
    によって連続形成する工程と、 前記ホール内、露出したサイドウォール上、露出した窒
    化膜パターンの一部の領域上および前記配線溝内に配線
    金属を埋め込む工程とを含むことを特徴とする半導体装
    置の製造方法。
  11. 【請求項１１】 下地上に下層酸化膜を形成する工程
    と、 該下層酸化膜に、後に形成する配線溝と同じ開口形状を
    有する溝を形成する工程と、 該溝内を含む下層酸化膜上にサイドウォール用膜を形成
    する工程と、 該サイドウォール用膜に対して前記下層酸化膜の表面を
    露出させるエッチングを行うことにより、溝の側壁にサ
    イドウォールを形成する工程と、 該サイドウォール上、該サイドウォールから露出する溝
    内および該溝周辺の前記下層酸化膜の領域にわたって、
    ホールパターンを有する窒化膜パターンを形成する工程
    と、 該窒化膜パターン上を含む前記下層酸化膜上に上層酸化
    膜を形成する工程と、 該上層酸化膜を貫通して、前記ホールパターンを含む前
    記窒化膜パターンの一部の領域を露出する配線溝と、前
    記ホールパターン内の前記下層酸化膜を貫通し、前記下
    地の一部を露出するホールとをエッチング処理によって
    連続形成する工程と、 前記ホール内、露出した窒化膜パターンの一部の領域上
    および前記配線溝内に配線金属を埋め込む工程とを含む
    ことを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 下地上に下層酸化膜を形成する工程
    と、該下層酸化膜上にホールパターンを有する窒化膜パ
    ターンを形成する工程と、該窒化膜パターンを覆うよう
    に前記下層酸化膜上に上層酸化膜を形成する工程と、該
    上層酸化膜を貫通して前記窒化膜パターンの一部を露出
    する配線溝と、前記窒化膜パターンをマスクとして用い
    て前記下層酸化膜を貫通して前記下地の一部を露出する
    ホールとをエッチング処理によって連続形成する工程
    と、前記ホールおよび前記配線溝に配線金属を埋め込む
    工程とを含む半導体装置の製造方法において、 前記窒化膜パターンの外形を、前記配線溝の開口形状と
    実質的に同じとし、 前記配線溝とホールとを連続形成するエッチング処理を
    ドライエッチングとし、エッチングガス中にＣＨ2Ｆ2ガ
    スを含有させてあることを特徴とする半導体装置の製造
    方法。
  13. 【請求項１３】 請求項１２に記載の半導体装置の製造
    方法において、 前記配線溝とホールとを連続形成する工程後であって、
    前記配線金属を埋め込む工程前に、少なくとも前記配線
    溝から露出している窒化膜パターンの部分を、酸化膜に
    対する窒化膜のエッチング選択比が大きい条件でエッチ
    ング除去する工程を含むことを特徴とする半導体装置の
    製造方法。
  14. 【請求項１４】 請求項１３に記載の半導体装置の製造
    方法において、 前記エッチング除去は、フッ素系ガスを用いたドライエ
    ッチングにより行われることを特徴とする半導体装置の
    製造方法。
  15. 【請求項１５】 請求項１３に記載の半導体装置の製造
    方法において、 前記エッチング除去は、ウエットエッチングにより行わ
    れることを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 請求項６〜１５のいずれか一項に記載
    の半導体装置の製造方法において、 前記下層酸化膜を形成する工程の前に、 前記下地上面に拡散防止膜を形成する工程と、 該拡散防止膜に対してパターニングを行い、前記下地の
    下層配線領域上にのみ拡散防止膜を残存させる工程とを
    含むことを特徴とする半導体装置の製造方法。
JP2000345616A 1999-12-15 2000-11-13 半導体装置および半導体装置の製造方法 Expired - Fee Related JP3457277B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000345616A JP3457277B2 (ja) 1999-12-15 2000-11-13 半導体装置および半導体装置の製造方法
US09/736,140 US6825566B1 (en) 1999-12-15 2000-12-15 Semiconductor device with reduced interconnection capacity
US10/833,190 US7015137B2 (en) 1999-12-15 2004-04-28 Semiconductor device with reduced interconnection capacity

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP11-356196 1999-12-15
JP35619699 1999-12-15
JP2000345616A JP3457277B2 (ja) 1999-12-15 2000-11-13 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2001237313A true JP2001237313A (ja) 2001-08-31
JP3457277B2 JP3457277B2 (ja) 2003-10-14

Family

ID=26580391

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000345616A Expired - Fee Related JP3457277B2 (ja) 1999-12-15 2000-11-13 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
US (2) US6825566B1 (ja)
JP (1) JP3457277B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005083761A1 (ja) * 2004-02-26 2005-09-09 Nec Corporation 窒化物半導体装置のオーム性電極構造
JP2009182181A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 半導体装置
JP5242282B2 (ja) * 2008-07-31 2013-07-24 株式会社東芝 半導体装置とその製造方法
US8637395B2 (en) * 2009-11-16 2014-01-28 International Business Machines Corporation Methods for photo-patternable low-k (PPLK) integration with curing after pattern transfer
CN103187265B (zh) * 2011-12-31 2016-02-03 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN103295955B (zh) * 2012-03-02 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN107591357B (zh) * 2016-07-07 2020-09-04 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
CN106647014A (zh) * 2017-03-23 2017-05-10 京东方科技集团股份有限公司 彩膜基板及其制备方法、显示面板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612254A (en) * 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
JPH06140396A (ja) * 1992-10-23 1994-05-20 Yamaha Corp 半導体装置とその製法
JP2840228B2 (ja) 1995-11-10 1998-12-24 松下電器産業株式会社 埋め込み配線形成方法
JPH09139429A (ja) * 1995-11-10 1997-05-27 Nippon Steel Corp 半導体装置の製造方法
JPH09306988A (ja) * 1996-03-13 1997-11-28 Sony Corp 多層配線の形成方法
JP4022954B2 (ja) * 1997-01-29 2007-12-19 ソニー株式会社 複合材料及びその製造方法、基体処理装置及びその作製方法、基体載置ステージ及びその作製方法、並びに基体処理方法
US5904565A (en) * 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same
JP3445495B2 (ja) * 1997-07-23 2003-09-08 株式会社東芝 半導体装置
US5882996A (en) * 1997-10-14 1999-03-16 Industrial Technology Research Institute Method of self-aligned dual damascene patterning using developer soluble arc interstitial layer
JPH11317451A (ja) 1998-05-07 1999-11-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11330046A (ja) 1998-05-08 1999-11-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP3186040B2 (ja) * 1998-06-01 2001-07-11 日本電気株式会社 半導体装置の製造方法
JP2000106396A (ja) * 1998-09-29 2000-04-11 Sharp Corp 半導体装置の製造方法
JP2000150644A (ja) 1998-11-10 2000-05-30 Mitsubishi Electric Corp 半導体デバイスの製造方法
US6316349B1 (en) * 1998-11-12 2001-11-13 Hyundai Electronics Industries Co., Ltd. Method for forming contacts of semiconductor devices
US6372636B1 (en) * 2000-06-05 2002-04-16 Chartered Semiconductor Manufacturing Ltd. Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene

Also Published As

Publication number Publication date
US7015137B2 (en) 2006-03-21
US6825566B1 (en) 2004-11-30
JP3457277B2 (ja) 2003-10-14
US20040203226A1 (en) 2004-10-14

Similar Documents

Publication Publication Date Title
US6040243A (en) Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion
US4523372A (en) Process for fabricating semiconductor device
US5470793A (en) Method of via formation for the multilevel interconnect integrated circuits
JP3396135B2 (ja) 複数レベルのセルフアライン相互接続メタライゼーションを有する半導体構造の作成方法
US4824803A (en) Multilayer metallization method for integrated circuits
JPH0645464A (ja) 半導体コンタクトビア構成体及び方法
US6008114A (en) Method of forming dual damascene structure
JP3214475B2 (ja) デュアルダマシン配線の形成方法
JP3457277B2 (ja) 半導体装置および半導体装置の製造方法
JP2001135723A (ja) 半導体装置及びその製造方法
JP2000150641A (ja) 半導体装置の製造方法
JP4465211B2 (ja) 金属埋立て方法
US6797630B1 (en) Partial via hard mask open on low-k dual damascene etch with dual hard mask (DHM) approach
JPH10189592A (ja) 半導体装置の製造方法
JP2001176965A (ja) 半導体装置及びその製造方法
US5763324A (en) Method of manufacturing a semiconductor device with improved uniformity of buried conductor in contact holes
US7595252B2 (en) Method of manufacturing a semiconductor memory device
KR100242434B1 (ko) 반도체 장치의 콘택 형성방법
JP2000114259A (ja) 半導体装置における配線の形成方法
KR100265839B1 (ko) 반도체 소자의 금속배선 형 성방법
JP2005506700A (ja) 半導体回路製造のためのマルチレベル多結晶シリコンタイリング
KR100789612B1 (ko) 금속 배선 형성 방법
JP2000183166A (ja) 半導体装置の製造方法
JP2005197694A (ja) 半導体集積回路の配線製造方法
JPH04296041A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030722

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070801

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080801

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080801

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090801

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090801

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100801

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100801

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100801

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110801

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120801

Year of fee payment: 9

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120801

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees