JP2001229664A

JP2001229664A - メモリスマートカード用の入力回路

Info

Publication number: JP2001229664A
Application number: JP2000296390A
Authority: JP
Inventors: Christophe Moreaux; モロークリストフ
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1999-09-28
Filing date: 2000-09-28
Publication date: 2001-08-24
Also published as: EP1089218B1; EP1089218A1; FR2799026B1; FR2799026A1; US6497370B1; DE60000055D1; DE60000055T2

Abstract

(57)【要約】（修正有）【課題】カードと読み取り器のブラシ間の接触不良によ
ってカードが故障する危険性を除去する。【解決手段】メモリ集積回路用の入力回路２００がカー
ドと読み取り器１５０との直接接触により伝送される第
１のバイナリ信号ＳＡを受け、第１のバイナリデータＡ
によって変化し、メモリ１４０を制御する書込制御信号
ＷＲを出力する。入力回路は、第１のバイナリ信号ＳＡ
の電圧レベルを検査し、確認信号ＶＡＬを出力する制御
回路２２０と確認信号ＶＡＬがインアクティブにある時
書き込みコマンドＷＲを禁止する禁止回路２４０を備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明の目的は、メモリスマ
ートカード用の入力回路である。本発明は特に、カード
とリーダとの間の直接接触によって情報が伝送される、
電気的消去およびプログラムが可能なメモリを備えるス
マートカードの分野に関する。例えばこのタイプの回路
はテレフォンカードに適用される。このタイプの用途
に、使用されるメモリは一般的に約３００ビットの低容
量メモリである。メモリの一部は、例えばカードおよび
／またはその所有者および／またはその製造者を同定す
るコードを含む。メモリの他の部分は、特にテレフォン
カードの場合、ユニットカウンターを含んでいてもよ
い。

【０００２】メモリのアドレッシング、すなわち読み取
りおよび／または書き込み操作は順々に実施される。こ
のタイプのメモリを管理するには、一般的に３種類のコ
マンドで十分である。シフトおよび読み取りコマンドＲ
Ｅは、１個のメモリセルから次のメモリセルへと、操作
をシフトさせ、このため後者のセルの内容を読み取るこ
とができる。書き込みコマンドＷＲを用いて、操作が配
置されたメモリセルをプログラムする。最後に、初期化
コマンドＲＳＴはメモリのコマンドを初期化する、すな
わちメモリの第１のセルに位置し、命令を保留にするの
に使用される。

【０００３】こうして、ｎ番目のメモリセルをプログラ
ムするには、以下のコマンドが続けて実行される：初期
化コマンドＲＳＴで第１のメモリセルに位置し、（ｎ−
１）回のシフトおよび読み取りコマンドＲＥでｎ番目の
メモリセルに位置し、最後に書き込みコマンドＷＲでｎ
番目のセルをプログラムする。メモリの複数のセルを続
けてプログラムし、実行するコマンドの数を制限しなけ
ればならないとすると、シフトおよび読み取りコマンド
ＲＥおよび書き込みコマンドＷＲを連続させ、各書き込
みコマンドＷＲの後に初期化コマンドＲＳＴを必ずし
も、規則正しく実施しないようにすることができる。

【０００４】しかし、命令は読み取り器によって、注意
して伝達されなければならない。実際、メモリの特定の
セルの意図しないプログラミングにより、カードが操作
不能になり、よって使用できなくなることがある。

【０００５】

【従来の技術】従来の技術においては、シフトおよび読
み取りコマンドＲＥ、書き込みコマンドＷＲおよび初期
化コマンドＲＳＴは、２つのバイナリデータ要素ＡとＢ
の形にコード化され、２つのバイナリ信号ＳＡ、ＳＢの
形でカードに伝送される。これらのバイナリ信号ＳＡ、
ＳＢは読み取り器の出力端子と対応するカードの入力端
子との間の直接接触によって伝送される。例えば初期化
コマンドＲＳＴは、Ａ＝０およびＢ＝０にコード化さ
れ、シフトおよび読み取りコマンドＲＥはＡ＝０および
Ｂ＝１にコード化され、書き込みコマンドＷＲはＡ＝１
およびＢ＝１にコード化され、Ａ＝１およびＢ＝０の組
み合わせは使用されない。

【０００６】カード内部の入力回路は２つのバイナリ信
号ＳＡ、ＳＢを受け、メモリにシフトおよび読み取りコ
マンドＲＥおよび／または書き込みコマンドＷＲおよび
／または初期化コマンドＲＳＴを出力する。図１は、５
つの入力端子１０１〜１０５を備えるこの種の入力回路
１００の構造を示し、これらの入力端子にはそれぞれ第
１のバイナリ信号ＳＡ、クロック信号ＣＬＫ、第２のバ
イナリ信号ＳＢ、電源電圧Ｖｃｃおよびパワーオン信号
ＰＯＲが印加される。回路１００の各入力端子には、そ
れぞれ読み取り器１５０の１個の出力端子が対応する。
読み取り器１５０の出力端子に設けられたブラシは、カ
ードが読み取り器に挿入されると、カードの入力端子と
接触する。

【０００７】入力回路は、第１の読み取り回路および第
２の読み取り回路１１０、１２０およびデコーディング
回路１３０を有する。電源電圧Ｖｃｃは入力回路１００
の全ての素子に電力を供給する。第１の読み取り回路１
１０は比較器１１５およびフリップフロップ回路１１６
を有する。比較器１１５は、入力回路１００の入力端子
１０１に接続される正（＋）の端子として知られている
入力端子と、第１の基準電圧Ｖ１が印加される負（−）
の端子として知られている入力端子とを有する。比較器
１１５はまた、フリップフロップ回路１１６のＤ入力端
子に接続される出力端子を有し、フリップフロップ回路
１１６のクロック入力および初期化端子がそれぞれ入力
回路１００の入力端子１０２と１０５に接続される。

【０００８】第１の読み取り回路１１０は以下のように
動作する。比較器１１５は、その正の入力端子（＋）に
印加された信号ＳＡの電圧レベルと第１の基準電圧Ｖ１
を比較し、フリップフロップ回路１１６のＤ入力端子に
バイナリデータ要素Ａの形で比較の結果を出力する。ク
ロック信号ＣＬＫの立ち上がりエッジの間に、フリップ
フロップ回路１１６はデータ要素ＡをそのＱ出力端子に
伝送する。例えばバイナリデータ要素Ａは、バイナリ信
号ＳＡの電圧レベルが第１の基準電圧Ｖ１より高いとす
ると、「１」に等しい。そうでなければ「０」に等し
い。

【０００９】同様に、第２の読み取り回路１２０は、比
較器１２５を有し、その正の入力端子（＋）が入力端子
１０３に接続され、負の入力端子（−）には第１の基準
電圧Ｖ１が印加される。比較器１２５はまた、フリップ
フロップ回路１２６のＤ入力端子に接続された出力端子
を有し、フリップフロップ回路１２６のクロック入力端
子および初期化端子がそれぞれ入力回路１００の入力端
子１０２と１０５に接続される。第２の読み取り回路１
２０は第１の読み取り回路と同様に動作する：この回路
はバイナリ信号ＳＢを受け、第１の基準電圧Ｖ１に関し
てバイナリ信号ＳＢのレベルを表すバイナリデータ要素
Ｂを出力する。例えばバイナリデータ要素Ｂは、バイナ
リ信号ＳＢのレベルが基準電圧Ｖ１より高いとすると、
「１」に等しい。そうでなければ「０」に等しい。

【００１０】設計上、比較器１１５と１２５は、約２Ｖ
の電圧閾値ＶＨから約０．８Ｖの電圧閾値ＶＬの範囲の
ヒステレシス閾値を有する。比較器１１５、１２５の有
効な動作を得るには、閾値電圧ＶＬとＶＨの範囲の第１
の基準電圧Ｖ１が選択されるのが好ましい。フリップフ
ロップ回路１１６、１２６は読み取り回路１１０、１２
０の動作に必要不可欠なものではない。これらは、単に
デコーディング回路１３０に到達するバイナリデータ要
素Ａ、Ｂを同期するだけである。

【００１１】デコーディング回路１３０は、それぞれフ
リップフロップ回路１１６と１２６のＱ出力端子に接続
される２つの入力端子１３１、１３２を有する。３つの
出力回路１３５〜１３７において、デコーディング回路
１３０は、メモリ１４０に印加される３つの信号、すな
わちシフトおよび読み取り制御信号ＲＥ、書き込み信号
ＷＲおよび初期化信号ＲＳＴを出力する。この種の入力
回路を用いて、読み取り器によって与えられる命令は、
入力端子１０１、１０３で受けるバイナリ信号ＳＡ、Ｓ
Ｂの論理状態をデコードしてこのように翻訳される。

【００１２】しかし、メモリの特定のセルを意図しない
プログラミングからカードを保護しなくてはならない。
そうしなければスマートカードは破壊されるであろう。
例えば、カードが使用されておらず、入力端子がフロー
ティング状態の時、読み取り回路１１０、１２０は、書
き込みコマンドＷＲに対応するＡ＝１およびＢ＝１の組
み合わせを出力することが可能であってはならない。こ
のために、入力回路に保護装置を加えてもよく、カード
の入力端子がフローティング状態の時、入力回路には、
例えばＡ＝０で、Ｂが任意の値に等しいかシフトおよび
読み取りコマンドに対応するＡ＝１およびＢ＝０等の特
定の組み合わせが好ましい。書き込みコマンドに一致す
るＡ＝１およびＢ＝１の状態は、カードが使用されてな
い時に妨げられ、カードの意図しないプログラミングの
危険性が最小限になる。

【００１３】保護装置は、例えば図１に示されるように
並列抵抗ｒ_aであり、抵抗ｒ_aの一方の入力端子は入力端
子１０１に接続され，他の端子は接地されている。こう
して、入力端子１０１がフローティング状態の時、第１
の読み取り回路１１０はバイナリデータ要素Ａ＝０を出
力する。保護装置はまた、図１に破線で示される抵抗器
ｒ_bを備えていてもよく、その一方の入力端子は入力端
子１０１に接続され、もう一方の端子には電源電圧Ｖｃ
ｃが印加される。入力端子１０１がフローティング状態
の時、第１の読み取り回路はデータ要素Ａ＝１を出力す
る。この場合、入力端子１０３とアースの間に接続され
た抵抗器ｒ_cを保護装置に加えて、Ｂ＝０とし、書き込
みコマンドに一致するＡ＝１およびＢ＝１の組み合わせ
を防ぐように注意する。

【００１４】

【発明が解決しようとする課題】保護装置を加えること
で、カードが使用されない時、このカードの意図しない
メモリのプログラミングの危険を除去できる。しかし、
スマートカードは、困難な環境で作動することが多く、
カードの使用中にメモリの特定のセルの意図しないプロ
グラミングも図１のような回路で生じ得る。命令の翻訳
エラーは、特に読み取り器の出力端子と対応するカード
の入力端子間の接触がよくない時、読み取り器のブラシ
が不良である時、或いは、より頻繁には接触部がわずか
に酸化している時に起こる。実際、接触が不良である
時、書き込みコマンドＷＲはシフトおよび読み取りコマ
ンドＲＥとして翻訳されることがある。或いは逆に、シ
フトおよび読み取りコマンドＲＥを書き込みコマンドＷ
Ｒとして翻訳されてしまうことがあり、この結果、メモ
リのセルが意図しないプログラミングされてカードが作
動できなくなる危険が生じる。

【００１５】

【課題を解決するための手段】カードと読み取り器のブ
ラシ間の接触不良によってカードが故障する危険性を除
去するために、本発明は、入力回路と書き込みアクセス
可能なメモリを備える集積回路カードで、入力回路がカ
ードと読み取り器との直接接触により伝送される第１の
バイナリ信号を受け、第１のバイナリデータに依存する
書込制御信号を発生してメモリを制御し、入力回路が第
１の比較器を備え、この第１の比較器が前記第１のバイ
ナリ信号を受け、第１の基準電圧に関し前記第１のバイ
ナリ信号の電圧レベルを表す第１のデータ要素を発生
し、入力回路が：前記第１のバイナリ信号を受け、第１
のバイナリ信号の電圧レベルが第１の基準電圧と第１の
基準電圧より低い第２の基準電圧の間にあると、インア
クティブになる確認信号を出力する制御回路で、確認信
号が第１のバイナリ信号の電圧レベルが第１の基準電圧
より高いか、第２の基準電圧より低いとアクティブにな
る制御回路と、確認信号がインアクティブの時、書込制
御信号を禁止する禁止回路とを備える集積回路カードを
提案する。

【００１６】

【発明の実施の形態】好ましくは、第１の比較器が、第
１のバイナリ信号が印加される正の入力端子と第１の基
準電圧が印加される負の入力端子とを備え、この第１の
比較器は第１のデータ要素を出力端子に出力し、第１の
バイナリ信号のレベルは第１の基準電圧より高いと第１
のデータ要素が第１の論理状態にあり、そうでなければ
第２の論理状態にあり、制御回路が：第２の比較器であ
って、第１のバイナリ信号が印加される正の入力端子と
第２の基準電圧が印加される負の入力端子とを備え、こ
の第２の比較器が第２のデータ要素を出力端子に出力
し、第１のバイナリ信号のレベルが第２の基準電圧より
高いと第２のデータ要素が第１の論理状態にあり、そう
でなければ第２の論理状態にある第２の比較器と、第１
の論理ゲートであって、それぞれ第１のおよび第２の比
較器の出力端子に接続される２つの入力端子と確認信号
を出力する出力端子とを備え、第１のおよび第２のデー
タ要素が同じ論理状態にあると確認信号がアクティブ
で、第１のおよび第２のデータ要素が異なる論理状態に
あると確認信号がインアクティブである第１の論理ゲー
トとを備える。

【００１７】さらに好ましくは、制御回路がさらに、ク
ロック信号の立ち上がりエッジを受けると確認信号を記
憶して出力するフリップフロップ回路と、確認信号をイ
ンアクティブに保つ第２の論理ゲートとを備える。フリ
ップフロップ回路は、第２の論理ゲートの出力端子に接
続されるＤ入力端子と、クロック信号が印加されるクロ
ック入力端子と、初期化入力端子と、確認信号を出力す
るＱ出力端子とを備える。第２の論理ゲートは、それぞ
れ論理ゲートの出力端子とフリップフロップ回路のＱ出
力端子とに接続される２つの入力端子を有する。

【００１８】一実施例では、入力回路も第２のバイナリ
信号を受け、それぞれが第１のおよび第２のバイナリ信
号に依存するシフトおよび読み取り制御信号と初期化制
御信号を出力する。好ましくは、この場合の制御回路は
第３論理ゲートを備え、パワーオン信号を受けた時また
は初期化制御信号が入力回路で発生される時、確認信号
をアクティブにし、第３論理ゲートはパワーオン信号お
よび初期化制御信号がそれぞれ印加される２つの入力端
子およびフリップフロップ回路の初期化入力端子に接続
される出力端子を備える。

【００１９】一実施例では、禁止回路が第４論理ゲート
を備え、第４論理ゲートはそれぞれ書込制御信号および
確認信号が印加される２つの入力端子を備え、第４論理
ゲートは、確認信号がアクティブの場合書込制御信号
を、または確認信号がインアクティブの場合ゼロ制御信
号を出力する出力端子も備える。集積回路カードがさら
に確認信号をカードの読み取り器に出力する出力端子を
備えるのが好ましい。最後に好ましくは、集積回路が第
１の抵抗器および第２の抵抗器を備える保護装置を有
し、第１の抵抗器が入力端子とアースとの間に接続さ
れ、第２の抵抗器が入力端子と供給入力端子との間に接
続される。

【００２０】本発明は、第１のバイナリ信号が第１のお
よび第２の基準電圧間の不確実な領域にあると、カード
の機能を停止すること、特にあらゆる書き込み操作を停
止することを提案する。実際、第１のバイナリ信号が第
１の基準電圧から第２の基準電圧の範囲にあると、その
レベルが読み取り器が実際に印加したレベルに一致しな
いので（接触不良の場合）、受け取られた第１のバイナ
リ信号の電圧レベルは疑わしいかもしれないと考えられ
る。この場合、第１のバイナリ信号の電圧レベルは、入
力回路によって正確に読み取りおよび翻訳できないと見
なされ、こうした場合、回路を切断するのが好ましい。
このために、本発明の制御回路は、インアクティブ確認
信号を発生し、カードをオフモードにし、制御信号、特
に書込制御信号を禁止回路を用いてインアクティブにす
る。これ以降、書き込み操作を実施することは全くでき
ない。こうしてカード使用している間の接触不良により
カードが無効になる危険が排除される。

【００２１】読み取り器は次に、ユーザに異常を告げ、
カードを取りだし、必要な場合にはこれを再挿入するよ
うに提案する。カードが機能しないのが、単にカードと
読み取り器の接触不良である場合、カードを取りだし、
必要であれば、これらを被覆する微細な酸化物層を除去
するため、読み取り器に一度またはそれ以上再挿入する
だけで十分である。カードはもう接触不良による機能停
止状態ではなく、再使用できる。

【００２２】逆に、第１のバイナリ信号の電圧レベルが
第１の基準電圧より高いか、第２の基準電圧より低い場
合、第１のバイナリ信号の電圧レベルは確かであると見
なされる。この場合、制御回路はアクティブ確認信号を
出力する。こうして入力回路が標準的方法で動作する。

【００２３】本発明は、添付図面を参照した下記説明か
らより明確に理解され、他の特徴が明らかになるであろ
う。図１は先行技術の図を示し、これはすでに説明され
ている。図２、３および４の要素と同じ参照番号を有す
る図１の要素は同一である。

【００２４】

【実施例】図２は、簡略化した入力回路２００に適用さ
れる本発明の原理を説明する機能図である。この種の簡
略化した回路２００は、例えば単一のバイナリ信号を受
けるメモリスマートカードで用いられる。入力回路２０
０は、読み取り器１５０により第１のバイナリ信号ＳＡ
が印加される入力端子２０１を有し、読み取り制御信号
ＷＲを出力端子２０７で発生し、メモリ１４０を制御す
る。入力回路２００は第１の比較器１１５と、制御回路
２２０と、禁止回路２４０と、例えば並列な抵抗器ｒ_a
から成る保護装置を有し、この抵抗器は入力端子２０１
に接続される端子および回路のアースに接続される端子
を有する。

【００２５】第１の比較器１１５は、図１の比較器と同
一である。比較器の正の入力端子は入力端子２０１と接
続されてバイナリ信号ＳＡを受け、負の入力端子には第
１の基準電圧Ｖ１が印加される。比較器１１５は、第１
のバイナリ信号ＳＡが第１の基準電圧Ｖ１より高い場
合、アクティブの、例えば「１」に等しい信号ＷＲ₀を
出力する。もしそうでなければ、信号はインアクティ
ブ、例えば「０」に等しい。

【００２６】制御回路２２０は、それぞれ入力端子２０
１および比較器１１５の出力端子に接続される２つの入
力端子を有する。出力端子に、制御回路は以下の特性を
有する確認信号ＶＡＬを出力する。バイナリ信号ＳＡの
電圧レベルが第１の基準電圧Ｖ１より高い場合か、また
は第２の基準電圧Ｖ２より低い場合、確認信号ＶＡＬは
アクティブで、例えば「１」に等しい論理状態にある。
そうでなければ、すなわち第１のバイナリ信号ＳＡの電
圧レベルが第１のおよび第２の基準電圧Ｖ１、Ｖ２の間
にある場合、確認信号ＶＡＬはインアクティブである。
これは例えば「０」に等しい第２の論理状態であり、制
御回路２２０が再初期化されるまでインアクティブに維
持される。

【００２７】好ましくは、第１のおよび第２の基準電圧
は、電圧閾値ＶＨおよびＶＬに近くなるように選択さ
れ、例えばＶ１は０．８〜２ＶおよびＶ２が約０．８Ｖ
である。そのため、確認信号ＶＡＬは、比較器１１５の
動作の不確実な領域で、或いは入力回路２００の入力端
子２０１で実際に受けた信号ＳＡの電圧レベルに疑いが
ある場合、インアクティブになる。禁止回路２４０は信
号ＷＲ₀および確認信号ＶＡＬを受け、以下の特性を有
する書込制御信号ＷＲを出力する。確認信号ＶＡＬがア
クティブの場合、書込制御信号ＷＲは信号ＷＲ₀に等し
い。逆に、確認信号ＶＡＬがインアクティブの場合、書
込制御信号ＷＲはインアクティブ、例えば「０」に等し
い論理状態のままである。

【００２８】単一のバイナリ信号ＳＡを受け、単一の制
御信号ＷＲ₀を出力する先行技術の入力回路の場合、第
１のおよび第２の読み取り回路１１０、１２０およびデ
コーディング回路１３０で構成される組立体は、単一の
比較器１１５に制限されることに注意しなければならな
い。実際、唯一の信号ＳＡを入力回路で受けるとする
と、デコーディング回路１３０同様、第２の読み取り回
路１２０は不必要になり、除去してもよい。この場合の
制御信号ＷＲ₀は、第１の読み取り回路１１０によって
発生されるバイナリデータ要素Ａに等しい。さらに、フ
リップフロップ回路１１６は必要不可欠ではなく、１つ
のバイナリ信号ＳＡの他にそれ自体が同期されるものが
無いのでなくてもよい。

【００２９】第１のおよび第２の読み取り回路１１０、
１２０およびデコーディング回路１３０で構成される組
立体は、単一のバイナリ信号ＳＡの形で命令を受けるス
マートカードを考える場合には、１個の比較器１１５に
制限される。図２の入力回路２００の動作のより完全な
説明を得るため、読み取り器１５０とスマートカードの
接触不良の問題を説明する必要がある。

【００３０】読み取り器の出力端子１５１およびカード
の対応する入力端子２０１の接触は、図２において破線
で示される直列の抵抗器Ｒを備えるモデルで表すことが
できる。並列抵抗器ｒ_aが存在するため、抵抗器Ｒとｒ_a
の間に分圧ブリッジが成立する。

【００３１】例えば、メモリへの書き込み操作について
考えると、入力回路２００の出力でアクティブの書込制
御信号ＷＲを得ることが求められている。このため、回
路（図２では示されていない）の電源電圧Ｖｃｃに等し
い電圧が読み取り器の出力端子１５１に印加される。カ
ードの入力端子２０１に対応するバイナリ信号ＳＡは、
Ｖｃｃ^*ｒ_a／（Ｒ＋ｒ_a）に等しい電圧レベルにある。
接触が良好である場合、抵抗器Ｒはゼロの値を有し、バ
イナリ信号ＳＡはＶｃｃに等しい電圧レベルにあり；第
１の比較器１１５は望ましい信号、すなわちＷＲ₀＝１
を出力する。さらに、信号ＳＡの電圧レベルが第１の基
準電圧Ｖ１より高い場合、制御回路により発生される確
認信号ＶＡＬはアクティブであり、書込制御信号ＷＲは
ＷＲ₀に等しく；書き込み操作は、ＷＲ＝１の場合に実
行できる。

【００３２】読み取り器の出力端子１５１とカードの対
応する入力端子２０１の間の接触が不良である場合、抵
抗器Ｒは、電源電圧Ｖｃｃに等しい電圧が読み取り器の
出力端子１５１に印加される時、入力端子１０１に現れ
る信号ＳＡが第１のおよび第２の基準電圧Ｖ１、Ｖ２の
間の電圧レベルになるような値になることがあり；第１
の比較器１１５はＷＲ₀＝１を得るのが望ましいのに、
Ｗｒ₀＝０を出力する。同時に、信号ＳＡのレベルが第
１のおよび第２の基準電圧Ｖ１、Ｖ２の範囲にあるの
で、制御回路がインアクティブ確認信号ＶＡＬを出力
し、禁止回路２４０で生成される書込制御信号ＷＲはイ
ンアクティブで０に等しい。従って、信号Ｗｒ₀が何で
あれ、信号ＳＡの電圧レベルが第１のおよび第２の基準
電圧Ｖ１、Ｖ２の間にある時、書込制御信号ＷＲはイン
アクティブのままである。故意のまたは意図しないプロ
グラミングがこれ以上不可能であり、カードはオフであ
る。接触不良の場合のカードの無効化の危険性は除去さ
れる。

【００３３】本発明の原理は、保護装置が入力端子２０
１とアースの間に接続される並列抵抗器ｒ_aで構成され
る場合について説明されている。しかし、本発明は保護
装置が、入力端子２０１に接続される端子と電源電圧Ｖ
ｃｃが印加される他の端子とを備える抵抗器ｒ_b（図２
に破線で示される）で構成される場合にも使用できる。
単に、この場合、第１の基準電圧Ｖ１が第２の基準電圧
Ｖ２より小さくなるよう、例えばＶ１が約０．８Ｖ、Ｖ
２が約２Ｖになるように選択される。

【００３４】メモリの書込操作が全く認識されない場
合、入力回路２００の出力で書込制御信号ＷＲがインア
クティブになるのが好ましい。このため、ゼロ電圧が読
み取り器の出力端子１５１に印加される。カードの入力
端子２０１におけるバイナリ信号ＳＡは、Ｖｃｃ^*Ｒ／
（Ｒ＋ｒ_b）に等しい電圧レベルである。読み取り器と
カード間の接触が良好の場合、抵抗Ｒはゼロであり、信
号ＳＡもゼロである。第１の比較器は望ましい制御信号
すなわちＷＲ＝０を出力する。第１の比較器は所望の制
御信号、すなわちＷＲ＝０を出力する。逆に、カードと
読み取り器の接触が不良の場合、抵抗Ｒは信号ＳＡの電
圧レベルが第１の基準電圧から第２の基準電圧の範囲に
なるような値をとるであろう。第１の比較器は、ＷＲ₀
＝０を得ることが求められているところ、ＷＲ₀＝１を
出力する。しかし、制御回路はインアクティブの信号Ｖ
ＡＬを発生し、書込制御信号ＷＲはインアクティブのま
まである。カードはオフであり、カードの意図しないプ
ログラミングは不可能である。

【００３５】本発明は、例えば図１の回路等より複雑な
入力回路で実施することもできる。図３は、図１に関し
て以下のように修正されたものである。制御回路２２０
および禁止回路２４０が加えられた。制御回路２２０は
比較器２２２と、２つの論理ゲート２２４、２２５と、
フリップフロップ回路２２６とを備える。比較器２２２
は比較器１１５と同一であり；この正の入力端子（＋）
が入力端子１０１に接続され、第２の基準電圧Ｖ２が負
の入力端子（−）に印加される。比較器２２２は、第１
のバイナリ信号ＳＡの電圧レベルが第２の基準電圧Ｖ２
より高いと、「１」に等しいバイナリデータ要素Ｃを出
力する。そうでなければ「０」に等しい。

【００３６】論理ゲート２２４は、例えばＸＮＯＲ型ゲ
ートであり、それぞれ比較器１１５と２２２の出力端子
に接続された２つの入力端子を有する。論理ゲート２２
５はＡＮＤ型ゲートであるのが好ましく、２つの入力端
子および１つの出力端子を有する。フリップフロップ回
路２２６は、Ｄデータ入力端子、クロック入力端子ＣＫ
および非反転初期化端子を有し、それぞれ論理ゲート２
２５の出力端子および入力回路２００の入力端子１０２
と１０５に接続されている。フリップフロップ回路２２
６はまた、確認信号ＶＡＬを出力する制御回路２２０の
出力端子に接続され、また論理ゲート２２５の一つの入
力に接続された出力端子を有し、論理ゲート２２５の他
の入力は論理ゲート２２４の出力端子に接続されてい
る。フリップフロップ回路２２６は本発明の実施に不可
欠なものではなく、省略してもよい。この回路は、同一
のクロック信号ＣＬＫによってデコーディング回路１３
０に伝送される確認信号ＶＡＬとバイナリデータ要素Ａ
およびＢを同期することによって、回路全体の機能を改
良する。

【００３７】図３の禁止回路２４０は論理ゲート２４
１、例えばＡＮＤ型の論理ゲートを備え、論理ゲート２
４１はそれぞれデコーディング回路の出力端子１３６に
接続されて制御信号ＷＲ₀を受ける入力端子とフリップ
フロップ回路２２６のＱ出力端子に接続されて確認信号
ＶＡＬを受ける入力端子とを有する。論理ゲート２４１
はまた、入力回路２００の出力端子２０７に接続された
出力端子を有し、以下の書込制御信号ＷＲを出力する：ＶＡＬ＝１の場合、ＷＲ＝ＷＲ₀ ＶＡＬ＝０の場合、ＷＲ＝０。

【００３８】ＡＮＤゲート２４１は、本発明の禁止回路
の一実施例に過ぎず、この回路を作製するのに不可欠な
点は確認信号がインアクティブである時、書込制御信号
ＷＲをインアクティブに保つことである。例えば、信号
ＷＲ₀と０とみなされる信号との間で制御信号ＷＲを切
り替える選択スイッチ回路を備える禁止回路を使用する
こともできる。図３の入力回路２００の全体の動作は、
以下の通りである。カードが読み取り器に挿入され、電
力供給されると、信号ＰＯＲはフリップフロップ回路１
１６、１２６および２２６を初期化する。確認信号ＶＡ
Ｌがアクティブにされる：ＶＡＬ＝１。デコーディング
回路１３０は論理「０」を入力端子１３１および１３２
で受け、信号ＲＥ＝０、ＲＳＴ＝１およびＷＲ₀＝０を
出力する。こうして信号ＷＲはゼロにある。

【００３９】命令が読み取り器によってカードに送られ
ると、入力回路２００はバイナリ信号ＳＡ、ＳＢを受け
る。第１および第２の読み取り回路１１０、１２０は、
バイナリ信号ＳＡ、ＳＢの論理状態を表すバイナリデー
タ要素ＡとＢを出力する。デコーディング回路１３０は
対応する信号ＲＥ、ＷＲ₀およびＲＳＴを出力する。同
時に、バイナリ信号ＳＡの電圧レベルが第１の基準電圧
Ｖ１より高いか、または第２の電圧レベルＶ２より低い
場合、第１の読み取り回路１１０の比較器１１５と制御
回路２２０の比較器２２２は同じ結果を出力し、論理ゲ
ート２２４は「１」に等しいアクティブな信号を出力す
る。ゲート２２５は２つのアクティブな信号を２つの入
力端子で受け、アクティブな確認信号ＶＡＬをフリップ
フロップ回路２２６のＤ入力端子に出力する。クロック
信号ＣＬＫの立ち上がりエッジの間、フリップフロップ
回路２２６は、確認信号ＶＡＬを制御回路の出力端子に
送る。

【００４０】禁止回路２４０は、制御信号ＷＲ₀に等し
い書込制御信号ＷＲを出力する。逆に、信号ＳＡの電圧
レベルが第１の基準電圧Ｖ１より低く、第２の基準電圧
Ｖ２より高い場合、比較器１１５および２２２は異なる
結果を出力する。この場合、入力端子２０１で受けた信
号ＳＡの電圧レベルに関して疑問があり、論理ゲート２
２４がインアクティブな信号を出力する限り、信号ＳＡ
は入力回路によって正確に読み取り且つ翻訳することは
できないと推定される。ゲート２２５は、入力の少なく
とも１つにインアクティブな信号を受けるので、これは
フリップフロップ回路２２６のＤ入力端子にアクティブ
な確認信号ＶＡＬを出力する。クロック信号ＣＬＫの立
ち上がりエッジの間、フリップフロップ回路２２６はイ
ンアクティブな確認信号ＶＡＬを制御回路の出力端子に
転送する。禁止回路２４０は「０」に等しい書込制御信
号ＷＲを出力する：書込制御はこうして禁止される。

【００４１】その後、信号ＳＡの電圧レベルがＶ１より
高くなるか、またはＶ２より低くなると、第１の読み取
り回路１１０の比較器１１５および制御回路２２０の比
較器２２２は同じ結果を出力し、論理ゲート２２４は
「１」に等しいアクティブな信号を出力する。確認信号
ＶＡＬは以前からインアクティブなので、ゲート２２５
の入力端子の１つはインアクティブな信号を受け、ゲー
トはフリップフロップ回路２２６のＤ入力端子にインア
クティブな信号ＶＡＬを出力する。確認信号ＶＡＬはイ
ンアクティブに維持され、信号ＳＡの電圧レベルが、ゼ
ロに近いかＶｃｃに近い適切な値に戻っても書き込み操
作はこれ以上不可能になる。確認信号ＶＡＬは、この場
合、パワーオン信号ＰＯＲによって再初期化されなけれ
ばならず、そうすればカードを再び使えるようになる。

【００４２】上述の本発明の一実施例において、保護装
置が入力端子２０１とアースの間に接続される並列抵抗
器ｒ_aで構成される場合、制御回路２２０および禁止回
路は信号ＳＡの電圧レベルを制御し、書込制御信号ＷＲ
を禁止するために用いられる。しかし、本発明は、保護
装置が入力端子２０１に接続される端子および電源電圧
Ｖｃｃが印加される端子を備える抵抗器ｒ_b（図２に破
線で示される）で構成される場合にも実施できる。この
場合、本発明の制御回路および禁止回路は上記の実施例
のものと同一である。単に、第１の基準電圧Ｖ１は第２
の基準電圧Ｖ２より下になるように選択されるのが好ま
しい。例えばＶ１は約０．８Ｖ、Ｖ２は約２Ｖとなる。

【００４３】同様に、本発明の制御回路２２０および禁
止回路２４０は、信号ＳＢの電圧レベルを制御するのに
用いてもよい。カードの、その他全ての入力端子の電圧
レベルを確認するため、単に、比較器１１５、１２５ま
たは２２２と同一な比較器を備える単純化した制御回路
を用いることも可能である。図４は、本発明の可能な改
良を示す入力回路２００の概念図である。これらの改良
はそれぞれ別々に、或いは他のものと一緒に、本発明の
基本的な操作を変更せずに用いることができる。

【００４４】本発明の第１の改良点は、抵抗器ｒ_aおよ
び抵抗器ｒ_bを備える保護装置を用いることで得られ
る。抵抗器ｒ_aは入力端子２０１とアースの間に接続さ
れ、抵抗器ｒ_bは入力端子２０１と電源入力端子２０５
の間に接続される。抵抗器ｒ_aおよびｒ_bの値は、入力端
子２０１がフローティング状態にある時、入力端子２０
１の電圧が第１のおよび第２の基準電圧Ｖ１、Ｖ２の間
になるように選択される。このような保護装置を用い
て、カードが使用されず、メモリの書き込みが実施され
ない時、制御回路はインアクティブの確認信号を出力す
る。

【００４５】実際には、抵抗器ｒ_a、ｒ_bは入力端子２０
１をわずかにバイアスする高抵抗のトランジスタを用い
て作られる。これは、入力端子２０１がフローティング
状態にある時、抵抗器ｒ_a、ｒ_bにはほとんど電流が流れ
ないことを意味する。逆に、カードが読み取り器に挿入
されると、読み取り器は、端子２０１で抵抗器ｒ_a、ｒ_b
の効果を排除するのに十分な値の電流と電圧を検出す
る。抵抗器ｒ_a、ｒ_bは、カードが読み取り器に挿入され
る時、入力端子２００の通常の働きを変更しない。

【００４６】本発明の他の改良点は、入力回路２００に
フリップフロップ回路２２６のＱ出力端子に接続される
出力端子２０９を加えることである。従って、読み取り
器は迅速に、信号ＳＡのレベルに何らかの疑いがあるか
どうかの情報が与えられる。制御回路２２０に論理ゲー
ト２２８を加えることも可能である。論理ゲート２２８
は、それぞれ入力端子１０５に接続されてパワーオン信
号ＰＯＲを受ける入力端子と、デコーディング回路１３
０の出力端子１３６に接続されて初期化制御信号ＲＳＴ
を受ける入力端子とを有する。ゲート２２８は、フリッ
プフロップ回路２２６の初期化入力端子に接続された出
力端子を有する。ゲート２２８は例えばＯＲ型ゲートで
ある。このゲートは確認信号ＶＡＬをアクティブにし、
つまりパワーオン信号ＰＯＲおよび初期化制御信号ＲＳ
Ｔでこれを「１」にする。従って誤った読み取りの後に
数Ａが正確に読み取られる場合、ＰＯＲ信号を用いて入
力回路を完全に再初期化する必要はなくなる。よって、
とりわけ、入力回路のフリップフロップ回路２２６以外
のフリップフロップ回路に含まれるデータの損失が防止
される。

【００４７】本発明は、禁止回路２４０へ、２つの入力
端子および１つの出力端子を備える論理ゲート２４２を
加える改良ができる。論理ゲート２４２は読み取り制御
信号ＲＥを第１の入力端子で、確認信号を第２の入力端
子で受ける。論理ゲート２４２はメモリのシフトおよび
読み取りコマンドＲＥを禁止できる。禁止回路２４０
は、例えばＡＮＤゲート２４３を加えて、初期化信号Ｒ
ＳＴを禁止するのに用いられる。しかしこの改良は、制
御回路２２０が論理ゲート２２８を備えていると実施で
きない。実際、信号ＲＳＴが禁止回路２４０でインアク
ティブに保持されると、制御回路２２０の初期化信号と
して使用できなくなる。

【００４８】本発明の他の可能な改良点は、フリップフ
ロップ回路２３０およびインバータ２３２を読み取り回
路１１０に加えることである。フリップフロップ回路２
３０は例えば非同期の双安定記憶機構を有し、一般的に
ＲＳ型フリップフロップ回路として知られている。この
回路は、２つの入力端子ＲとＳを有し、それぞれ比較器
１１５の出力端子と、インバータ２３２により比較器２
２２の出力端子とに接続される。最後にフリップフロッ
プ回路２３０はフリップフロップ回路１１６のＤ入力端
子に接続されたＱ出力端子を有する。

【００４９】比較器１１５、２２２、フリップフロップ
回路２３０およびインバータ２３２を備える組立体は、
以下のように動作する一般にシュミットトリガと呼ばれ
るヒステレシス比較器に相当する回路を形成する。初め
に、信号ＳＡのレベルが比較器１１５および２２２の負
の入力端子に印加される基準電圧Ｖ１およびＶ２より低
いと仮定する。比較器１１５および２２２はその出力端
子に「０」を出力し、フリップフロップ回路２３０はそ
れぞれその入力端子ＳとＲで「０」と論理「１」を受
け、そのＱ出力端子において論理「０」を出力する。基
準電圧Ｖ１が基準電圧Ｖ２より高いことも仮定される。

【００５０】信号ＳＡの電圧レベルが上昇し、第２の基
準電圧Ｖ２を超えると、比較器２２２の出力は「１」と
なり、比較器１１５の出力は「０」のままである。フリ
ップフロップ回路２３０の入力端子Ｒはその状態を変え
るが、Ｑ出力端子は「０」のままである。信号ＳＡの電
圧レベルがさらに上昇し、第１の基準電圧Ｖ１を超える
と、比較器１１５の出力端子はその状態をフリップフロ
ップ回路２３０の入力端子Ｓと共に変える。この結果、
出力端子は「１」になる。

【図面の簡単な説明】

【図１】図１は、先行技術のメモリ集積回路用の入力回
路の図である。

【図２】図２は、本発明の原理を説明する機能的概念図
である。

【図３】図３は、本発明を実施するメモリ集積回路の入
力回路の図である。

【図４】図４は、図３の回路の改良可能な点を示す入力
回路の図である。

【符号の説明】

１１５第１の比較器１４０メモリ１５０読み取り器２００入力回路２２０制御回路２２２第２の比較器２２６フリップフロップ回路２４０禁止回路ＳＡ第１のバイナリ信号ＳＢ第２のバイナリ信号ＷＲ書込制御信号ＲＥ読み取り制御信号ＲＳＴ初期化制御信号ＶＡＬ確認信号Ｖ１第１の基準電圧Ｖ２第２の基準電圧

Claims

【特許請求の範囲】

【請求項１】入力回路と書き込みアクセス可能なメモ
リを備える集積回路カードで、入力回路がカードと読み
取り器との直接接触により伝送される第１のバイナリ信
号を受け、第１のバイナリデータに依存する書込制御信
号を発生してメモリを制御し、入力回路が第１の比較器を備え、この第１の比較器が前
記第１のバイナリ信号を受け、第１の基準電圧に関し前
記第１のバイナリ信号の電圧レベルを表す第１のデータ
要素を発生し、入力回路が：前記第１のバイナリ信号を受け、第１のバ
イナリ信号の電圧レベルが第１の基準電圧と第１の基準
電圧より低い第２の基準電圧の間にあると、インアクテ
ィブになる確認信号を出力する制御回路で、確認信号が
第１のバイナリ信号の電圧レベルが第１の基準電圧より
高いか、第２の基準電圧より低いとアクティブになる制
御回路と、確認信号がインアクティブの時、書込制御信号を禁止す
る禁止回路とを備えることを特徴とする集積回路カー
ド。
【請求項２】第１の比較器が、第１のバイナリ信号が
印加される正の入力端子と第１の基準電圧が印加される
負の入力端子とを備え、この第１の比較器は第１のデー
タ要素を出力端子に出力し、第１のバイナリ信号のレベ
ルは第１の基準電圧より高いと第１のデータ要素が第１
の論理状態にあり、そうでなければ第２の論理状態にあ
り、制御回路が：第２の比較器であって、第１のバイナリ信
号が印加される正の入力端子と第２の基準電圧が印加さ
れる負の入力端子とを備え、この第２の比較器が第２の
データ要素を出力端子に出力し、第１のバイナリ信号の
レベルが第２の基準電圧より高いと第２のデータ要素が
第１の論理状態にあり、そうでなければ第２の論理状態
にある第２の比較器と、第１の論理ゲートであって、それぞれ第１のおよび第２
の比較器の出力端子に接続される２つの入力端子と確認
信号を出力する出力端子とを備え、第１のおよび第２の
データ要素が同じ論理状態にあると確認信号がアクティ
ブで、第１のおよび第２のデータ要素が異なる論理状態
にあると確認信号がインアクティブである第１の論理ゲ
ートとを備えることを特徴とする請求項１に記載の集積
回路。
【請求項３】制御回路（２２０）が、クロック信号
（ＣＬＫ）の立ち上がりエッジを受けると確認信号（Ｖ
ＡＬ）を記憶して出力するフリップフロップ回路（２２
６）と、確認信号（ＶＡＬ）をインアクティブに保つ第
２の論理ゲート（２２５）とを備えることを特徴とする
請求項２に記載の集積回路。
【請求項４】フリップフロップ回路（２２６）が、第
２の論理ゲート（２２５）の出力端子に接続されるＤ入
力端子と、クロック信号（ＣＬＫ）が印加されるクロッ
ク入力端子（ＣＫ）と、初期化入力端子と、確認信号
（ＶＡＬ）を出力するＱ出力端子とを備え、第２の論理
ゲート（２２５）がそれぞれ論理ゲート（２２４）の出
力端子とフリップフロップ回路（２２６）のＱ出力端子
とに接続される２つの入力端子を有することを特徴とす
る請求項２または３に記載の集積回路。
【請求項５】入力回路（２００）も第２のバイナリ信
号（ＳＢ）を受け、それぞれが第１のバイナリ信号（Ｓ
Ａ）および第２のバイナリ信号（ＳＢ）に依存するシフ
トおよび読み取り制御信号（ＲＥ）と初期化制御信号
（ＲＳＴ）を出力することを特徴とする請求項１〜４の
いずれか１項に記載の集積回路。
【請求項６】制御回路（２２０）が、第３論理ゲート
を備え、パワーオン信号を受けた時または初期化制御信
号が入力回路で発生される時、確認信号をアクティブに
し、第３論理ゲートはパワーオン信号および初期化制御
信号がそれぞれ印加される２つの入力端子およびフリッ
プフロップ回路の初期化入力端子に接続される出力端子
を備えることを特徴とする請求項５に記載の集積回路。
【請求項７】禁止回路が第４論理ゲートを備え、第４
論理ゲートはそれぞれ書込制御信号および確認信号が印
加される２つの入力端子を備え、第４論理ゲートは、確
認信号がアクティブの場合書込制御信号を、または確認
信号がインアクティブの場合ゼロ制御信号を出力する出
力端子も備えることを特徴とする請求項１〜６のいずれ
か１項に記載の集積回路。
【請求項８】禁止回路（２４０）が第５の論理ゲート
（２４２）を備え、第５の論理ゲートがそれぞれシフト
および読み取り制御信号（ＲＥ）と確認信号（ＶＡＬ）
とが印加される２つの入力端子を備え、確認信号（ＶＡ
Ｌ）がアクティブの場合にシフトおよび読み取り制御信
号（ＲＥ）を出力し、確認信号（ＶＡＬ）がインアクテ
ィブの場合にゼロ制御信号出力する出力端子も備えるこ
とを特徴とする請求項５〜７のいずれか１項に記載の集
積回路。
【請求項９】さらに確認信号（ＶＡＬ）をカードの読
み取り器（１５０）に出力する出力端子（２０９）を備
えることを特徴とする請求項１〜８のいずれか１項に記
載の集積回路カード。
【請求項１０】第１の抵抗器（ｒ_a）および第２の抵
抗器（ｒ_b）を備える保護装置を有し、第１の抵抗器が
入力端子（２０１）とアースとの間に接続され、第２の
抵抗器が入力端子（２０１）と供給入力端子（２０４）
との間に接続されることを特徴とする請求項１〜９のい
ずれか１項に記載の集積回路カード。