JPS60117340A - 故障護機能を備えた電子システム - Google Patents
故障護機能を備えた電子システムInfo
- Publication number
- JPS60117340A JPS60117340A JP59240388A JP24038884A JPS60117340A JP S60117340 A JPS60117340 A JP S60117340A JP 59240388 A JP59240388 A JP 59240388A JP 24038884 A JP24038884 A JP 24038884A JP S60117340 A JPS60117340 A JP S60117340A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- line
- memory
- signal
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006378 damage Effects 0.000 abstract 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Control Of Stepping Motors (AREA)
- Circuit For Audible Band Transducer (AREA)
- Logic Circuits (AREA)
- Selective Calling Equipment (AREA)
- Amplifiers (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Details Of Television Scanning (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子システムに関し、特にマイクロプロセッサ
の故障による電子回路への影響を保護する装置に関する
。。
の故障による電子回路への影響を保護する装置に関する
。。
マイクロプロセッサシステムはマイクロコード制御下で
作動する。マイクロプロセッサシステムは種々の支援回
路例えばメモリ、タイマおよびレジスタによって補助さ
れて所定のタスクを実行する。マイクロプロセッサは電
気的接続を介して支援回路を制御する。マイクロプロセ
ッサによって実行された論理ステップは支援回路に特定
の電子状態を引き起こす。マイクロプロセッサが故障し
た場合、支援回路が誤った影響を受け、誤った電子状態
に入る場合がある。支援回路中のメモリ部品の保護は故
障からの回復あるいは故障の形態を決定するのに重要で
ある。マイクロプロセッサの欠点は支援回路の電子状態
を故障したマイクロプロセッサによって引き起こされた
誤りから保護する能力を有しないことにある。
作動する。マイクロプロセッサシステムは種々の支援回
路例えばメモリ、タイマおよびレジスタによって補助さ
れて所定のタスクを実行する。マイクロプロセッサは電
気的接続を介して支援回路を制御する。マイクロプロセ
ッサによって実行された論理ステップは支援回路に特定
の電子状態を引き起こす。マイクロプロセッサが故障し
た場合、支援回路が誤った影響を受け、誤った電子状態
に入る場合がある。支援回路中のメモリ部品の保護は故
障からの回復あるいは故障の形態を決定するのに重要で
ある。マイクロプロセッサの欠点は支援回路の電子状態
を故障したマイクロプロセッサによって引き起こされた
誤りから保護する能力を有しないことにある。
本発明の目的は支援回路を保護することにある。
フリップフロップ等の論理ラッチをマイクロプロセッサ
と支援回路との間に加えると支援回路は保護される。マ
イクロプロセッサは論理ランチと支援回路の両方に影響
を及ぼすが、論理ランチよりも先に支援回路に影響を及
ぼずことはできない。
と支援回路との間に加えると支援回路は保護される。マ
イクロプロセッサは論理ランチと支援回路の両方に影響
を及ぼすが、論理ランチよりも先に支援回路に影響を及
ぼずことはできない。
論理ランチはマイクロプロセッサによって支援回路が影
響を及ぼされるようにする。従って、マイクロプロセッ
サは支援回路に影響を及ぼすためにはシーフェンスのコ
ードを正確に特定の順番で実行する必要がある。マイク
ロプロセッサはまずアーム、即ちランチをセットしなけ
ればならず、その後支援回路に影響を及ぼす。マイクロ
プロセッサが通常の故障モードにある間は特定のシーフ
ェンスは発生しない。従って、マイクロプロセッサは、
マイクロプロセッサが９ｉｉの故障モードにある間は支
援回路に故障の影響を与えない。これによって故障した
マイクロプロセッサから支援回路が保護される。通信回
路の接続により、遠隔インテリジェント装置が支援回路
に質問信号を送ることができる。遠隔インテリジェント
装置はこの時に支援回路の電子状態を決定する。診断機
能および保全機能が遠隔インテリジェント質問によって
成される。この保護は、マイクロプロセッサによって誤
って書き込まれるべきでない重要な記憶情報に特に適用
することができる。
響を及ぼされるようにする。従って、マイクロプロセッ
サは支援回路に影響を及ぼすためにはシーフェンスのコ
ードを正確に特定の順番で実行する必要がある。マイク
ロプロセッサはまずアーム、即ちランチをセットしなけ
ればならず、その後支援回路に影響を及ぼす。マイクロ
プロセッサが通常の故障モードにある間は特定のシーフ
ェンスは発生しない。従って、マイクロプロセッサは、
マイクロプロセッサが９ｉｉの故障モードにある間は支
援回路に故障の影響を与えない。これによって故障した
マイクロプロセッサから支援回路が保護される。通信回
路の接続により、遠隔インテリジェント装置が支援回路
に質問信号を送ることができる。遠隔インテリジェント
装置はこの時に支援回路の電子状態を決定する。診断機
能および保全機能が遠隔インテリジェント質問によって
成される。この保護は、マイクロプロセッサによって誤
って書き込まれるべきでない重要な記憶情報に特に適用
することができる。
第１図を参照する。マイクロプロセッサ１０はデータ通
信用アドレスライン１２を使用している。
信用アドレスライン１２を使用している。
アドレスライン１２はアドレスデコーダ１４．１６に接
続されている。アドレスデコーダ１４．１６はアドレス
ライン１２上のアドレスをデコードする。ライン１８上
のデコーダ１４の出力を選択するアドレスはライン２０
上のデコーダ１６の出力を選択するアドレスとは異なっ
ている。デコーダ】４．１６は動作状態で低電位である
信号を出力するが、これらデコーダ１４．１６はマイク
ロプロセッサ１０によって使用可能状態とされる。
続されている。アドレスデコーダ１４．１６はアドレス
ライン１２上のアドレスをデコードする。ライン１８上
のデコーダ１４の出力を選択するアドレスはライン２０
上のデコーダ１６の出力を選択するアドレスとは異なっ
ている。デコーダ】４．１６は動作状態で低電位である
信号を出力するが、これらデコーダ１４．１６はマイク
ロプロセッサ１０によって使用可能状態とされる。
マイクロプロセッサ１０はライン２２上に書込み制御信
号を出力し、ライン２４上に読出し制御信号を出力する
。ライン２２上のこの書込み制御信号とライン２４上の
読出し制御信号は動作状態で出力が低くなる。ライン２
２上のこの書込み制御出力は書込みデコーダ１４を作動
させ、ライン２４上の読出し制御出力はぼ続出しデコー
ダ１６を作動させる。書込みデコーダ１４はライン１８
上に作動時に低い制御出力を発生する。またこの制御ラ
インはメモリ２６を作動させるのに使用される。フリッ
プフロップ３０はメモリ２６を保護するのに使用される
。ここではメモリ２６である支援回路は定められた状態
を有する。ゲート２８はデｊ−ダ１４から′のライン１
８上の制御出力を通過してメモリ２６を使用可能状態と
することができる。読出しデコーダ１６はライン２０上
に作動時に低い制御出力を発生する。ライン２０上の制
御出力はフリップフロップ３０をセット即ちアームする
のに使用基れる。マイクロプロセッサ１０は従って読出
しデコーダ１６を使用してフリップフロップ３０をセッ
トする。
号を出力し、ライン２４上に読出し制御信号を出力する
。ライン２２上のこの書込み制御信号とライン２４上の
読出し制御信号は動作状態で出力が低くなる。ライン２
２上のこの書込み制御出力は書込みデコーダ１４を作動
させ、ライン２４上の読出し制御出力はぼ続出しデコー
ダ１６を作動させる。書込みデコーダ１４はライン１８
上に作動時に低い制御出力を発生する。またこの制御ラ
インはメモリ２６を作動させるのに使用される。フリッ
プフロップ３０はメモリ２６を保護するのに使用される
。ここではメモリ２６である支援回路は定められた状態
を有する。ゲート２８はデｊ−ダ１４から′のライン１
８上の制御出力を通過してメモリ２６を使用可能状態と
することができる。読出しデコーダ１６はライン２０上
に作動時に低い制御出力を発生する。ライン２０上の制
御出力はフリップフロップ３０をセット即ちアームする
のに使用基れる。マイクロプロセッサ１０は従って読出
しデコーダ１６を使用してフリップフロップ３０をセッ
トする。
マイクロプロセッサ１０はメモリ２６に連続的に書込み
ためには一連の特有のインストラクションを実行する必
要がある。システムを初期化する際に、電源投入リセッ
ト（すなわちパワー・オン・リセット）信号がライン−
トに供給される。このリセット信号はフリップフロップ
３０をリセットする。この時ライン３４上のフリップフ
ロップ３０のＱ出力はセット状態ではない低電位状態に
ある。
ためには一連の特有のインストラクションを実行する必
要がある。システムを初期化する際に、電源投入リセッ
ト（すなわちパワー・オン・リセット）信号がライン−
トに供給される。このリセット信号はフリップフロップ
３０をリセットする。この時ライン３４上のフリップフ
ロップ３０のＱ出力はセット状態ではない低電位状態に
ある。
フリップフロップ３０のライン３４上のＱ出力はその後
ゲート２８へ信号を送る。ライン１Ｂ上の制御出力に応
答して、ゲート２８はメモリ２６に接続したライン３６
ヘイネーブル信号を与える。
ゲート２８へ信号を送る。ライン１Ｂ上の制御出力に応
答して、ゲート２８はメモリ２６に接続したライン３６
ヘイネーブル信号を与える。
ライン３６上のイネーブル出力はデータがメモリ２６に
書込まれるようにする。フリップフロップ３０のライン
３４上のＱ出力が低い状態にある場合は、ゲート２８は
ライン１８上の制御出力がライン３６上に表れないよう
にする。イネーブル信号も同様にしてメモリ２６へ送ら
れない。
書込まれるようにする。フリップフロップ３０のライン
３４上のＱ出力が低い状態にある場合は、ゲート２８は
ライン１８上の制御出力がライン３６上に表れないよう
にする。イネーブル信号も同様にしてメモリ２６へ送ら
れない。
マイクロプロセッサ１０は、メモリ２６に書込みが行わ
れることを可能にするためにはまずフリ７プフロンプ３
０をセットしなければならない。
れることを可能にするためにはまずフリ７プフロンプ３
０をセットしなければならない。
マイクロプロセッサ１０はライン２４上の読出し制御信
号を動作すなわち低状態にして発生し、デコーダ１６を
使用可能状態にする。これと同時に、マイクロプロセッ
サ２０は、デコーダ１６に接続されているアドレスライ
ン１２上ヘアドレスを発生する。ライン１２上のアドレ
スは、動作状態になるデコーダ１６の出力を選択する。
号を動作すなわち低状態にして発生し、デコーダ１６を
使用可能状態にする。これと同時に、マイクロプロセッ
サ２０は、デコーダ１６に接続されているアドレスライ
ン１２上ヘアドレスを発生する。ライン１２上のアドレ
スは、動作状態になるデコーダ１６の出力を選択する。
ライン２０上の動作すなわち低信号はフリップフロップ
３０をセントする。フリップフロップ３０をセントする
と、ライン３４上のＱ出力はゲート２８を使用可能状態
とし、このゲート２８がライン３６上にイネーブル信号
を与えることを可能にする。このイネーブル信号はライ
ン１８上の信号を表している。ゲート２８が通過可能状
態とされており、ライン１８上にイネーブル信号がある
場合は、ライン３６上の信号はメモリ２６を書込み可能
状態とする。
３０をセントする。フリップフロップ３０をセントする
と、ライン３４上のＱ出力はゲート２８を使用可能状態
とし、このゲート２８がライン３６上にイネーブル信号
を与えることを可能にする。このイネーブル信号はライ
ン１８上の信号を表している。ゲート２８が通過可能状
態とされており、ライン１８上にイネーブル信号がある
場合は、ライン３６上の信号はメモリ２６を書込み可能
状態とする。
マイクロプロセッサ１０は、フリップフロップ３０をセ
ントした後書込み操作を開始する。マイクロプロセッサ
１０は別の特定のアドレスをデコーダ１４へ送る。この
特定のアドレスは動作状態となるデコーダ１４の出力を
選択する。この瞬間に、アクティブ出力がライン１８上
に出現する。
ントした後書込み操作を開始する。マイクロプロセッサ
１０は別の特定のアドレスをデコーダ１４へ送る。この
特定のアドレスは動作状態となるデコーダ１４の出力を
選択する。この瞬間に、アクティブ出力がライン１８上
に出現する。
これと同期して、マイクロプロセッサ１ｏはライン２２
上に動作状態である低い書込み制御信号を与える。ライ
ン２２上の低信号は、アドレスライン１２上の特定のア
ドレスと一所になってデコーダ１４に動作状態の低信号
をライン１２上に与えさせる。ライン１８上の低信号は
ゲート２８に入力する。このゲートはメモリ２６を使用
可能状態とする。データライン３８は情報をメモリ２６
ヘマイクロプロセツサー０から転送し、これによりてメ
モリ２６内への書込みが可能となる。
上に動作状態である低い書込み制御信号を与える。ライ
ン２２上の低信号は、アドレスライン１２上の特定のア
ドレスと一所になってデコーダ１４に動作状態の低信号
をライン１２上に与えさせる。ライン１８上の低信号は
ゲート２８に入力する。このゲートはメモリ２６を使用
可能状態とする。データライン３８は情報をメモリ２６
ヘマイクロプロセツサー０から転送し、これによりてメ
モリ２６内への書込みが可能となる。
この書込み操作が完了すると、マイクロプロセッサ１０
はライン２２上に非動作状態の高信号を与える。デコー
ダ１４は、ライン２２上の書込み信号が取り除かれた際
にライン１８上に非動作状態の信号を与える。ゲート２
８は従ってライン３６上に非動作信号を与える。メモリ
２６はこの時使用不可能状態となる。
はライン２２上に非動作状態の高信号を与える。デコー
ダ１４は、ライン２２上の書込み信号が取り除かれた際
にライン１８上に非動作状態の信号を与える。ゲート２
８は従ってライン３６上に非動作信号を与える。メモリ
２６はこの時使用不可能状態となる。
フリップフロップ３０は、ライン２２上に非動作信号が
与えられるとリセットする。このリセット状態はライン
３４上のＱ出力を低状態にし、これによってゲート２８
を不通過状態にする。
与えられるとリセットする。このリセット状態はライン
３４上のＱ出力を低状態にし、これによってゲート２８
を不通過状態にする。
フリップフロップ３０は接地電位に接続されるＤ入力、
ライン３２上の動作特低状態であるパワーオンリセット
信号に接続されるリセット入力、デコーダ１６のライン
２０上の動作特低状態である出力に接続されるセント入
力、マイクロプロセッサ１０からのライン２２上の動作
特低状態である書込み制御信号に接続されるクロック入
力およびライン３４上でゲート２６に接続されるＱ出力
を有している。デコーダ１６のイネーブル入力はライン
２０上の動作特低状態である読出し信号に接続される。
ライン３２上の動作特低状態であるパワーオンリセット
信号に接続されるリセット入力、デコーダ１６のライン
２０上の動作特低状態である出力に接続されるセント入
力、マイクロプロセッサ１０からのライン２２上の動作
特低状態である書込み制御信号に接続されるクロック入
力およびライン３４上でゲート２６に接続されるＱ出力
を有している。デコーダ１６のイネーブル入力はライン
２０上の動作特低状態である読出し信号に接続される。
デコーダ１４のイネーブル入力はライン１８上の動作特
低状態である書込み信号に接続される。従ってＤフリッ
プフロップは、ライン１８上の動作特低状態の書込み信
号が非動作際にクロックされトリガーされることが明ら
かになる。
低状態である書込み信号に接続される。従ってＤフリッ
プフロップは、ライン１８上の動作特低状態の書込み信
号が非動作際にクロックされトリガーされることが明ら
かになる。
マイクロプロセンサ１０は、メモリ２６に書込みを行な
う前に特定のアドレスを有する読出しインストラクショ
ンを実行しなければならない。７０ イクロプロセッサの故障モードはある程度予測される。
う前に特定のアドレスを有する読出しインストラクショ
ンを実行しなければならない。７０ イクロプロセッサの故障モードはある程度予測される。
フリップフロップ３０を挿入することによって、メモリ
２６はマイクロプロセッサの誤った実行動作から保護さ
れる。メモリ２６へ書込みを行なうためには、マイクロ
プロセッサは排列された読出し後書込みシーフェンスを
通過しなければならない。この読出し後書込みシーフェ
ンスが要求されると付加的な保護が与えられる。
２６はマイクロプロセッサの誤った実行動作から保護さ
れる。メモリ２６へ書込みを行なうためには、マイクロ
プロセッサは排列された読出し後書込みシーフェンスを
通過しなければならない。この読出し後書込みシーフェ
ンスが要求されると付加的な保護が与えられる。
第１図はメモリを書込み状態とするのに使用されるフリ
ップフロップのブロック図である。 １０・・・マイクロプロセッサ、１２・・・アドレスラ
イン、１４．１６・・・デコーダ、２６・・・メモリ、
３０・・・フリップフロップ１ １×ｉ−
ップフロップのブロック図である。 １０・・・マイクロプロセッサ、１２・・・アドレスラ
イン、１４．１６・・・デコーダ、２６・・・メモリ、
３０・・・フリップフロップ１ １×ｉ−
Claims (1)
- 【特許請求の範囲】 ＋１１ マイクロプロセッサ手段、 前記マイクロプロセッサ手段に接続され、前記マイクロ
プロセッサ手段によって変えることのできる情報を記憶
するためのメモリ手段、前記マイクロプロセッサ手段と
前記メモリ手段とを相互に接続し、前記マイクロプロセ
ッサ手段と前記メモリ手段との間で情報及び制御信号の
通信を行なう通信路手段、および 前記通信路手段に接続された多安定手段からなり、前記
マイクロプロセッサからの前δ、己制御信号が前記多安
定手段を所定の状態に変えることにより前記マイクロプ
ロセッサ手段が前記メモリ手段の状態を変える電子シス
テム。 （２）前記多安定手段が、前記通信路を介して前記メモ
リ手段を使用可能状態あるいは不能状態にする２安定メ
モリ装置であることを特徴とする特許請求の範囲第＋１
１項記載の電子システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US551302 | 1983-11-14 | ||
| US06/551,302 US4651323A (en) | 1983-11-14 | 1983-11-14 | Fault protection flip flop |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117340A true JPS60117340A (ja) | 1985-06-24 |
Family
ID=24200710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240388A Pending JPS60117340A (ja) | 1983-11-14 | 1984-11-14 | 故障護機能を備えた電子システム |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4651323A (ja) |
| EP (1) | EP0142983B1 (ja) |
| JP (1) | JPS60117340A (ja) |
| AT (1) | ATE81411T1 (ja) |
| AU (1) | AU574402B2 (ja) |
| CA (1) | CA1222326A (ja) |
| DE (1) | DE3485952T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286407A (ja) * | 1985-10-11 | 1987-04-20 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
| FR2608803B1 (fr) * | 1986-12-19 | 1991-10-25 | Eurotechnique Sa | Dispositif de protection d'une memoire morte effacable et reprogrammable |
| JP2973641B2 (ja) * | 1991-10-02 | 1999-11-08 | 日本電気株式会社 | Ｔａｐコントローラ |
| US5421006A (en) * | 1992-05-07 | 1995-05-30 | Compaq Computer Corp. | Method and apparatus for assessing integrity of computer system software |
| US5953502A (en) * | 1997-02-13 | 1999-09-14 | Helbig, Sr.; Walter A | Method and apparatus for enhancing computer system security |
| US6697954B1 (en) * | 1999-01-08 | 2004-02-24 | Compaq Computer Corporation | Method/apparatus for preserving state of an event during powerup reset sequence based on state of an event signal immediately prior to the reset |
| US10289943B2 (en) | 2015-02-23 | 2019-05-14 | Herzel Noach | Smart card for connection with a personal computing device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134400A (en) * | 1980-02-21 | 1981-10-21 | Taimupuretsukusu Inc | Memory protecting device and data processor having same device |
| JPS5717060A (en) * | 1980-07-04 | 1982-01-28 | Nec Corp | Information processor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3906460A (en) * | 1973-01-11 | 1975-09-16 | Halpern John Wolfgang | Proximity data transfer system with tamper proof portable data token |
| US4285050A (en) * | 1979-10-30 | 1981-08-18 | Pitney Bowes Inc. | Electronic postage meter operating voltage variation sensing system |
| US4332009A (en) * | 1980-01-21 | 1982-05-25 | Mostek Corporation | Memory protection system |
| DE3034581A1 (de) * | 1980-09-13 | 1982-04-22 | Robert Bosch Gmbh, 7000 Stuttgart | Auslesesicherung bei einchip-mikroprozessoren |
-
1983
- 1983-11-14 US US06/551,302 patent/US4651323A/en not_active Expired - Lifetime
-
1984
- 1984-11-08 CA CA000467288A patent/CA1222326A/en not_active Expired
- 1984-11-13 AU AU35433/84A patent/AU574402B2/en not_active Ceased
- 1984-11-14 AT AT84307875T patent/ATE81411T1/de not_active IP Right Cessation
- 1984-11-14 JP JP59240388A patent/JPS60117340A/ja active Pending
- 1984-11-14 EP EP84307875A patent/EP0142983B1/en not_active Expired - Lifetime
- 1984-11-14 DE DE8484307875T patent/DE3485952T2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134400A (en) * | 1980-02-21 | 1981-10-21 | Taimupuretsukusu Inc | Memory protecting device and data processor having same device |
| US4388695A (en) * | 1980-02-21 | 1983-06-14 | Timeplex, Inc. | Hardware memory write lock circuit |
| JPS5717060A (en) * | 1980-07-04 | 1982-01-28 | Nec Corp | Information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| AU3543384A (en) | 1985-05-23 |
| EP0142983B1 (en) | 1992-10-07 |
| EP0142983A2 (en) | 1985-05-29 |
| EP0142983A3 (en) | 1986-08-13 |
| CA1222326A (en) | 1987-05-26 |
| DE3485952T2 (de) | 1993-04-01 |
| ATE81411T1 (de) | 1992-10-15 |
| DE3485952D1 (de) | 1992-11-12 |
| US4651323A (en) | 1987-03-17 |
| AU574402B2 (en) | 1988-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5793774A (en) | Flash memory controlling system | |
| JP2682700B2 (ja) | Ｉｃカード | |
| US5226006A (en) | Write protection circuit for use with an electrically alterable non-volatile memory card | |
| JPS60117340A (ja) | 故障護機能を備えた電子システム | |
| JPH08249244A (ja) | データ保持回路 | |
| KR100251381B1 (ko) | 휘발성메모리의초기화장치및방법 | |
| US6292012B1 (en) | Device for protecting a programmable non-volatile memory | |
| JP4624008B2 (ja) | 書き込み防止可能なバッファメモリを有するメモリ装置及びそれを含む情報処理システム | |
| JP3376306B2 (ja) | データ処理装置、そのデータ処理方法 | |
| JPS63187353A (ja) | バスを介して信号を伝送することを阻止するためのデータ保護回路 | |
| US20040210751A1 (en) | Method for booting computer system with basic input-output system memory and structure thereof | |
| JPH02128266A (ja) | 保護機能付レジスタ | |
| JPH06231049A (ja) | 半導体ディスク装置 | |
| JPH01287761A (ja) | 半導体記憶装置 | |
| JPS6332642A (ja) | 情報処理装置 | |
| JPS62184554A (ja) | メモリ保護回路 | |
| WO1991010192A1 (en) | Method and apparatus for controlling writing to memory | |
| JPH031220A (ja) | 磁気ディスク制御装置 | |
| JPS62286143A (ja) | 半導体記憶装置 | |
| JPH02224138A (ja) | 情報処理装置の再開方式 | |
| JPH01258054A (ja) | 記憶装置のアクセス制御方式 | |
| JPS63170756A (ja) | 主記憶イニシヤライズ方式 | |
| JPH02207354A (ja) | メモリシステム | |
| JPS63189946A (ja) | メモリ書き込みプロテクト回路 | |
| JPH01231144A (ja) | メモリ回路 |