JP2001176960A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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Abstract
(57)【要約】
【課題】 層間絶縁膜に接続孔を形成するためのエッチ
ングを施す際にＡｌとの反応生成物の形成を防止するこ
とにより、接続孔内におけるＡｌ合金配線のコンタクト
抵抗の増加を抑制できる半導体装置及びその製造方法を
提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
第１のＡｌ−Ｃｕ合金膜１５上にＴｉシリサイド膜１７
を形成する工程と、このＴｉシリサイド膜１７及び第１
のＡｌ−Ｃｕ合金膜１５をパターニングすることにより
第１のＡｌ合金配線を形成する工程と、第１のＡｌ合金
配線１５上に第２の層間絶縁膜１９を形成する工程と、
この層間絶縁膜１９をエッチングすることにより、第１
のＡｌ合金配線１５上に位置するビアホール１９ａを上
記層間絶縁膜１９に形成する工程と、このビアホール１
９ａ内及び層間絶縁膜１９上に第２のＡｌ合金配線を形
成する工程と、を具備するものである。
ングを施す際にＡｌとの反応生成物の形成を防止するこ
とにより、接続孔内におけるＡｌ合金配線のコンタクト
抵抗の増加を抑制できる半導体装置及びその製造方法を
提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
第１のＡｌ−Ｃｕ合金膜１５上にＴｉシリサイド膜１７
を形成する工程と、このＴｉシリサイド膜１７及び第１
のＡｌ−Ｃｕ合金膜１５をパターニングすることにより
第１のＡｌ合金配線を形成する工程と、第１のＡｌ合金
配線１５上に第２の層間絶縁膜１９を形成する工程と、
この層間絶縁膜１９をエッチングすることにより、第１
のＡｌ合金配線１５上に位置するビアホール１９ａを上
記層間絶縁膜１９に形成する工程と、このビアホール１
９ａ内及び層間絶縁膜１９上に第２のＡｌ合金配線を形
成する工程と、を具備するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、接続孔内におけるＡｌ合金
配線のコンタクト抵抗の増加を抑制できる半導体装置及
びその製造方法に関する。
の製造方法に係わり、特に、接続孔内におけるＡｌ合金
配線のコンタクト抵抗の増加を抑制できる半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】図９及び図１１は、従来の半導体装置の
製造方法を説明するための断面図である。図１０は、図
９に示す層間絶縁膜におけるビアホールを上から視た平
面図である。
製造方法を説明するための断面図である。図１０は、図
９に示す層間絶縁膜におけるビアホールを上から視た平
面図である。
【０００３】まず、図９に示すように、シリコン基板１
０１上に熱酸化法によりゲート酸化膜１０３を形成し、
このゲート酸化膜１０３上にゲート電極１０５を形成す
る。この後、このゲート電極１０５をマスクとしてイオ
ン注入することにより、シリコン基板１０１にはソース
／ドレイン領域の拡散層１０７，１０８が形成される。
次に、ゲート電極１０５及びゲート酸化膜１０３の上に
第１の層間絶縁膜１０９を形成し、第１の層間絶縁膜１
０９にコンタクトホール（接続孔）１０９ａを形成す
る。
０１上に熱酸化法によりゲート酸化膜１０３を形成し、
このゲート酸化膜１０３上にゲート電極１０５を形成す
る。この後、このゲート電極１０５をマスクとしてイオ
ン注入することにより、シリコン基板１０１にはソース
／ドレイン領域の拡散層１０７，１０８が形成される。
次に、ゲート電極１０５及びゲート酸化膜１０３の上に
第１の層間絶縁膜１０９を形成し、第１の層間絶縁膜１
０９にコンタクトホール（接続孔）１０９ａを形成す
る。
【０００４】この後、このコンタクトホール１０９ａ内
及び第１の層間絶縁膜１０９上にスパッタ法によりＴｉ
膜１１１を成膜し、Ｔｉ膜１１１上にスパッタ法により
ＴｉＮ膜１１３を成膜する。次に、ＴｉＮ膜１１３上及
びコンタクトホール１０９ａ内にスパッタ法により第１
のＡｌ−Ｃｕ合金膜１１５を堆積する。この後、第１の
Ａｌ−Ｃｕ合金膜１１５上にスパッタ法により反射防止
膜としてのＴｉＮ膜１１７を成膜する。次に、このＴｉ
Ｎ膜１１７上に図示せぬレジスト膜を塗布し、そのレジ
スト膜を露光、現像することにより、ＴｉＮ膜１１７上
にレジストパターン（図示せず）が形成される。このレ
ジストパターンをマスクとしてＴｉＮ膜１１７及び第１
のＡｌ−Ｃｕ合金膜１１５をエッチングすることによ
り、第１の層間絶縁膜１０９上に第１のＡｌ合金配線１
１５が形成される。
及び第１の層間絶縁膜１０９上にスパッタ法によりＴｉ
膜１１１を成膜し、Ｔｉ膜１１１上にスパッタ法により
ＴｉＮ膜１１３を成膜する。次に、ＴｉＮ膜１１３上及
びコンタクトホール１０９ａ内にスパッタ法により第１
のＡｌ−Ｃｕ合金膜１１５を堆積する。この後、第１の
Ａｌ−Ｃｕ合金膜１１５上にスパッタ法により反射防止
膜としてのＴｉＮ膜１１７を成膜する。次に、このＴｉ
Ｎ膜１１７上に図示せぬレジスト膜を塗布し、そのレジ
スト膜を露光、現像することにより、ＴｉＮ膜１１７上
にレジストパターン（図示せず）が形成される。このレ
ジストパターンをマスクとしてＴｉＮ膜１１７及び第１
のＡｌ−Ｃｕ合金膜１１５をエッチングすることによ
り、第１の層間絶縁膜１０９上に第１のＡｌ合金配線１
１５が形成される。
【０００５】次に、第１のＡｌ合金配線１１５上に第２
の層間絶縁膜１１９を堆積し、第２の層間絶縁膜１１９
上にレジスト膜を塗布し、このレジスト膜を露光、現像
することにより、第２の層間絶縁膜１１９上にはレジス
トパターン１２１が形成される。この後、レジストパタ
ーン１２１をマスクとしてウエットエッチングした後に
ドライエッチングすることにより、第２の層間絶縁膜１
１９にコンタクトホール（接続孔）１１９ａが形成され
る。更に、レジストパターン１２１をマスクとしてＣＦ
4系のエッチングガスによりドライエッチングを施すこ
とにより、ビアホール１１９ａ底部のＴｉＮ膜１１７を
除去する。
の層間絶縁膜１１９を堆積し、第２の層間絶縁膜１１９
上にレジスト膜を塗布し、このレジスト膜を露光、現像
することにより、第２の層間絶縁膜１１９上にはレジス
トパターン１２１が形成される。この後、レジストパタ
ーン１２１をマスクとしてウエットエッチングした後に
ドライエッチングすることにより、第２の層間絶縁膜１
１９にコンタクトホール（接続孔）１１９ａが形成され
る。更に、レジストパターン１２１をマスクとしてＣＦ
4系のエッチングガスによりドライエッチングを施すこ
とにより、ビアホール１１９ａ底部のＴｉＮ膜１１７を
除去する。
【０００６】この後、図１１に示すように、レジストパ
ターン１２１を剥離し、第２の層間絶縁膜１１９の表面
を洗浄（逆スパッタ）する。次に、ビアホール１１９ａ
内及び第２の層間絶縁膜１１９上にスパッタ法によりＴ
ｉ膜１２５を成膜し、このＴｉ膜１２５上にスパッタ法
によりＴｉＮ膜１２７を成膜する。次に、ＴｉＮ膜１２
７上及びビアホール１１９ａ内にスパッタ法により第２
のＡｌ−Ｃｕ合金膜１２９を堆積する。この後、第２の
Ａｌ−Ｃｕ合金膜１２９上にスパッタ法により反射防止
膜としてのＴｉＮ膜１３１を成膜する。次に、このＴｉ
Ｎ膜１３１上に図示せぬレジスト膜を塗布し、そのレジ
スト膜を露光、現像することにより、ＴｉＮ膜１３１上
にレジストパターン（図示せず）が形成される。このレ
ジストパターンをマスクとしてＴｉＮ膜１３１及び第２
のＡｌ−Ｃｕ合金膜１２９をエッチングすることによ
り、第２の層間絶縁膜１１９上に第２のＡｌ合金配線１
２９が形成される。
ターン１２１を剥離し、第２の層間絶縁膜１１９の表面
を洗浄（逆スパッタ）する。次に、ビアホール１１９ａ
内及び第２の層間絶縁膜１１９上にスパッタ法によりＴ
ｉ膜１２５を成膜し、このＴｉ膜１２５上にスパッタ法
によりＴｉＮ膜１２７を成膜する。次に、ＴｉＮ膜１２
７上及びビアホール１１９ａ内にスパッタ法により第２
のＡｌ−Ｃｕ合金膜１２９を堆積する。この後、第２の
Ａｌ−Ｃｕ合金膜１２９上にスパッタ法により反射防止
膜としてのＴｉＮ膜１３１を成膜する。次に、このＴｉ
Ｎ膜１３１上に図示せぬレジスト膜を塗布し、そのレジ
スト膜を露光、現像することにより、ＴｉＮ膜１３１上
にレジストパターン（図示せず）が形成される。このレ
ジストパターンをマスクとしてＴｉＮ膜１３１及び第２
のＡｌ−Ｃｕ合金膜１２９をエッチングすることによ
り、第２の層間絶縁膜１１９上に第２のＡｌ合金配線１
２９が形成される。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、接続孔１１９ａを形成する
ために第２の層間絶縁膜１１９にドライエッチングを施
す際、その層間絶縁膜１１９の膜厚が所々で異なるた
め、オーバーエッチング時にＴｉＮ膜１１７がエッチン
グされ、更に、第１のＡｌ−Ｃｕ合金膜１１５がエッチ
ング雰囲気に晒される。このとき、接続孔１１９ａの底
部でＡｌとの反応生成物（Ａｌ2Ｏ3等）１２３が形成さ
れ、図９及び図１０に示すように接続孔１１９ａ内に反
応生成物１２３が王冠状に付着する。その後、第２のＡ
ｌ−Ｃｕ合金膜１２９を形成する前に第２の層間絶縁膜
１１９の表面を洗浄（逆スパッタ）するが、反応生成物
１２３が接続孔の底に残り、その結果、接続孔１１９ａ
内のコンタクト抵抗が増大してしまう。
半導体装置の製造方法では、接続孔１１９ａを形成する
ために第２の層間絶縁膜１１９にドライエッチングを施
す際、その層間絶縁膜１１９の膜厚が所々で異なるた
め、オーバーエッチング時にＴｉＮ膜１１７がエッチン
グされ、更に、第１のＡｌ−Ｃｕ合金膜１１５がエッチ
ング雰囲気に晒される。このとき、接続孔１１９ａの底
部でＡｌとの反応生成物（Ａｌ2Ｏ3等）１２３が形成さ
れ、図９及び図１０に示すように接続孔１１９ａ内に反
応生成物１２３が王冠状に付着する。その後、第２のＡ
ｌ−Ｃｕ合金膜１２９を形成する前に第２の層間絶縁膜
１１９の表面を洗浄（逆スパッタ）するが、反応生成物
１２３が接続孔の底に残り、その結果、接続孔１１９ａ
内のコンタクト抵抗が増大してしまう。
【０００８】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、層間絶縁膜に接続孔を形
成するためのエッチングを施す際にＡｌとの反応生成物
の形成を防止することにより、接続孔内におけるＡｌ合
金配線のコンタクト抵抗の増加を抑制できる半導体装置
及びその製造方法を提供することにある。
れたものであり、その目的は、層間絶縁膜に接続孔を形
成するためのエッチングを施す際にＡｌとの反応生成物
の形成を防止することにより、接続孔内におけるＡｌ合
金配線のコンタクト抵抗の増加を抑制できる半導体装置
及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、Ａｌ合金膜上に金属反応膜を形成する工
程と、この金属反応膜及びＡｌ合金膜をパターニングす
ることにより第１のＡｌ合金配線を形成する工程と、第
１のＡｌ合金配線上に層間絶縁膜を形成する工程と、こ
の層間絶縁膜をエッチングすることにより、第１のＡｌ
合金配線上に位置する接続孔を上記層間絶縁膜に形成す
る工程と、この接続孔内及び層間絶縁膜上に第２のＡｌ
合金配線を形成する工程と、を具備することを特徴とす
る。
の製造方法は、Ａｌ合金膜上に金属反応膜を形成する工
程と、この金属反応膜及びＡｌ合金膜をパターニングす
ることにより第１のＡｌ合金配線を形成する工程と、第
１のＡｌ合金配線上に層間絶縁膜を形成する工程と、こ
の層間絶縁膜をエッチングすることにより、第１のＡｌ
合金配線上に位置する接続孔を上記層間絶縁膜に形成す
る工程と、この接続孔内及び層間絶縁膜上に第２のＡｌ
合金配線を形成する工程と、を具備することを特徴とす
る。
【００１０】なお、上記層間絶縁膜はＳｉＯ2膜である
ことが好ましい。
ことが好ましい。
【００１１】上記半導体装置の製造方法によれば、Ａｌ
合金膜上に金属反応膜を形成している。この金属反応膜
は従来技術のＴｉＮ膜より層間絶縁膜に対してエッチン
グ選択比が高いため、層間絶縁膜に接続孔を形成するた
めのエッチング工程でエッチングストッパーとして作用
する。従って、エッチング工程において接続孔の底でＡ
ｌ合金膜が露出することがないので、エッチング工程に
おいてＡｌとの反応生成物が接続孔の底で発生すること
を防止できる。その結果、接続孔内におけるＡｌ合金配
線のコンタクト抵抗の増大を抑制することができる。
合金膜上に金属反応膜を形成している。この金属反応膜
は従来技術のＴｉＮ膜より層間絶縁膜に対してエッチン
グ選択比が高いため、層間絶縁膜に接続孔を形成するた
めのエッチング工程でエッチングストッパーとして作用
する。従って、エッチング工程において接続孔の底でＡ
ｌ合金膜が露出することがないので、エッチング工程に
おいてＡｌとの反応生成物が接続孔の底で発生すること
を防止できる。その結果、接続孔内におけるＡｌ合金配
線のコンタクト抵抗の増大を抑制することができる。
【００１２】本発明に係る半導体装置の製造方法は、Ａ
ｌ合金膜上に金属反応膜を形成する工程と、この金属反
応膜上にＴｉＮ膜を形成する工程と、このＴｉＮ膜、金
属反応膜及びＡｌ合金膜をパターニングすることにより
第１のＡｌ合金配線を形成する工程と、第１のＡｌ合金
配線上に層間絶縁膜を形成する工程と、この層間絶縁膜
をエッチングすることにより、第１のＡｌ合金配線上に
位置する接続孔を上記層間絶縁膜に形成する工程と、こ
の接続孔内及び層間絶縁膜上に第２のＡｌ合金配線を形
成する工程と、を具備することを特徴とする。
ｌ合金膜上に金属反応膜を形成する工程と、この金属反
応膜上にＴｉＮ膜を形成する工程と、このＴｉＮ膜、金
属反応膜及びＡｌ合金膜をパターニングすることにより
第１のＡｌ合金配線を形成する工程と、第１のＡｌ合金
配線上に層間絶縁膜を形成する工程と、この層間絶縁膜
をエッチングすることにより、第１のＡｌ合金配線上に
位置する接続孔を上記層間絶縁膜に形成する工程と、こ
の接続孔内及び層間絶縁膜上に第２のＡｌ合金配線を形
成する工程と、を具備することを特徴とする。
【００１３】また、本発明に係る半導体装置の製造方法
において、前記金属反応膜を形成する工程は、第１のＡ
ｌ合金膜上にＴｉ膜を形成し、このＴｉ膜上にスパッタ
法によりＳｉ膜を形成した後、このＴｉ膜及びＳｉ膜を
Ｎ2雰囲気で熱処理することによりＴｉシリサイド膜を
形成する工程であることが好ましい。
において、前記金属反応膜を形成する工程は、第１のＡ
ｌ合金膜上にＴｉ膜を形成し、このＴｉ膜上にスパッタ
法によりＳｉ膜を形成した後、このＴｉ膜及びＳｉ膜を
Ｎ2雰囲気で熱処理することによりＴｉシリサイド膜を
形成する工程であることが好ましい。
【００１４】また、本発明に係る半導体装置の製造方法
において、前記金属反応膜を形成する工程は、第１のＡ
ｌ合金膜上にＴｉ膜を形成し、このＴｉ膜上にＣＶＤ法
によりＳｉ膜を形成した後、このＴｉ膜及びＳｉ膜をＮ
2雰囲気で熱処理することによりＴｉシリサイド膜を形
成する工程であることが好ましい。
において、前記金属反応膜を形成する工程は、第１のＡ
ｌ合金膜上にＴｉ膜を形成し、このＴｉ膜上にＣＶＤ法
によりＳｉ膜を形成した後、このＴｉ膜及びＳｉ膜をＮ
2雰囲気で熱処理することによりＴｉシリサイド膜を形
成する工程であることが好ましい。
【００１５】また、本発明に係る半導体装置の製造方法
において、前記金属反応膜を形成する工程は、第１のＡ
ｌ合金膜上にＴｉ膜を形成し、このＴｉ膜にＳｉイオン
を導入した後、このＴｉ膜をＮ2雰囲気で熱処理するこ
とによりＴｉシリサイド膜を形成する工程であることが
好ましい。
において、前記金属反応膜を形成する工程は、第１のＡ
ｌ合金膜上にＴｉ膜を形成し、このＴｉ膜にＳｉイオン
を導入した後、このＴｉ膜をＮ2雰囲気で熱処理するこ
とによりＴｉシリサイド膜を形成する工程であることが
好ましい。
【００１６】本発明に係る半導体装置は、第１のＡｌ合
金配線上に形成されたＴｉシリサイド膜と、このＴｉシ
リサイド膜上に形成された層間絶縁膜と、この層間絶縁
膜に形成された、上記Ｔｉシリサイド膜上に位置する接
続孔と、この接続孔内及び層間絶縁膜上に形成された第
２のＡｌ合金配線と、を具備することを特徴とする。
金配線上に形成されたＴｉシリサイド膜と、このＴｉシ
リサイド膜上に形成された層間絶縁膜と、この層間絶縁
膜に形成された、上記Ｔｉシリサイド膜上に位置する接
続孔と、この接続孔内及び層間絶縁膜上に形成された第
２のＡｌ合金配線と、を具備することを特徴とする。
【００１７】また、本発明に係る半導体装置において
は、前記Ｔｉシリサイド膜と前記層間絶縁膜との間に形
成されたＴｉＮ膜をさらに含むことが好ましい。
は、前記Ｔｉシリサイド膜と前記層間絶縁膜との間に形
成されたＴｉＮ膜をさらに含むことが好ましい。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００１９】図１〜図４は、本発明の第１の実施の形態
による半導体装置の製造方法を示す断面図である。
による半導体装置の製造方法を示す断面図である。
【００２０】まず、図１に示すように、シリコン基板１
上に熱酸化法によりゲート酸化膜３を形成し、このゲー
ト酸化膜３上にゲート電極５を形成する。この後、この
ゲート電極５をマスクとして不純物イオンを注入するこ
とにより、シリコン基板１にはソース／ドレイン領域の
拡散層７，８が形成される。次に、ゲート電極５及びゲ
ート酸化膜３の上にＳｉＯ2膜からなる第１の層間絶縁
膜９をＣＶＤ（Chemical Vapor Deposition）法により
堆積する。
上に熱酸化法によりゲート酸化膜３を形成し、このゲー
ト酸化膜３上にゲート電極５を形成する。この後、この
ゲート電極５をマスクとして不純物イオンを注入するこ
とにより、シリコン基板１にはソース／ドレイン領域の
拡散層７，８が形成される。次に、ゲート電極５及びゲ
ート酸化膜３の上にＳｉＯ2膜からなる第１の層間絶縁
膜９をＣＶＤ（Chemical Vapor Deposition）法により
堆積する。
【００２１】この後、第１の層間絶縁膜９上にレジスト
膜（図示せず）を塗布し、このレジスト膜を露光、現像
することにより、第１の層間絶縁膜９上にレジストパタ
ーン（図示せず）が形成される。次に、このレジストパ
ターンをマスクとして層間絶縁膜９をウエットエッチン
グした後にドライエッチングすることにより、第１の層
間絶縁膜９にコンタクトホール（接続孔）９ａが形成さ
れる。
膜（図示せず）を塗布し、このレジスト膜を露光、現像
することにより、第１の層間絶縁膜９上にレジストパタ
ーン（図示せず）が形成される。次に、このレジストパ
ターンをマスクとして層間絶縁膜９をウエットエッチン
グした後にドライエッチングすることにより、第１の層
間絶縁膜９にコンタクトホール（接続孔）９ａが形成さ
れる。
【００２２】次に、このコンタクトホール９ａ内及び第
１の層間絶縁膜９上にスパッタ法によりＴｉ膜１１を成
膜し、このＴｉ膜１１上にスパッタ法によりＴｉＮ膜１
３を成膜する。なお、Ｔｉ膜１１及びＴｉＮ膜１３はバ
リアメタルとして作用する。次に、ＴｉＮ膜１３上及び
コンタクトホール９ａ内にスパッタ法により第１のＡｌ
−Ｃｕ合金膜１５を堆積する。
１の層間絶縁膜９上にスパッタ法によりＴｉ膜１１を成
膜し、このＴｉ膜１１上にスパッタ法によりＴｉＮ膜１
３を成膜する。なお、Ｔｉ膜１１及びＴｉＮ膜１３はバ
リアメタルとして作用する。次に、ＴｉＮ膜１３上及び
コンタクトホール９ａ内にスパッタ法により第１のＡｌ
−Ｃｕ合金膜１５を堆積する。
【００２３】この後、第１のＡｌ−Ｃｕ合金膜１５上に
金属反応膜として例えばＴｉシリサイド膜１７を形成す
る。
金属反応膜として例えばＴｉシリサイド膜１７を形成す
る。
【００２４】すなわち、第１のＡｌ−Ｃｕ合金膜１５上
にスパッタ法により厚さ０．０５μｍ程度のＴｉ膜を成
膜し、このＴｉ膜の表面にスパッタ法により厚さ０．０
１μｍ程度のＳｉ膜を成膜する。前記Ｔｉを成膜する際
のスパッタ条件は、圧力１０〜５０ｐａ下においてＡｒ
雰囲気中、ＤＣスパッタにて処理することが好ましく、
前記Ｓｉ膜を成膜する際のスパッタ条件は、圧力１０〜
５０ｐａ下においてＡｒ雰囲気中、ＤＣスパッタにて処
理することが好ましい。次に、このＴｉ膜及びＳｉ膜
に、Ｎ2雰囲気でランプアニールによって熱処理を施す
ことにより、第１のＡｌ−Ｃｕ合金膜１５上にＴｉシリ
サイド膜１７が形成される。この際の熱処理条件は、温
度が４００〜４５０℃、時間が１０〜３００秒、Ｎ2濃
度が９５〜１００％、圧力が常圧を用いることが好まし
い。なお、このＴｉシリサイド膜１７は反射防止膜とし
て作用する。
にスパッタ法により厚さ０．０５μｍ程度のＴｉ膜を成
膜し、このＴｉ膜の表面にスパッタ法により厚さ０．０
１μｍ程度のＳｉ膜を成膜する。前記Ｔｉを成膜する際
のスパッタ条件は、圧力１０〜５０ｐａ下においてＡｒ
雰囲気中、ＤＣスパッタにて処理することが好ましく、
前記Ｓｉ膜を成膜する際のスパッタ条件は、圧力１０〜
５０ｐａ下においてＡｒ雰囲気中、ＤＣスパッタにて処
理することが好ましい。次に、このＴｉ膜及びＳｉ膜
に、Ｎ2雰囲気でランプアニールによって熱処理を施す
ことにより、第１のＡｌ−Ｃｕ合金膜１５上にＴｉシリ
サイド膜１７が形成される。この際の熱処理条件は、温
度が４００〜４５０℃、時間が１０〜３００秒、Ｎ2濃
度が９５〜１００％、圧力が常圧を用いることが好まし
い。なお、このＴｉシリサイド膜１７は反射防止膜とし
て作用する。
【００２５】次に、Ｔｉシリサイド膜１７上に図示せぬ
レジスト膜を塗布し、そのレジスト膜を露光、現像する
ことにより、Ｔｉシリサイド膜１７上にレジストパター
ン（図示せず）が形成される。このレジストパターンを
マスクとしてＴｉシリサイド膜１７、第１のＡｌ−Ｃｕ
合金膜１５、ＴｉＮ膜１３及びＴｉ膜１１をエッチング
することにより、第１の層間絶縁膜９上に第１のＡｌ合
金配線１５が形成される。
レジスト膜を塗布し、そのレジスト膜を露光、現像する
ことにより、Ｔｉシリサイド膜１７上にレジストパター
ン（図示せず）が形成される。このレジストパターンを
マスクとしてＴｉシリサイド膜１７、第１のＡｌ−Ｃｕ
合金膜１５、ＴｉＮ膜１３及びＴｉ膜１１をエッチング
することにより、第１の層間絶縁膜９上に第１のＡｌ合
金配線１５が形成される。
【００２６】この後、図２に示すように、第１のＡｌ合
金配線１５上に厚さ０．５μｍ程度のＳｉＯ2膜からな
る第２の層間絶縁膜１９をＣＶＤ法により堆積する。次
に、第２の層間絶縁膜１９上にレジスト膜を塗布し、こ
のレジスト膜を露光、現像することにより、第２の層間
絶縁膜１９上にはレジストパターン２１が形成される。
金配線１５上に厚さ０．５μｍ程度のＳｉＯ2膜からな
る第２の層間絶縁膜１９をＣＶＤ法により堆積する。次
に、第２の層間絶縁膜１９上にレジスト膜を塗布し、こ
のレジスト膜を露光、現像することにより、第２の層間
絶縁膜１９上にはレジストパターン２１が形成される。
【００２７】この後、図３に示すように、レジストパタ
ーン２１をマスクとしてウエットエッチングした後にド
ライエッチングすることにより、第２の層間絶縁膜１９
にビアホール（接続孔）１９ａが形成される。この際、
Ｔｉシリサイド膜１７は、第２の層間絶縁膜１９に対す
るエッチング選択比が高いため、エッチングストッパー
として作用する。また、Ｔｉシリサイド膜１７の膜厚
は、エッチングにより複数のビアホール１９ａを形成し
た時に、浅いビアホール底でもＴｉシリサイド膜１７が
残る程度の厚さとなっている。
ーン２１をマスクとしてウエットエッチングした後にド
ライエッチングすることにより、第２の層間絶縁膜１９
にビアホール（接続孔）１９ａが形成される。この際、
Ｔｉシリサイド膜１７は、第２の層間絶縁膜１９に対す
るエッチング選択比が高いため、エッチングストッパー
として作用する。また、Ｔｉシリサイド膜１７の膜厚
は、エッチングにより複数のビアホール１９ａを形成し
た時に、浅いビアホール底でもＴｉシリサイド膜１７が
残る程度の厚さとなっている。
【００２８】尚、上記ウエットエッチングの条件は、Ｈ
Ｆ系の液にて処理を行うことが好ましい。また、上記ド
ライエッチングの条件は、圧力２〜５０ｐａ、ＣＨＦ3
とＣＦ4を主ガスとする反応性イオンエッチャーにて異
方性エッチングを行うことが好ましい。
Ｆ系の液にて処理を行うことが好ましい。また、上記ド
ライエッチングの条件は、圧力２〜５０ｐａ、ＣＨＦ3
とＣＦ4を主ガスとする反応性イオンエッチャーにて異
方性エッチングを行うことが好ましい。
【００２９】次に、図４に示すように、レジストパター
ン２１を剥離し、第２の層間絶縁膜１９の表面を洗浄
（逆スパッタ）する。次に、ビアホール１９ａ内及び第
２の層間絶縁膜１９上にスパッタ法によりＴｉ膜２５を
成膜し、このＴｉ膜２５上にスパッタ法によりＴｉＮ膜
２７を成膜する。なお、このＴｉ膜２５及びＴｉＮ膜２
７はバリアメタルとして作用する。この後、ＴｉＮ膜２
７上及びビアホール１９ａ内にスパッタ法により第２の
Ａｌ−Ｃｕ合金膜２９を堆積する。
ン２１を剥離し、第２の層間絶縁膜１９の表面を洗浄
（逆スパッタ）する。次に、ビアホール１９ａ内及び第
２の層間絶縁膜１９上にスパッタ法によりＴｉ膜２５を
成膜し、このＴｉ膜２５上にスパッタ法によりＴｉＮ膜
２７を成膜する。なお、このＴｉ膜２５及びＴｉＮ膜２
７はバリアメタルとして作用する。この後、ＴｉＮ膜２
７上及びビアホール１９ａ内にスパッタ法により第２の
Ａｌ−Ｃｕ合金膜２９を堆積する。
【００３０】次に、第２のＡｌ−Ｃｕ合金膜２９上にス
パッタ法によりＴｉＮ膜３１を成膜する。この後、この
ＴｉＮ膜３１上に図示せぬレジスト膜を塗布し、そのレ
ジスト膜を露光、現像することにより、ＴｉＮ膜３１上
にレジストパターン（図示せず）が形成される。このレ
ジストパターンをマスクとしてＴｉＮ膜３１、第２のＡ
ｌ−Ｃｕ合金膜２９、ＴｉＮ膜２７及びＴｉ膜２５をエ
ッチングすることにより、第２の層間絶縁膜１９上に第
２のＡｌ合金配線２９が形成される。
パッタ法によりＴｉＮ膜３１を成膜する。この後、この
ＴｉＮ膜３１上に図示せぬレジスト膜を塗布し、そのレ
ジスト膜を露光、現像することにより、ＴｉＮ膜３１上
にレジストパターン（図示せず）が形成される。このレ
ジストパターンをマスクとしてＴｉＮ膜３１、第２のＡ
ｌ−Ｃｕ合金膜２９、ＴｉＮ膜２７及びＴｉ膜２５をエ
ッチングすることにより、第２の層間絶縁膜１９上に第
２のＡｌ合金配線２９が形成される。
【００３１】上記第１の実施の形態によれば、第１のＡ
ｌ−Ｃｕ合金膜１５上にＴｉシリサイド膜（金属反応
膜）１７を形成している。このＴｉシリサイド膜１７は
従来技術のＴｉＮ膜より第２の層間絶縁膜１９に対して
エッチング選択比が高いため、第２の層間絶縁膜１９に
ビアホール１９ａを形成するためのエッチングの際にエ
ッチングストッパーとして十分に作用する。従って、第
２の層間絶縁膜１９の膜厚が所々で異なっていても、従
来の半導体装置の製造方法のようにビアホール底でＡｌ
−Ｃｕ合金膜が露出することがないので、前記エッチン
グの際にＡｌ2Ｏ3等のＡｌとの反応生成物がビアホール
底で発生することがない。その結果、ビアホール内にお
けるＡｌ合金配線のコンタクト抵抗の増大を抑制でき、
コンタクト抵抗の低抵抗化を図ることができる。
ｌ−Ｃｕ合金膜１５上にＴｉシリサイド膜（金属反応
膜）１７を形成している。このＴｉシリサイド膜１７は
従来技術のＴｉＮ膜より第２の層間絶縁膜１９に対して
エッチング選択比が高いため、第２の層間絶縁膜１９に
ビアホール１９ａを形成するためのエッチングの際にエ
ッチングストッパーとして十分に作用する。従って、第
２の層間絶縁膜１９の膜厚が所々で異なっていても、従
来の半導体装置の製造方法のようにビアホール底でＡｌ
−Ｃｕ合金膜が露出することがないので、前記エッチン
グの際にＡｌ2Ｏ3等のＡｌとの反応生成物がビアホール
底で発生することがない。その結果、ビアホール内にお
けるＡｌ合金配線のコンタクト抵抗の増大を抑制でき、
コンタクト抵抗の低抵抗化を図ることができる。
【００３２】また、従来の半導体装置の製造方法では、
図９に示す第１のＡｌ−Ｃｕ合金膜１１５とＴｉＮ膜１
１７は密着性が悪く、その界面が少しでも酸化されると
（即ちＡｌ−Ｃｕ合金膜１１５上が少しでも酸化される
と）、第１のＡｌ−Ｃｕ合金膜１１５上からＴｉＮ膜１
１７が剥がれてしまう。すると、ＴｉＮ膜の反射防止機
能が失われ、第１のＡｌ−Ｃｕ合金膜１１５を正確にパ
ターニングすることができなくなる。これに対して、上
記第１の実施の形態では、Ｔｉシリサイド膜１７と第１
のＡｌ−Ｃｕ合金膜１５とは密着性が良いため、第１の
Ａｌ−Ｃｕ合金膜１７上からＴｉシリサイド膜１７が剥
がれることを抑制でき、Ｔｉシリサイド膜１７の反射防
止機能が失われることを抑制できる。その結果、第１の
Ａｌ−Ｃｕ合金膜１５を正確にパターニングすることが
でき、精度の良い第１のＡｌ合金配線１５を形成するこ
とができる。
図９に示す第１のＡｌ−Ｃｕ合金膜１１５とＴｉＮ膜１
１７は密着性が悪く、その界面が少しでも酸化されると
（即ちＡｌ−Ｃｕ合金膜１１５上が少しでも酸化される
と）、第１のＡｌ−Ｃｕ合金膜１１５上からＴｉＮ膜１
１７が剥がれてしまう。すると、ＴｉＮ膜の反射防止機
能が失われ、第１のＡｌ−Ｃｕ合金膜１１５を正確にパ
ターニングすることができなくなる。これに対して、上
記第１の実施の形態では、Ｔｉシリサイド膜１７と第１
のＡｌ−Ｃｕ合金膜１５とは密着性が良いため、第１の
Ａｌ−Ｃｕ合金膜１７上からＴｉシリサイド膜１７が剥
がれることを抑制でき、Ｔｉシリサイド膜１７の反射防
止機能が失われることを抑制できる。その結果、第１の
Ａｌ−Ｃｕ合金膜１５を正確にパターニングすることが
でき、精度の良い第１のＡｌ合金配線１５を形成するこ
とができる。
【００３３】尚、上記第１の実施の形態では、Ｔｉ膜の
表面にスパッタ法によりＳｉ膜を成膜しているが、Ｔｉ
膜の表面にＣＶＤ法によりＳｉ膜を堆積することも可能
であり、Ｔｉ膜の表面にＳｉをイオン注入することも可
能である。
表面にスパッタ法によりＳｉ膜を成膜しているが、Ｔｉ
膜の表面にＣＶＤ法によりＳｉ膜を堆積することも可能
であり、Ｔｉ膜の表面にＳｉをイオン注入することも可
能である。
【００３４】図５〜図８は、本発明の第２の実施の形態
による半導体装置の製造方法を示す断面図であり、図１
〜図４と同一部分については同一符号を付し、同一部分
の説明は省略する。
による半導体装置の製造方法を示す断面図であり、図１
〜図４と同一部分については同一符号を付し、同一部分
の説明は省略する。
【００３５】図５に示すように、第１のＡｌ−Ｃｕ合金
膜１５上に金属反応膜として例えばＴｉシリサイド膜１
７を形成し、このＴｉシリサイド膜１７上にスパッタ法
により厚さ０．０５μｍ程度のＴｉＮ膜１８を形成す
る。この際のスパッタ条件は、圧力１０〜５０ｐａ、Ａ
ｒ及び窒素雰囲気中、反応性ＤＣスパッタにて処理を行
うことが好ましい。なお、このＴｉＮ膜１８は反射防止
膜として作用する。
膜１５上に金属反応膜として例えばＴｉシリサイド膜１
７を形成し、このＴｉシリサイド膜１７上にスパッタ法
により厚さ０．０５μｍ程度のＴｉＮ膜１８を形成す
る。この際のスパッタ条件は、圧力１０〜５０ｐａ、Ａ
ｒ及び窒素雰囲気中、反応性ＤＣスパッタにて処理を行
うことが好ましい。なお、このＴｉＮ膜１８は反射防止
膜として作用する。
【００３６】次に、ＴｉＮ膜１８上に図示せぬレジスト
膜を塗布し、そのレジスト膜を露光、現像することによ
り、ＴｉＮ膜１８上にレジストパターン（図示せず）が
形成される。このレジストパターンをマスクとしてＴｉ
Ｎ膜１８、Ｔｉシリサイド膜１７、第１のＡｌ−Ｃｕ合
金膜１５、ＴｉＮ膜１３及びＴｉ膜１１をエッチングす
ることにより、第１の層間絶縁膜９上に第１のＡｌ合金
配線１５が形成される。
膜を塗布し、そのレジスト膜を露光、現像することによ
り、ＴｉＮ膜１８上にレジストパターン（図示せず）が
形成される。このレジストパターンをマスクとしてＴｉ
Ｎ膜１８、Ｔｉシリサイド膜１７、第１のＡｌ−Ｃｕ合
金膜１５、ＴｉＮ膜１３及びＴｉ膜１１をエッチングす
ることにより、第１の層間絶縁膜９上に第１のＡｌ合金
配線１５が形成される。
【００３７】この後、図６に示すように、第１のＡｌ合
金配線１５上に第２の層間絶縁膜１９をＣＶＤ法により
堆積し、第２の層間絶縁膜１９上にレジストパターン２
１を形成する。
金配線１５上に第２の層間絶縁膜１９をＣＶＤ法により
堆積し、第２の層間絶縁膜１９上にレジストパターン２
１を形成する。
【００３８】次に、図７に示すように、レジストパター
ン２１をマスクとしてウエットエッチングした後にドラ
イエッチングすることにより、第２の層間絶縁膜１９に
ビアホール（接続孔）１９ａを形成する。この際、Ｔｉ
シリサイド膜１７は、第２の層間絶縁膜１９に対するエ
ッチング選択比が高いため、エッチングストッパーとし
て作用する。
ン２１をマスクとしてウエットエッチングした後にドラ
イエッチングすることにより、第２の層間絶縁膜１９に
ビアホール（接続孔）１９ａを形成する。この際、Ｔｉ
シリサイド膜１７は、第２の層間絶縁膜１９に対するエ
ッチング選択比が高いため、エッチングストッパーとし
て作用する。
【００３９】この後の工程は、第１の実施の形態と同様
であるので説明を省略する。
であるので説明を省略する。
【００４０】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
施の形態と同様の効果を得ることができる。
【００４１】さらに、第２の実施の形態では、Ｔｉシリ
サイド膜１７上に反射防止機能の高いＴｉＮ膜１８を形
成しているため、第１のＡｌ−Ｃｕ合金膜１５を精度良
くパターニングすることができる。即ち、ＴｉＮ膜１８
はＴｉシリサイド膜１７より反射防止機能が高いため、
第１の実施の形態に比べて精度の良い第１のＡｌ合金配
線１５を形成することができる。
サイド膜１７上に反射防止機能の高いＴｉＮ膜１８を形
成しているため、第１のＡｌ−Ｃｕ合金膜１５を精度良
くパターニングすることができる。即ち、ＴｉＮ膜１８
はＴｉシリサイド膜１７より反射防止機能が高いため、
第１の実施の形態に比べて精度の良い第１のＡｌ合金配
線１５を形成することができる。
【００４２】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。
ず、種々変更して実施することが可能である。
【００４３】
【発明の効果】以上説明したように本発明によれば、層
間絶縁膜に接続孔を形成するためのエッチングを施す際
にＡｌとの反応生成物の形成を防止することにより、接
続孔内におけるＡｌ合金配線のコンタクト抵抗の増加を
抑制できる半導体装置及びその製造方法を提供すること
ができる。
間絶縁膜に接続孔を形成するためのエッチングを施す際
にＡｌとの反応生成物の形成を防止することにより、接
続孔内におけるＡｌ合金配線のコンタクト抵抗の増加を
抑制できる半導体装置及びその製造方法を提供すること
ができる。
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図１の次の工程を示す断面
図である。
製造方法を示すものであり、図１の次の工程を示す断面
図である。
【図３】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図２の次の工程を示す断面
図である。
製造方法を示すものであり、図２の次の工程を示す断面
図である。
【図４】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図３の次の工程を示す断面
図である。
製造方法を示すものであり、図３の次の工程を示す断面
図である。
【図５】本発明の第２の実施の形態による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６】本発明の第２の実施の形態による半導体装置の
製造方法を示すものであり、図５の次の工程を示す断面
図である。
製造方法を示すものであり、図５の次の工程を示す断面
図である。
【図７】本発明の第２の実施の形態による半導体装置の
製造方法を示すものであり、図６の次の工程を示す断面
図である。
製造方法を示すものであり、図６の次の工程を示す断面
図である。
【図８】本発明の第２の実施の形態による半導体装置の
製造方法を示すものであり、図７の次の工程を示す断面
図である。
製造方法を示すものであり、図７の次の工程を示す断面
図である。
【図９】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
【図１０】図９に示す層間絶縁膜におけるビアホールを
上から視た平面図である。
上から視た平面図である。
【図１１】従来の半導体装置の製造方法を説明するもの
であり、図９の次の工程を示す断面図である。
であり、図９の次の工程を示す断面図である。
１ シリコン基板 ３ ゲート酸化膜 ５ ゲート電極 ７，８ ソース／ドレイン領域の拡散層 ９ 第１の層間絶縁膜 ９ａ コンタクトホール（接続孔） １１ Ｔｉ膜 １３ ＴｉＮ膜 １５ 第１のＡｌ−Ｃｕ合金膜（第１のＡｌ合金配線） １７ Ｔｉシリサイド膜 １８ ＴｉＮ膜 １９ 第２の層間絶縁膜 １９ａ ビアホール（接続孔） ２１ レジストパターン ２５ Ｔｉ膜 ２７ ＴｉＮ膜 ２９ 第２のＡｌ−Ｃｕ合金膜（第２のＡｌ合金配線） ３１ ＴｉＮ膜 １０１ シリコン基板 １０３ ゲート酸化膜 １０５ ゲート電極 １０７，１０８ ソース／ドレイン領域の拡散層 １０９ 第１の層間絶縁膜 １０９ａ コンタクトホール（接続孔） １１１ Ｔｉ膜 １１３ ＴｉＮ膜 １１５ 第１のＡｌ−Ｃｕ合金膜（第１のＡｌ合金配
線） １１７ Ｔｉシリサイド膜 １１９ 第２の層間絶縁膜 １１９ａ ビアホール（接続孔） １２１ レジストパターン １２３ 反応生成物（Ａｌ2Ｏ3等） １２５ Ｔｉ膜 １２７ ＴｉＮ膜 １２９ 第２のＡｌ−Ｃｕ合金膜（第２のＡｌ合金配
線） １３１ ＴｉＮ膜
線） １１７ Ｔｉシリサイド膜 １１９ 第２の層間絶縁膜 １１９ａ ビアホール（接続孔） １２１ レジストパターン １２３ 反応生成物（Ａｌ2Ｏ3等） １２５ Ｔｉ膜 １２７ ＴｉＮ膜 １２９ 第２のＡｌ−Ｃｕ合金膜（第２のＡｌ合金配
線） １３１ ＴｉＮ膜
フロントページの続き Ｆターム(参考） 4M104 AA01 BB25 BB36 CC01 DD08 DD09 DD16 DD26 DD33 DD43 DD78 DD84 FF13 FF22 GG09 5F033 HH09 HH18 HH27 HH33 JJ01 JJ09 JJ18 JJ33 KK01 KK27 NN06 NN07 NN31 PP06 PP15 PP16 QQ03 QQ08 QQ09 QQ10 QQ11 QQ19 QQ22 QQ37 QQ58 QQ70 QQ73 RR04 SS11 XX09 XX13
Claims (7)
- 【請求項１】 Ａｌ合金膜上に金属反応膜を形成する工
程と、 この金属反応膜及びＡｌ合金膜をパターニングすること
により第１のＡｌ合金配線を形成する工程と、 第１のＡｌ合金配線上に層間絶縁膜を形成する工程と、 この層間絶縁膜をエッチングすることにより、第１のＡ
ｌ合金配線上に位置する接続孔を上記層間絶縁膜に形成
する工程と、 この接続孔内及び層間絶縁膜上に第２のＡｌ合金配線を
形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 Ａｌ合金膜上に金属反応膜を形成する工
程と、 この金属反応膜上にＴｉＮ膜を形成する工程と、 このＴｉＮ膜、金属反応膜及びＡｌ合金膜をパターニン
グすることにより第１のＡｌ合金配線を形成する工程
と、 第１のＡｌ合金配線上に層間絶縁膜を形成する工程と、 この層間絶縁膜をエッチングすることにより、第１のＡ
ｌ合金配線上に位置する接続孔を上記層間絶縁膜に形成
する工程と、 この接続孔内及び層間絶縁膜上に第２のＡｌ合金配線を
形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記金属反応膜を形成する工程は、第１
のＡｌ合金膜上にＴｉ膜を形成し、このＴｉ膜上にスパ
ッタ法によりＳｉ膜を形成した後、このＴｉ膜及びＳｉ
膜をＮ2雰囲気で熱処理することによりＴｉシリサイド
膜を形成する工程であることを特徴とする請求項１又は
２記載の半導体装置の製造方法。 - 【請求項４】 前記金属反応膜を形成する工程は、第１
のＡｌ合金膜上にＴｉ膜を形成し、このＴｉ膜上にＣＶ
Ｄ法によりＳｉ膜を形成した後、このＴｉ膜及びＳｉ膜
をＮ2雰囲気で熱処理することによりＴｉシリサイド膜
を形成する工程であることを特徴とする請求項１又は２
記載の半導体装置の製造方法。 - 【請求項５】 前記金属反応膜を形成する工程は、第１
のＡｌ合金膜上にＴｉ膜を形成し、このＴｉ膜にＳｉイ
オンを導入した後、このＴｉ膜をＮ2雰囲気で熱処理す
ることによりＴｉシリサイド膜を形成する工程であるこ
とを特徴とする請求項１又は２記載の半導体装置の製造
方法。 - 【請求項６】 第１のＡｌ合金配線上に形成されたＴｉ
シリサイド膜と、 このＴｉシリサイド膜上に形成された層間絶縁膜と、 この層間絶縁膜に形成された、上記Ｔｉシリサイド膜上
に位置する接続孔と、 この接続孔内及び層間絶縁膜上に形成された第２のＡｌ
合金配線と、 を具備することを特徴とする半導体装置。 - 【請求項７】 前記Ｔｉシリサイド膜と前記層間絶縁膜
との間に形成されたＴｉＮ膜をさらに含むことを特徴と
する請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35650099A JP2001176960A (ja) | 1999-12-15 | 1999-12-15 | 半導体装置及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35650099A JP2001176960A (ja) | 1999-12-15 | 1999-12-15 | 半導体装置及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176960A true JP2001176960A (ja) | 2001-06-29 |
Family
ID=18449335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35650099A Withdrawn JP2001176960A (ja) | 1999-12-15 | 1999-12-15 | 半導体装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001176960A (ja) |
-
1999
- 1999-12-15 JP JP35650099A patent/JP2001176960A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |