JP2001168659A - 可変利得増幅回路 - Google Patents
可変利得増幅回路Info
- Publication number
- JP2001168659A JP2001168659A JP34873999A JP34873999A JP2001168659A JP 2001168659 A JP2001168659 A JP 2001168659A JP 34873999 A JP34873999 A JP 34873999A JP 34873999 A JP34873999 A JP 34873999A JP 2001168659 A JP2001168659 A JP 2001168659A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gain
- voltage
- variable gain
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【課題】 入力コモンモード電圧依存性及びゲインドリ
フトの改善が可能な可変利得増幅回路を実現する。 【解決手段】 可変利得増幅回路において、差動入出力
の可変利得増幅器と、この可変利得増幅器と同一回路で
あるレプリカ回路と、このレプリカ回路の入力端子間に
利得を決定するための制御電圧を印加する利得設定手段
と、レプリカ回路の非反転出力が反転入力端子に印加さ
れると共に出力電圧でレプリカ回路及び可変利得増幅器
の利得を制御するエラーアンプと、レプリカ回路の反転
出力から一定電圧高い電圧をエラーアンプの非反転入力
端子に印加する利得微調手段とを設ける。
フトの改善が可能な可変利得増幅回路を実現する。 【解決手段】 可変利得増幅回路において、差動入出力
の可変利得増幅器と、この可変利得増幅器と同一回路で
あるレプリカ回路と、このレプリカ回路の入力端子間に
利得を決定するための制御電圧を印加する利得設定手段
と、レプリカ回路の非反転出力が反転入力端子に印加さ
れると共に出力電圧でレプリカ回路及び可変利得増幅器
の利得を制御するエラーアンプと、レプリカ回路の反転
出力から一定電圧高い電圧をエラーアンプの非反転入力
端子に印加する利得微調手段とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、可変利得増幅回路
に関し、特に入力コモンモード電圧依存性の改善及びゲ
インドリフトの改善に関する。
に関し、特に入力コモンモード電圧依存性の改善及びゲ
インドリフトの改善に関する。
【０００２】
【従来の技術】従来の可変利得増幅器はＡ／Ｄ変換器、
ディジタル・オシロスコープ、シグナルコンディショナ
等において用いられており、このような可変利得増幅器
は本願出願人の出願に係る「特願平０６−０２８７０
５」等に記載されている。
ディジタル・オシロスコープ、シグナルコンディショナ
等において用いられており、このような可変利得増幅器
は本願出願人の出願に係る「特願平０６−０２８７０
５」等に記載されている。
【０００３】図４は「特願平０６−０２８７０５」に記
載された従来の可変利得増幅器の一例を示す回路図であ
る。図４において１，２，３，４，５，６，７，８，
９，１０，１１，１２，１３，１４，１５，１６，１
７，１８，１９及び２０はＭＯＳ電界効果トランジスタ
（Metal Oxide Semiconductor Field Effect Transisto
r：以下、ＦＥＴと呼ぶ。）、２１は可変抵抗、２２は
コモンモード帰還回路、１００及び１０１は入力電圧、
１０２及び１０３は出力電圧である。
載された従来の可変利得増幅器の一例を示す回路図であ
る。図４において１，２，３，４，５，６，７，８，
９，１０，１１，１２，１３，１４，１５，１６，１
７，１８，１９及び２０はＭＯＳ電界効果トランジスタ
（Metal Oxide Semiconductor Field Effect Transisto
r：以下、ＦＥＴと呼ぶ。）、２１は可変抵抗、２２は
コモンモード帰還回路、１００及び１０１は入力電圧、
１０２及び１０３は出力電圧である。
【０００４】ここで、ＦＥＴ１，２，１３及び１４は差
動入力回路８０を、ＦＥＴ３，４，１１，１２及びコモ
ンモード帰還回路２２は出力電圧１０２及び１０３を負
帰還する帰還回路８１を、ＦＥＴ５〜１０及び１５〜２
０は出力段回路８２を、可変抵抗２１は利得制御手段８
３をそれぞれ構成している。
動入力回路８０を、ＦＥＴ３，４，１１，１２及びコモ
ンモード帰還回路２２は出力電圧１０２及び１０３を負
帰還する帰還回路８１を、ＦＥＴ５〜１０及び１５〜２
０は出力段回路８２を、可変抵抗２１は利得制御手段８
３をそれぞれ構成している。
【０００５】入力電圧１００及び１０１はＦＥＴ１及び
２のゲートに入力され、ＦＥＴ１及び２のソースはＦＥ
Ｔ１４のドレインに、ＦＥＴ１４のソースはＦＥＴ１３
のドレインに接続される。
２のゲートに入力され、ＦＥＴ１及び２のソースはＦＥ
Ｔ１４のドレインに、ＦＥＴ１４のソースはＦＥＴ１３
のドレインに接続される。
【０００６】また、ＦＥＴ１のドレインはＦＥＴ８のソ
ース、ＦＥＴ９及び１０のドレイン、可変抵抗２１の一
端にそれぞれ接続され、ＦＥＴ２のドレインはＦＥＴ１
８のソース、ＦＥＴ１９及び２０のドレイン、可変抵抗
２１の他端にそれぞれ接続される。
ース、ＦＥＴ９及び１０のドレイン、可変抵抗２１の一
端にそれぞれ接続され、ＦＥＴ２のドレインはＦＥＴ１
８のソース、ＦＥＴ１９及び２０のドレイン、可変抵抗
２１の他端にそれぞれ接続される。
【０００７】ＦＥＴ８のドレインはＦＥＴ３のドレイン
及びＦＥＴ７のソースに接続され、ＦＥＴ７のドレイン
は出力電圧１０２を出力すると共に、ＦＥＴ３のゲー
ト、ＦＥＴ６のドレイン及びコモンモード帰還回路２２
の一方の入力端子にそれぞれ接続される。
及びＦＥＴ７のソースに接続され、ＦＥＴ７のドレイン
は出力電圧１０２を出力すると共に、ＦＥＴ３のゲー
ト、ＦＥＴ６のドレイン及びコモンモード帰還回路２２
の一方の入力端子にそれぞれ接続される。
【０００８】一方、ＦＥＴ１８のドレインはＦＥＴ４の
ドレイン及びＦＥＴ１７のソースに接続され、ＦＥＴ１
７のドレインは出力電圧１０３を出力すると共に、ＦＥ
Ｔ４のゲート、ＦＥＴ１６のドレイン及びコモンモード
帰還回路２２の他方の入力端子にそれぞれ接続される。
ドレイン及びＦＥＴ１７のソースに接続され、ＦＥＴ１
７のドレインは出力電圧１０３を出力すると共に、ＦＥ
Ｔ４のゲート、ＦＥＴ１６のドレイン及びコモンモード
帰還回路２２の他方の入力端子にそれぞれ接続される。
【０００９】コモンモード帰還回路２２の出力はＦＥＴ
１０及び２０のゲートにそれぞれ接続される。
１０及び２０のゲートにそれぞれ接続される。
【００１０】また、ＦＥＴ３及び４のソースはＦＥＴ１
２のドレインに接続され、ＦＥＴ１２のソースはＦＥＴ
１１のドレインに接続される。ＦＥＴ６及び１６のソー
スはＦＥＴ５及び１５のドレインに接続される。
２のドレインに接続され、ＦＥＴ１２のソースはＦＥＴ
１１のドレインに接続される。ＦＥＴ６及び１６のソー
スはＦＥＴ５及び１５のドレインに接続される。
【００１１】さらに、ＦＥＴ５，１１，１３及び１５の
ソースは正電圧源”ＶDD”に、ＦＥＴ９，１０，１９及
び２０のソースはグランド”ＧＮＤ”にそれぞれ接続さ
れる。また、ＦＥＴ５，１１，１３及び１５のゲート、
ＦＥＴ６，１２，１４及び１６のゲート、ＦＥＴ７及び
１７のゲート、ＦＥＴ８及び１８のゲートにはそれぞれ
バイアス電圧が印加される。
ソースは正電圧源”ＶDD”に、ＦＥＴ９，１０，１９及
び２０のソースはグランド”ＧＮＤ”にそれぞれ接続さ
れる。また、ＦＥＴ５，１１，１３及び１５のゲート、
ＦＥＴ６，１２，１４及び１６のゲート、ＦＥＴ７及び
１７のゲート、ＦＥＴ８及び１８のゲートにはそれぞれ
バイアス電圧が印加される。
【００１２】また、図５は図４に示す従来例における可
変抵抗２１及びコモンモード帰還回路２２の具体例を示
した詳細回路図である。ここで、１〜２０、１００〜１
０３は図４と同一符号であり、２３，２４，２５，２６
はＦＥＴ、１０４は利得制御電圧である。
変抵抗２１及びコモンモード帰還回路２２の具体例を示
した詳細回路図である。ここで、１〜２０、１００〜１
０３は図４と同一符号であり、２３，２４，２５，２６
はＦＥＴ、１０４は利得制御電圧である。
【００１３】図４における可変抵抗２１はＦＥＴ２３及
び利得制御電圧１０４により実現され、利得制御電圧１
０４の電圧値を大きくすれば、可変抵抗２１としての抵
抗値が小さくなり、前記電圧値を小さくすれば前記抵抗
値が大きくなる。
び利得制御電圧１０４により実現され、利得制御電圧１
０４の電圧値を大きくすれば、可変抵抗２１としての抵
抗値が小さくなり、前記電圧値を小さくすれば前記抵抗
値が大きくなる。
【００１４】一方、コモンモード帰還回路２２は図５中
のＦＥＴ２４，２５及び２６により構成され、電圧”Ｖ
ｃｍ”は出力電圧１０２と１０３の和に比例、即ち、出
力電圧のコモンモードに比例することになる。
のＦＥＴ２４，２５及び２６により構成され、電圧”Ｖ
ｃｍ”は出力電圧１０２と１０３の和に比例、即ち、出
力電圧のコモンモードに比例することになる。
【００１５】この結果、電圧”Ｖｃｍ”が大きくなると
ＦＥＴ１０及び２０の作用により出力段回路８２にバイ
アス電流が流れて前記出力電圧のコモンモードが小さく
なるように動作する。また、電圧”Ｖｃｍ”が小さくな
ると前記出力電圧のコモンモードが大きくなるように動
作する。即ち、コモンモード帰還回路２２は負帰還回路
として動作することになる。
ＦＥＴ１０及び２０の作用により出力段回路８２にバイ
アス電流が流れて前記出力電圧のコモンモードが小さく
なるように動作する。また、電圧”Ｖｃｍ”が小さくな
ると前記出力電圧のコモンモードが大きくなるように動
作する。即ち、コモンモード帰還回路２２は負帰還回路
として動作することになる。
【００１６】ここで、図４に示す従来例の動作を図６及
び図７を用いて説明する。図６は可変抵抗２１の抵抗値
が無限大である場合の等価回路、図７は可変抵抗２１の
抵抗値が有限である場合の動作を示すブロック図であ
る。
び図７を用いて説明する。図６は可変抵抗２１の抵抗値
が無限大である場合の等価回路、図７は可変抵抗２１の
抵抗値が有限である場合の動作を示すブロック図であ
る。
【００１７】図６において１００〜１０３は図４と同一
符号を付してあり、８４及び８５は差動入力回路、８６
は出力段回路である。可変抵抗２１の抵抗値が無限大で
ある場合、即ち、可変抵抗２１が無い場合、図４の回路
は入力電圧１００及び１０１が差動入力回路８４に入力
され、差動入力回路８４及び８５の出力電流が出力段回
路８６にそれぞれ接続され、出力段回路８６の出力電圧
が差動入力回路８５の入力端子に帰還されることにな
る。
符号を付してあり、８４及び８５は差動入力回路、８６
は出力段回路である。可変抵抗２１の抵抗値が無限大で
ある場合、即ち、可変抵抗２１が無い場合、図４の回路
は入力電圧１００及び１０１が差動入力回路８４に入力
され、差動入力回路８４及び８５の出力電流が出力段回
路８６にそれぞれ接続され、出力段回路８６の出力電圧
が差動入力回路８５の入力端子に帰還されることにな
る。
【００１８】図６に示す回路の利得”Ａ”は「実願平５
−８５６」に記載されているように入力電圧１００と１
０１の差電圧を”ＶIN”、出力電圧１０２と１０３の差
電圧を”ＶOUT ”、差動入力回路８４及び８５のトラン
ス・コンダクタンスを”ｇmi”及び”ｇmf”とすれば、 Ａ＝ＶOUT／ＶIN＝ｇmi／ｇmf （１） となる。
−８５６」に記載されているように入力電圧１００と１
０１の差電圧を”ＶIN”、出力電圧１０２と１０３の差
電圧を”ＶOUT ”、差動入力回路８４及び８５のトラン
ス・コンダクタンスを”ｇmi”及び”ｇmf”とすれば、 Ａ＝ＶOUT／ＶIN＝ｇmi／ｇmf （１） となる。
【００１９】この利得”ｇmi／ｇmf”はＦＥＴ１〜４の
チャネルサイズの比によって決まるので、この結果、利
得は温度及びプロセス変動の影響を受けにくい。
チャネルサイズの比によって決まるので、この結果、利
得は温度及びプロセス変動の影響を受けにくい。
【００２０】一方、図７において１〜２２，１００〜１
０３は図４と同一符号を付してあり、２７及び２８は負
荷容量である。また、接続関係についても図４と同様で
あり、異なる点は出力電圧１０２及び１０３に対して負
荷容量２７及び２８が接続された点である。
０３は図４と同一符号を付してあり、２７及び２８は負
荷容量である。また、接続関係についても図４と同様で
あり、異なる点は出力電圧１０２及び１０３に対して負
荷容量２７及び２８が接続された点である。
【００２１】ここで、入力電圧１００及び１０１の電圧
値を”Ｖ１”及び”Ｖ２”、ＦＥＴ１及び２のトランス
・コンダクタンスを”ｇmi”、ＦＥＴ３及び４のトラン
ス・コンダクタンスを”ｇmf”、ＦＥＴ１、２及び可変
抵抗２１４に流れる電流をそれぞれ”Ｉ１”、”Ｉ２”
及び”Ｉ３”とすると、入力電圧１００が１０１よりも
大きい場合、 Ｉ１−Ｉ２＝２ｇmi・(Ｖ１−Ｖ２) （２） となる。
値を”Ｖ１”及び”Ｖ２”、ＦＥＴ１及び２のトランス
・コンダクタンスを”ｇmi”、ＦＥＴ３及び４のトラン
ス・コンダクタンスを”ｇmf”、ＦＥＴ１、２及び可変
抵抗２１４に流れる電流をそれぞれ”Ｉ１”、”Ｉ２”
及び”Ｉ３”とすると、入力電圧１００が１０１よりも
大きい場合、 Ｉ１−Ｉ２＝２ｇmi・(Ｖ１−Ｖ２) （２） となる。
【００２２】また、出力段回路８２の図７中”イ”に流
れ込む電流と図７中”ロ”に流れ込む電流との電流差”
ΔＩ”は、 ΔＩ＝Ｉ１−Ｉ３−（Ｉ２＋Ｉ３） ＝Ｉ１−Ｉ２−２・Ｉ３ （３） となる。
れ込む電流と図７中”ロ”に流れ込む電流との電流差”
ΔＩ”は、 ΔＩ＝Ｉ１−Ｉ３−（Ｉ２＋Ｉ３） ＝Ｉ１−Ｉ２−２・Ｉ３ （３） となる。
【００２３】もし、可変抵抗２１の値が無限大であれば
前記電流差は、 ΔＩ＝Ｉ１−Ｉ２ （４） である。即ち、可変抵抗２１によりトランス・コンダク
タンス”ｇmi”が”２・Ｉ３”だけ等価的に小さくなっ
たことになる。この等価的に小さくなったトランス・コ
ンダクタンスを”(ｇmi)eff ”とすると式（１）は、 Ａ＝ＶOUT／ＶIN＝(ｇmi)eff／ｇmf （５） となる。
前記電流差は、 ΔＩ＝Ｉ１−Ｉ２ （４） である。即ち、可変抵抗２１によりトランス・コンダク
タンス”ｇmi”が”２・Ｉ３”だけ等価的に小さくなっ
たことになる。この等価的に小さくなったトランス・コ
ンダクタンスを”(ｇmi)eff ”とすると式（１）は、 Ａ＝ＶOUT／ＶIN＝(ｇmi)eff／ｇmf （５） となる。
【００２４】この結果、差動入力回路８０、可変抵抗２
１、帰還回路８１及び出力段回路８２により可変利得増
幅器を構成し、可変抵抗２１の抵抗値を変化させること
により利得を制御することが可能となる。
１、帰還回路８１及び出力段回路８２により可変利得増
幅器を構成し、可変抵抗２１の抵抗値を変化させること
により利得を制御することが可能となる。
【００２５】ここで、電流”Ｉ３”はＦＥＴ１及び２か
らの電流”Ｉ１”、電流”Ｉ２”、可変抵抗２１の抵抗
値、図７中”イ”及び”ロ”から出力段回路８２を見た
インピーダンスによって決まるが、出力段回路８２はＭ
ＯＳＦＥＴで構成されているため前記インピーダンスは
温度及びプロセス変動の影響を受け難くい。即ち、利得
は温度及びプロセス変動の影響を受け難くなる。
らの電流”Ｉ１”、電流”Ｉ２”、可変抵抗２１の抵抗
値、図７中”イ”及び”ロ”から出力段回路８２を見た
インピーダンスによって決まるが、出力段回路８２はＭ
ＯＳＦＥＴで構成されているため前記インピーダンスは
温度及びプロセス変動の影響を受け難くい。即ち、利得
は温度及びプロセス変動の影響を受け難くなる。
【００２６】また、入力電圧１００及び１０１をＭＯＳ
ＦＥＴにより受けているため高入力インピーダンスとな
り、スイッチド・キャパシタを用いないため高い周波数
帯域が得られ、余分な工程も不要となる。
ＦＥＴにより受けているため高入力インピーダンスとな
り、スイッチド・キャパシタを用いないため高い周波数
帯域が得られ、余分な工程も不要となる。
【００２７】さらに、伝達関数の最も低周波の極は出力
段回路８２の出力抵抗と、負荷容量２７及び２８によっ
て決まるので、可変抵抗の抵抗値を変化させても利得は
変化するが前記極は変化しない。即ち、利得を変化させ
ても周波数帯域は変化しないことになる。
段回路８２の出力抵抗と、負荷容量２７及び２８によっ
て決まるので、可変抵抗の抵抗値を変化させても利得は
変化するが前記極は変化しない。即ち、利得を変化させ
ても周波数帯域は変化しないことになる。
【００２８】また、図８は温度補償が可能な従来の可変
利得増幅器の一例を示す回路図であり、本願出願人の出
願に係る「特願平０８−２６０６９１」に記載されたも
のである。但し、簡単の為に帰還回路の記載は省略して
いる。
利得増幅器の一例を示す回路図であり、本願出願人の出
願に係る「特願平０８−２６０６９１」に記載されたも
のである。但し、簡単の為に帰還回路の記載は省略して
いる。
【００２９】図８において２９，３０，３１，３２，３
３，３４，３５，３６，３７，３８，３９，４０，４
１，４２及び４３はＦＥＴ、４４，４５，４６，４７，
４８，４９及び５０は定電流源、１００ａ及び１０１ａ
は入力電圧、１０２ａ及び１０３ａは出力電圧，１０５
はバイアス電圧である。
３，３４，３５，３６，３７，３８，３９，４０，４
１，４２及び４３はＦＥＴ、４４，４５，４６，４７，
４８，４９及び５０は定電流源、１００ａ及び１０１ａ
は入力電圧、１０２ａ及び１０３ａは出力電圧，１０５
はバイアス電圧である。
【００３０】また、２９〜３９及び４６〜４９は可変利
得増幅器コア部８７を、４０〜４２，４４及び４５はハ
イスイング・カスコード回路で構成されるバイアス電圧
制御回路８８を、４３及び５０は利得調整回路８９をそ
れぞれ構成している。
得増幅器コア部８７を、４０〜４２，４４及び４５はハ
イスイング・カスコード回路で構成されるバイアス電圧
制御回路８８を、４３及び５０は利得調整回路８９をそ
れぞれ構成している。
【００３１】入力電圧１００ａ及び１０１ａはＦＥＴ２
９及び３０のゲートに入力され、ＦＥＴ２９のソースは
ＦＥＴ３０のソース及び定電流源４８の一端に接続され
る。
９及び３０のゲートに入力され、ＦＥＴ２９のソースは
ＦＥＴ３０のソース及び定電流源４８の一端に接続され
る。
【００３２】また、ＦＥＴ２９のドレインはＦＥＴ３４
のソース、ＦＥＴ３５及び３９のドレインにそれぞれ接
続され、ＦＥＴ３０のドレインはＦＥＴ３７及び３９の
ソース、ＦＥＴ３８のドレインにそれぞれ接続される。
のソース、ＦＥＴ３５及び３９のドレインにそれぞれ接
続され、ＦＥＴ３０のドレインはＦＥＴ３７及び３９の
ソース、ＦＥＴ３８のドレインにそれぞれ接続される。
【００３３】ＦＥＴ３４のドレインはＦＥＴ３１のドレ
イン及びＦＥＴ３３のソースに接続され、ＦＥＴ３３の
ドレインは出力電圧１０２ａを出力すると共にＦＥＴ３
１のゲート及び定電流源４６の一端にそれぞれ接続され
る。
イン及びＦＥＴ３３のソースに接続され、ＦＥＴ３３の
ドレインは出力電圧１０２ａを出力すると共にＦＥＴ３
１のゲート及び定電流源４６の一端にそれぞれ接続され
る。
【００３４】一方、ＦＥＴ３７のドレインはＦＥＴ３２
のドレイン及びＦＥＴ３６のソースに接続され、ＦＥＴ
３６のドレインは出力電圧１０３ａを出力すると共にＦ
ＥＴ３２のゲート及び定電流源４９の一端に接続され
る。
のドレイン及びＦＥＴ３６のソースに接続され、ＦＥＴ
３６のドレインは出力電圧１０３ａを出力すると共にＦ
ＥＴ３２のゲート及び定電流源４９の一端に接続され
る。
【００３５】また、ＦＥＴ３１及び３２のソースは定電
流源４７の一端に接続され、ＦＥＴ３３及び３６のゲー
トにはバイアス電圧１０５が印加される。
流源４７の一端に接続され、ＦＥＴ３３及び３６のゲー
トにはバイアス電圧１０５が印加される。
【００３６】ＦＥＴ３４及び３７のゲートはＦＥＴ４０
及び４２のゲート、ＦＥＴ４０のドレイン及び定電流源
４４の一端に接続され、ＦＥＴ３５及び３８のゲートは
ＦＥＴ４１のゲート、ＦＥＴ４２のドレイン及び定電流
源４５の一端に接続される。また、ＦＥＴ４１のドレイ
ンはＦＥＴ４２のソースに接続される。
及び４２のゲート、ＦＥＴ４０のドレイン及び定電流源
４４の一端に接続され、ＦＥＴ３５及び３８のゲートは
ＦＥＴ４１のゲート、ＦＥＴ４２のドレイン及び定電流
源４５の一端に接続される。また、ＦＥＴ４１のドレイ
ンはＦＥＴ４２のソースに接続される。
【００３７】ＦＥＴ３９のゲートはＦＥＴ４３のゲート
及びドレインと定電流源５０の一端に接続される。
及びドレインと定電流源５０の一端に接続される。
【００３８】さらに、定電流源４４〜５０の他端は正電
圧源”Ｖdd”に接続され、ＦＥＴ３５，３８，４０，４
１及び４３のソースは接地される。
圧源”Ｖdd”に接続され、ＦＥＴ３５，３８，４０，４
１及び４３のソースは接地される。
【００３９】ここで、図８に示す従来例の動作を説明す
る。先ず第１に可変利得増幅器コア部８７における温度
の影響を説明する。ＦＥＴ２９及び３０は飽和領域で動
作しているので、 Ｉd＝(Ｋ／２)(Ｗ／Ｌ)(Ｖgs−Ｖｔ)2 （６） （但し、Ｋ＝μp・Ｃｏｘである。）となる。
る。先ず第１に可変利得増幅器コア部８７における温度
の影響を説明する。ＦＥＴ２９及び３０は飽和領域で動
作しているので、 Ｉd＝(Ｋ／２)(Ｗ／Ｌ)(Ｖgs−Ｖｔ)2 （６） （但し、Ｋ＝μp・Ｃｏｘである。）となる。
【００４０】式（６）において”Ｉd ”はドレイン電
流、”Ｗ”はＦＥＴのゲート幅、”Ｌ”はＦＥＴのゲー
ト長、”Ｖgs”はゲート・ソース間電圧、”Ｖｔ”は閾
値電圧、”μp ”は正孔の移動度、”Ｃｏｘ”は酸化膜
の誘電率である。
流、”Ｗ”はＦＥＴのゲート幅、”Ｌ”はＦＥＴのゲー
ト長、”Ｖgs”はゲート・ソース間電圧、”Ｖｔ”は閾
値電圧、”μp ”は正孔の移動度、”Ｃｏｘ”は酸化膜
の誘電率である。
【００４１】また、トランス・コンダクタンス”ｇmi”
は、 ｇmi＝∂Ｉd／∂Ｖgs ＝Ｋ(Ｗ／Ｌ)(Ｖgs−Ｖｔ) ＝(２Ｋ(Ｗ／Ｌ)Ｉd)1/2 ＝(μp・２Ｃｏｘ(Ｗ／Ｌ)Ｉd)1/2 （７） となる。
は、 ｇmi＝∂Ｉd／∂Ｖgs ＝Ｋ(Ｗ／Ｌ)(Ｖgs−Ｖｔ) ＝(２Ｋ(Ｗ／Ｌ)Ｉd)1/2 ＝(μp・２Ｃｏｘ(Ｗ／Ｌ)Ｉd)1/2 （７） となる。
【００４２】式（７）中で温度係数を有するものは”μ
p ”だけであるので、トランス・コンダクタンス”
ｇmi”は”(μP )1/2 ”に比例することになる。
p ”だけであるので、トランス・コンダクタンス”
ｇmi”は”(μP )1/2 ”に比例することになる。
【００４３】同様にＦＥＴ３１及び３２も飽和領域で動
作しているので式（７）と同様になり、トランス・コン
ダクタンス”ｇmf”もまた”(μp )1/2 ”に比例するこ
とになる。
作しているので式（７）と同様になり、トランス・コン
ダクタンス”ｇmf”もまた”(μp )1/2 ”に比例するこ
とになる。
【００４４】前述の等価的に小さくなったトランス・コ
ンダクタンス”(ｇmi)eff ”は、 (ｇmi)eff＝(ｇds／(ｇmb＋ｇds))・ｇmi （８） となる。
ンダクタンス”(ｇmi)eff ”は、 (ｇmi)eff＝(ｇds／(ｇmb＋ｇds))・ｇmi （８） となる。
【００４５】ここで、”ｇmb”はＦＥＴ３４及び３７の
トランス・コンダクタンスであり、ＦＥＴ３４及び３７
も飽和領域で動作しているので”ｇmb”は”(μn )
1/2 ”に比例することになる。但し、”μn ”は電子の
移動度である。
トランス・コンダクタンスであり、ＦＥＴ３４及び３７
も飽和領域で動作しているので”ｇmb”は”(μn )
1/2 ”に比例することになる。但し、”μn ”は電子の
移動度である。
【００４６】一方、ＦＥＴ３９は抵抗性領域で動作して
いるのでドレイン電流”Ｉd39 ”は、 Ｉd39＝(Ｋ／２)(Ｗ／Ｌ)・ (２(Ｖgs−Ｖｔ)Ｖds−Ｖds 2) （９） となる。
いるのでドレイン電流”Ｉd39 ”は、 Ｉd39＝(Ｋ／２)(Ｗ／Ｌ)・ (２(Ｖgs−Ｖｔ)Ｖds−Ｖds 2) （９） となる。
【００４７】また、トランス・コンダクタンス”
ｇmds” ｇmds＝∂Ｉd39／∂Ｖds ＝Ｋ(Ｗ／Ｌ)((Ｖgs−Ｖｔ)−Ｖds) （１０） となる。
ｇmds” ｇmds＝∂Ｉd39／∂Ｖds ＝Ｋ(Ｗ／Ｌ)((Ｖgs−Ｖｔ)−Ｖds) （１０） となる。
【００４８】ＦＥＴ３９は抵抗性領域で動作しているの
で”Ｖgs＞＞Ｖds”であり、式（１０）は、 ｇmds＝Ｋ(Ｗ／Ｌ)(Ｖgs−Ｖｔ) ＝μn・Ｃｏｘ(Ｗ／Ｌ)(Ｖgs−Ｖｔ) （１１） となる。
で”Ｖgs＞＞Ｖds”であり、式（１０）は、 ｇmds＝Ｋ(Ｗ／Ｌ)(Ｖgs−Ｖｔ) ＝μn・Ｃｏｘ(Ｗ／Ｌ)(Ｖgs−Ｖｔ) （１１） となる。
【００４９】ここで、利得”Ａ”は式（５）から、 Ａ＝(ｇmi)eff／ｇmf ＝{(ｇds／(ｇmb＋ｇds))・ｇmi}／ｇmf （１２） となる。
【００５０】式（１２）において”ｇmi”及び”ｇmf”
は”(μp )1/2 ”に比例するので”μp ”の温度変化に
よる影響は相殺される。但し、”ｇmb”は”(μn )
1/2 ”に比例するものの”ｇmds ”には閾値電圧”Ｖ
ｔ”の温度変動があるためこの状態では利得は温度変化
に影響される。
は”(μp )1/2 ”に比例するので”μp ”の温度変化に
よる影響は相殺される。但し、”ｇmb”は”(μn )
1/2 ”に比例するものの”ｇmds ”には閾値電圧”Ｖ
ｔ”の温度変動があるためこの状態では利得は温度変化
に影響される。
【００５１】第２にバイアス電圧制御回路８８における
温度の影響を説明する。先ず、ＦＥＴ４０とＦＥＴ４２
は、 (Ｗ／Ｌ)40＝(１／４)(Ｗ／Ｌ)41 ＝(１／４)(Ｗ／Ｌ)42 （１３） 及び、 Ｉd40＝Ｉd42 （１４） なる関係を満足している。
温度の影響を説明する。先ず、ＦＥＴ４０とＦＥＴ４２
は、 (Ｗ／Ｌ)40＝(１／４)(Ｗ／Ｌ)41 ＝(１／４)(Ｗ／Ｌ)42 （１３） 及び、 Ｉd40＝Ｉd42 （１４） なる関係を満足している。
【００５２】ＦＥＴ３５及び３６はそれぞれ飽和領域で
動作しているので、 Ｉd40＝(Ｋ／２)(Ｗ／Ｌ)40(Ｖgs40−Ｖｔ)2 （１５） Ｉd41＝(Ｋ／２)(Ｗ／Ｌ)41(Ｖgs41−Ｖｔ)2 （１６） となる。
動作しているので、 Ｉd40＝(Ｋ／２)(Ｗ／Ｌ)40(Ｖgs40−Ｖｔ)2 （１５） Ｉd41＝(Ｋ／２)(Ｗ／Ｌ)41(Ｖgs41−Ｖｔ)2 （１６） となる。
【００５３】式（１５）及び（１６）から”Ｖgs40”及
び”Ｖgs41”は、 Ｖgs40＝Ｖｔ＋{Ｉd40／(Ｋ／２)(Ｗ／Ｌ)40}1/2 （１７） Ｖgs41＝Ｖｔ＋{Ｉd41／(Ｋ／２)(Ｗ／Ｌ)41}1/2 （１８） となる。
び”Ｖgs41”は、 Ｖgs40＝Ｖｔ＋{Ｉd40／(Ｋ／２)(Ｗ／Ｌ)40}1/2 （１７） Ｖgs41＝Ｖｔ＋{Ｉd41／(Ｋ／２)(Ｗ／Ｌ)41}1/2 （１８） となる。
【００５４】ＦＥＴ４２のゲート・ソース間電圧”Ｖ
gs42”はＦＥＴ４１とゲートサイズが同一で、ドレイン
電流も同一なので、 Ｖgs42＝Ｖｔ＋{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2 （１９） となる。
gs42”はＦＥＴ４１とゲートサイズが同一で、ドレイン
電流も同一なので、 Ｖgs42＝Ｖｔ＋{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2 （１９） となる。
【００５５】ここで、バイアス電圧制御回路８８の出力
電圧である図８中”Ｖｂ”は図８中”Ｖａ”を用いて、 Ｖｂ＝Ｖａ−Ｖgs42 ＝Ｖgs40−Ｖgs42 ＝Ｖｔ＋{Ｉd40／(Ｋ／２)(Ｗ／Ｌ)40}1/2 −Ｖｔ＋{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2 ＝{Ｉd40／(Ｋ／２)(Ｗ／Ｌ)40}1/2 −{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2 （２０） となる。
電圧である図８中”Ｖｂ”は図８中”Ｖａ”を用いて、 Ｖｂ＝Ｖａ−Ｖgs42 ＝Ｖgs40−Ｖgs42 ＝Ｖｔ＋{Ｉd40／(Ｋ／２)(Ｗ／Ｌ)40}1/2 −Ｖｔ＋{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2 ＝{Ｉd40／(Ｋ／２)(Ｗ／Ｌ)40}1/2 −{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2 （２０） となる。
【００５６】さらに、式（１３）及び式（１４）の条件
を用いることにより式（２０）は、 Ｖｂ＝{Ｉd42／(Ｋ／２)(１／４)(Ｗ／Ｌ)42}1/2 −{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2 ＝{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2 （２１） となる。
を用いることにより式（２０）は、 Ｖｂ＝{Ｉd42／(Ｋ／２)(１／４)(Ｗ／Ｌ)42}1/2 −{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2 ＝{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2 （２１） となる。
【００５７】第３に利得調整回路８９における温度の影
響を説明する。ＦＥＴ４３は飽和領域で動作しているの
で、前述と同様に図８中”Ｖｄ”は、 Ｖｄ＝Ｖgs43 ＝Ｖｔ＋{Ｉd43／(Ｋ／２)(Ｗ／Ｌ)43}1/2 （２２） となる。
響を説明する。ＦＥＴ４３は飽和領域で動作しているの
で、前述と同様に図８中”Ｖｄ”は、 Ｖｄ＝Ｖgs43 ＝Ｖｔ＋{Ｉd43／(Ｋ／２)(Ｗ／Ｌ)43}1/2 （２２） となる。
【００５８】また、ＦＥＴ４２とＦＥＴ３７のゲートサ
イズやバイアス電流は同一なので、図８中”Ｖｃ”は”
Ｖｂ”と等しい。
イズやバイアス電流は同一なので、図８中”Ｖｃ”は”
Ｖｂ”と等しい。
【００５９】従って、ＦＥＴ３９のゲート・ソース間電
圧”Ｖgs39”は、 Ｖgs39＝Ｖｄ−Ｖｃ ＝Ｖｄ−Ｖｂ ＝ Ｖｔ＋{Ｉd43／(Ｋ／２)(Ｗ／Ｌ)43}1/2 −{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2 ＝Ｖｔ ＋[２・Ｉd43(Ｌ／Ｗ)43}1/2−{２・Ｉd42(Ｌ／Ｗ)42}1/2] ・Ｋ-1/2 ＝Ｖｔ＋(μn)-1/2 ・(Ｃｏｘ)-1/2[２・Ｉd43(Ｌ／Ｗ)43}1/2 −{２・Ｉd42(Ｌ／Ｗ)42}1/2] ＝Ｖｔ＋(μn)-1/2Ｋｘ （２３） となる。但し、”Ｋｘ”は温度に依存しない定数であ
る。
圧”Ｖgs39”は、 Ｖgs39＝Ｖｄ−Ｖｃ ＝Ｖｄ−Ｖｂ ＝ Ｖｔ＋{Ｉd43／(Ｋ／２)(Ｗ／Ｌ)43}1/2 −{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2 ＝Ｖｔ ＋[２・Ｉd43(Ｌ／Ｗ)43}1/2−{２・Ｉd42(Ｌ／Ｗ)42}1/2] ・Ｋ-1/2 ＝Ｖｔ＋(μn)-1/2 ・(Ｃｏｘ)-1/2[２・Ｉd43(Ｌ／Ｗ)43}1/2 −{２・Ｉd42(Ｌ／Ｗ)42}1/2] ＝Ｖｔ＋(μn)-1/2Ｋｘ （２３） となる。但し、”Ｋｘ”は温度に依存しない定数であ
る。
【００６０】式（２３）を式（１１）に代入すると、 ｇmds＝μn・Ｃｏｘ(Ｗ／Ｌ)(Ｖgs39−Ｖｔ) ＝μn・Ｃｏｘ(Ｗ／Ｌ)(Ｖｔ＋(μn)-1/2Ｋｘ−Ｖｔ) ＝(μn)1/2・Ｃｏｘ(Ｗ／Ｌ)Ｋｘ （２４） となる。
【００６１】式（２４）から”ｇmds ”は”(μ
n )1/2”に比例することになり、式（１２）において”
ｇmb”も前述のように”(μn )1/2”に比例することか
ら”μn ”の温度変化による影響は相殺され、利得”
Ａ”は温度変化の影響を受けなくなる。
n )1/2”に比例することになり、式（１２）において”
ｇmb”も前述のように”(μn )1/2”に比例することか
ら”μn ”の温度変化による影響は相殺され、利得”
Ａ”は温度変化の影響を受けなくなる。
【００６２】
【発明が解決しようとする課題】しかし、図１に示す従
来例では式（５）は、入力コモンモード電圧”Ｖｃｏ
ｍ”が一定であれば利得”Ａ”は一定になるが入力コモ
ンモード電圧”Ｖｃｏｍ”が変動すると利得”Ａ”も変
動してしまうと言った問題点があった。これは、式
（２）中の”ｇｍｉ”が入力コモンモード電圧”Ｖｃｏ
ｍ”によって変化するためである。
来例では式（５）は、入力コモンモード電圧”Ｖｃｏ
ｍ”が一定であれば利得”Ａ”は一定になるが入力コモ
ンモード電圧”Ｖｃｏｍ”が変動すると利得”Ａ”も変
動してしまうと言った問題点があった。これは、式
（２）中の”ｇｍｉ”が入力コモンモード電圧”Ｖｃｏ
ｍ”によって変化するためである。
【００６３】例えば、一般にオシロスコープ等ではポジ
ション機能やオフセット機能により自由に入力コモンモ
ード電圧”Ｖｃｏｍ”を設定してから可変利得増幅器に
入力するので、このような場合には利得”Ａ”も変動し
てしまうと言った問題点があった。
ション機能やオフセット機能により自由に入力コモンモ
ード電圧”Ｖｃｏｍ”を設定してから可変利得増幅器に
入力するので、このような場合には利得”Ａ”も変動し
てしまうと言った問題点があった。
【００６４】また、図８に示す従来例では実験結果から
式（１１）における線形領域動作ＦＥＴの電子の移動
度”μn ”のみが変動した場合には温度補償ができなく
なると言った問題点があった。従って本発明が解決しよ
うとする課題は、入力コモンモード電圧依存性及びゲイ
ンドリフトの改善が可能な可変利得増幅回路を実現する
ことにある。
式（１１）における線形領域動作ＦＥＴの電子の移動
度”μn ”のみが変動した場合には温度補償ができなく
なると言った問題点があった。従って本発明が解決しよ
うとする課題は、入力コモンモード電圧依存性及びゲイ
ンドリフトの改善が可能な可変利得増幅回路を実現する
ことにある。
【００６５】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、可変利
得増幅回路において、差動入出力の可変利得増幅器と、
この可変利得増幅器と同一回路であるレプリカ回路と、
このレプリカ回路の入力端子間に利得を決定するための
制御電圧を印加する利得設定手段と、前記レプリカ回路
の非反転出力が反転入力端子に印加されると共に出力電
圧で前記レプリカ回路及び前記可変利得増幅器の利得を
制御するエラーアンプと、前記レプリカ回路の反転出力
から一定電圧高い電圧を前記エラーアンプの非反転入力
端子に印加する利得微調手段とを備えたことにより、入
力コモンモード電圧依存性及びゲインドリフトの改善が
可能になる。
るために、本発明のうち請求項１記載の発明は、可変利
得増幅回路において、差動入出力の可変利得増幅器と、
この可変利得増幅器と同一回路であるレプリカ回路と、
このレプリカ回路の入力端子間に利得を決定するための
制御電圧を印加する利得設定手段と、前記レプリカ回路
の非反転出力が反転入力端子に印加されると共に出力電
圧で前記レプリカ回路及び前記可変利得増幅器の利得を
制御するエラーアンプと、前記レプリカ回路の反転出力
から一定電圧高い電圧を前記エラーアンプの非反転入力
端子に印加する利得微調手段とを備えたことにより、入
力コモンモード電圧依存性及びゲインドリフトの改善が
可能になる。
【００６６】請求項２記載の発明は、請求項１記載の発
明である可変利得増幅回路において、前記利得設定手段
が、複数の抵抗が直列接続された直列抵抗と、この直列
抵抗に定電流を供給する定電流源と、前記抵抗の接続点
の電圧を選択して前記レプリカ回路に印加する複数のス
イッチ回路とから構成されたことにより、入力コモンモ
ード電圧依存性及びゲインドリフトの改善が可能にな
る。
明である可変利得増幅回路において、前記利得設定手段
が、複数の抵抗が直列接続された直列抵抗と、この直列
抵抗に定電流を供給する定電流源と、前記抵抗の接続点
の電圧を選択して前記レプリカ回路に印加する複数のス
イッチ回路とから構成されたことにより、入力コモンモ
ード電圧依存性及びゲインドリフトの改善が可能にな
る。
【００６７】請求項３記載の発明は、請求項１記載の発
明である可変利得増幅回路において、前記利得微調手段
が、抵抗と、この抵抗に定電流を供給する定電流源と、
前記抵抗の一端が前記レプリカ回路の非反転出力に接続
され、他端の電圧を前記エラーアンプの非反転入力端子
に印加することにより、入力コモンモード電圧依存性及
びゲインドリフトの改善が可能になる。
明である可変利得増幅回路において、前記利得微調手段
が、抵抗と、この抵抗に定電流を供給する定電流源と、
前記抵抗の一端が前記レプリカ回路の非反転出力に接続
され、他端の電圧を前記エラーアンプの非反転入力端子
に印加することにより、入力コモンモード電圧依存性及
びゲインドリフトの改善が可能になる。
【００６８】請求項４記載の発明は、請求項１記載の発
明である可変利得増幅回路において、前記抵抗に流れる
電流の値を調整して利得の微調整を行うことにより、利
得の微調整が可能になる。
明である可変利得増幅回路において、前記抵抗に流れる
電流の値を調整して利得の微調整を行うことにより、利
得の微調整が可能になる。
【００６９】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係る可変利得増幅器の一実施
例を示す回路図である。図１において５１，５８，６
４，６５，６７及び６８は定電流源、５２，５３，５
４，５５，５６，５７及び６６は抵抗、５９ａ，５９
ｂ，６０ａ，６０ｂ，６１ａ，及び６１ｂはスイッチ回
路、６２は図５に示した従来例と同一回路である可変利
得増幅器を用いたレプリカ回路、６３及び７２は図５中
のＦＥＴ２３に相当するＦＥＴ、６９はエラーアンプ、
７０は値が変動する入力コモンモード電圧”Ｖｃｏｍ”
に相当する電圧源、７１はレプリカ回路６２と同一回路
である可変利得増幅器を用いた可変利得増幅器、１０６
及び１０７は入力電圧、１０８及び１０９は出力電圧で
ある。
説明する。図１は本発明に係る可変利得増幅器の一実施
例を示す回路図である。図１において５１，５８，６
４，６５，６７及び６８は定電流源、５２，５３，５
４，５５，５６，５７及び６６は抵抗、５９ａ，５９
ｂ，６０ａ，６０ｂ，６１ａ，及び６１ｂはスイッチ回
路、６２は図５に示した従来例と同一回路である可変利
得増幅器を用いたレプリカ回路、６３及び７２は図５中
のＦＥＴ２３に相当するＦＥＴ、６９はエラーアンプ、
７０は値が変動する入力コモンモード電圧”Ｖｃｏｍ”
に相当する電圧源、７１はレプリカ回路６２と同一回路
である可変利得増幅器を用いた可変利得増幅器、１０６
及び１０７は入力電圧、１０８及び１０９は出力電圧で
ある。
【００７０】また、５１〜５８，５９ａ，５９ｂ，６０
ａ，６０ｂ，６１ａ及び６１ｂはレプリカ回路６１に利
得を決定するための制御電圧を印加する利得設定手段９
０を、また、６４〜６８は一定の電圧降下を発生させる
利得微調手段９１をそれぞれ構成している。
ａ，６０ｂ，６１ａ及び６１ｂはレプリカ回路６１に利
得を決定するための制御電圧を印加する利得設定手段９
０を、また、６４〜６８は一定の電圧降下を発生させる
利得微調手段９１をそれぞれ構成している。
【００７１】定電流源５１の一端は抵抗５２の一端及び
スイッチ回路５９ａの入力端子に接続され、抵抗５２の
他端は抵抗５３の一端及びスイッチ回路６０ａの入力端
子に接続される。
スイッチ回路５９ａの入力端子に接続され、抵抗５２の
他端は抵抗５３の一端及びスイッチ回路６０ａの入力端
子に接続される。
【００７２】抵抗５３の他端は抵抗５４の一端及びスイ
ッチ回路６１ａの入力端子に接続され、抵抗５４の他端
は抵抗５５の一端、入力電圧１０７として可変利得増幅
器７１の反転入力端子及び電圧源７０の一端にそれぞれ
接続される。
ッチ回路６１ａの入力端子に接続され、抵抗５４の他端
は抵抗５５の一端、入力電圧１０７として可変利得増幅
器７１の反転入力端子及び電圧源７０の一端にそれぞれ
接続される。
【００７３】抵抗５５の他端は抵抗５６の一端及びスイ
ッチ回路６１ｂの入力端子に接続され、抵抗５６の他端
は抵抗５７の一端及びスイッチ回路６０ｂの入力端子に
接続される。また、抵抗５７の他端は定電流源５８の一
端及びスイッチ回路５９ｂの入力端子に接続される。
ッチ回路６１ｂの入力端子に接続され、抵抗５６の他端
は抵抗５７の一端及びスイッチ回路６０ｂの入力端子に
接続される。また、抵抗５７の他端は定電流源５８の一
端及びスイッチ回路５９ｂの入力端子に接続される。
【００７４】スイッチ回路５９ａの出力端子はスイッチ
回路６０ａ及び６１ａの出力端子とレプリカ回路６２の
非反転入力端子にそれぞれ接続され、スイッチ回路５９
ｂの出力端子はスイッチ回路６０ｂ及び６１ｂの出力端
子とレプリカ回路６２の反転入力端子にそれぞれ接続さ
れる。
回路６０ａ及び６１ａの出力端子とレプリカ回路６２の
非反転入力端子にそれぞれ接続され、スイッチ回路５９
ｂの出力端子はスイッチ回路６０ｂ及び６１ｂの出力端
子とレプリカ回路６２の反転入力端子にそれぞれ接続さ
れる。
【００７５】レプリカ回路６２の非反転出力端子はエラ
ーアンプ６９の反転入力端子に接続され、レプリカ回路
６２の反転出力端子は抵抗６６の一端と定電流源６７及
び６８の一端に接続される。また、抵抗６６の他端はエ
ラーアンプ６９の非反転入力端子と定電流源６４及び６
５の一端に接続される。
ーアンプ６９の反転入力端子に接続され、レプリカ回路
６２の反転出力端子は抵抗６６の一端と定電流源６７及
び６８の一端に接続される。また、抵抗６６の他端はエ
ラーアンプ６９の非反転入力端子と定電流源６４及び６
５の一端に接続される。
【００７６】エラーアンプ６９の出力は図５中１０４に
示す利得制御電圧としてレプリカ回路内のＦＥＴ６３の
ゲート及び可変利得増幅器７１内のＦＥＴ７２のゲート
にそれぞれ接続される。
示す利得制御電圧としてレプリカ回路内のＦＥＴ６３の
ゲート及び可変利得増幅器７１内のＦＥＴ７２のゲート
にそれぞれ接続される。
【００７７】また、入力電圧１０６は可変利得増幅器７
１の非反転入力端子に入力され、可変利得増幅器７１は
出力電圧１０８及び１０９を出力する。
１の非反転入力端子に入力され、可変利得増幅器７１は
出力電圧１０８及び１０９を出力する。
【００７８】さらに、定電流源５１，６４及び６５の他
端は正電圧源にそれぞれ接続され、定電流源５８，６７
及び６８の他端及び電圧源７０の他端はそれぞれ接地さ
れる。
端は正電圧源にそれぞれ接続され、定電流源５８，６７
及び６８の他端及び電圧源７０の他端はそれぞれ接地さ
れる。
【００７９】ここで、図１に示す実施例の動作を説明す
る。スイッチ回路５９ａ〜６１ａ及び５９ｂ〜６１ｂ
の”ＯＮ／ＯＦＦ”の組み合わせにより可変利得増幅回
路の利得が決定される。
る。スイッチ回路５９ａ〜６１ａ及び５９ｂ〜６１ｂ
の”ＯＮ／ＯＦＦ”の組み合わせにより可変利得増幅回
路の利得が決定される。
【００８０】例えば、抵抗５２及び５７の抵抗値を”３
Ｒ”、抵抗降５３〜５６の抵抗値を”Ｒ”、抵抗６６の
抵抗値を”２０Ｒ”、定電流源５１，５８，６４及び６
７の出力電流を”Ｉ”とし、スイッチ回路５９ａ及び５
９ｂを”ＯＮ”にしてその他のスイッチ回路を”ＯＦ
Ｆ”にした場合には利得は”２倍”になる。
Ｒ”、抵抗降５３〜５６の抵抗値を”Ｒ”、抵抗６６の
抵抗値を”２０Ｒ”、定電流源５１，５８，６４及び６
７の出力電流を”Ｉ”とし、スイッチ回路５９ａ及び５
９ｂを”ＯＮ”にしてその他のスイッチ回路を”ＯＦ
Ｆ”にした場合には利得は”２倍”になる。
【００８１】また、スイッチ回路６０ａ及び６０ｂを”
ＯＮ”にしてその他のスイッチ回路を”ＯＦＦ”にした
場合には利得は”５倍”、スイッチ回路６１ａ及び６１
ｂを”ＯＮ”にしてその他のスイッチ回路を”ＯＦＦ”
にした場合には利得は”１０倍”になる。
ＯＮ”にしてその他のスイッチ回路を”ＯＦＦ”にした
場合には利得は”５倍”、スイッチ回路６１ａ及び６１
ｂを”ＯＮ”にしてその他のスイッチ回路を”ＯＦＦ”
にした場合には利得は”１０倍”になる。
【００８２】ここでは利得が”２倍”の場合を用いて実
施例の動作を説明する。スイッチ回路５９ａ及び５９ｂ
のみが”ＯＮ”であるのでレプリカ回路６２の入力端子
間には抵抗５２〜５７の直列抵抗による電圧降下分の電
圧が印加される。
施例の動作を説明する。スイッチ回路５９ａ及び５９ｂ
のみが”ＯＮ”であるのでレプリカ回路６２の入力端子
間には抵抗５２〜５７の直列抵抗による電圧降下分の電
圧が印加される。
【００８３】上述した値を用いれば、レプリカ回路６２
の入力端子間電圧”Ｖin62”は Ｖin62＝(３Ｒ＋Ｒ＋Ｒ＋Ｒ＋Ｒ＋３Ｒ)×Ｉ ＝１０Ｒ×Ｉ （２５） となる。
の入力端子間電圧”Ｖin62”は Ｖin62＝(３Ｒ＋Ｒ＋Ｒ＋Ｒ＋Ｒ＋３Ｒ)×Ｉ ＝１０Ｒ×Ｉ （２５） となる。
【００８４】一方、定電流源６４及び６７の出力電流値
を”Ｉ”定電流源６５及び６８の出力電流値を”Ｉ’＝
０”とすれば、エラーアンプ６９の非反転入力端子には
レプリカ回路６２の反転出力値に対して”２０Ｒ×Ｉ”
分だけ高い電圧が印加されることになる。
を”Ｉ”定電流源６５及び６８の出力電流値を”Ｉ’＝
０”とすれば、エラーアンプ６９の非反転入力端子には
レプリカ回路６２の反転出力値に対して”２０Ｒ×Ｉ”
分だけ高い電圧が印加されることになる。
【００８５】この時、エラーアンプ６９は非反転入力端
子と反転入力端子の電圧が同電圧となるように出力値を
変化させてレプリカ回路の利得を制御する。
子と反転入力端子の電圧が同電圧となるように出力値を
変化させてレプリカ回路の利得を制御する。
【００８６】また、レプリカ回路６２の非反転出力端子
の電圧値はエラーアンプ６９の非反転入力端子の電圧と
同じになるので、レプリカ回路６２の出力端子間電圧”
Ｖou t62”は”２０Ｒ×Ｉ”となる。
の電圧値はエラーアンプ６９の非反転入力端子の電圧と
同じになるので、レプリカ回路６２の出力端子間電圧”
Ｖou t62”は”２０Ｒ×Ｉ”となる。
【００８７】従って、レプリカ回路６２の利得”Ａ62”
は、 Ａ62＝Ｖout62／Ｖin62 ＝２０Ｒ×Ｉ／(１０Ｒ×Ｉ) ＝２ （２６） となる。
は、 Ａ62＝Ｖout62／Ｖin62 ＝２０Ｒ×Ｉ／(１０Ｒ×Ｉ) ＝２ （２６） となる。
【００８８】このため、レプリカ回路６２の同一回路で
ある可変利得増幅器７１の利得もまた”２倍”になるよ
うにエラーアンプ６９の出力値により制御されることに
なる。
ある可変利得増幅器７１の利得もまた”２倍”になるよ
うにエラーアンプ６９の出力値により制御されることに
なる。
【００８９】図２はこのような構成の可変利得増幅回路
において入力コモンモード電圧”Ｖｃｏｍ”に相当する
電圧源７０の出力を”１．０Ｖ〜２．０Ｖ”変化させた
場合の利得の変動をシュミレーションした結果を示す特
性曲線図である。また、利得を”２倍”、”５倍”及
び”１０倍”にした場合のシュミレーションである。
において入力コモンモード電圧”Ｖｃｏｍ”に相当する
電圧源７０の出力を”１．０Ｖ〜２．０Ｖ”変化させた
場合の利得の変動をシュミレーションした結果を示す特
性曲線図である。また、利得を”２倍”、”５倍”及
び”１０倍”にした場合のシュミレーションである。
【００９０】図２中”ＰＲ０１”は図５に示す従来例の
シュミレーション結果、図２中”ＰＲ０２”は本発明の
シュミレーション結果である。図２から分かるように従
来例と比較して利得の変動が格段に改善されていること
が分かる。
シュミレーション結果、図２中”ＰＲ０２”は本発明の
シュミレーション結果である。図２から分かるように従
来例と比較して利得の変動が格段に改善されていること
が分かる。
【００９１】例えば、各条件下の利得変動は利得が”２
倍”の場合”３．３％／Ｖ”から”０．００６％／Ｖ”
に、”５倍”の場合”３．２％／Ｖ”から”０．０００
％／Ｖ”に、”１０倍”の場合”３．２％／Ｖ”から”
０．００５％／Ｖ”にそれぞれ改善されている。
倍”の場合”３．３％／Ｖ”から”０．００６％／Ｖ”
に、”５倍”の場合”３．２％／Ｖ”から”０．０００
％／Ｖ”に、”１０倍”の場合”３．２％／Ｖ”から”
０．００５％／Ｖ”にそれぞれ改善されている。
【００９２】また、図３は線形領域動作ＦＥＴの電子の
移動度”μn ”を変化させた場合の利得の変動をシュミ
レーションした結果を示す特性曲線図である。線形領域
動作ＦＥＴの電子の移動度”μn ”を変化させる方法と
しては下記の式の”ｂｅｘ”の絶対値を”−５０％〜５
０％”の間で変化させた。 μn（Ｔ）＝μn×（Ｔ／Ｔnom）-bex （２７） 但し、式（２７）において”Ｔ”は温度、”Ｔnom”は
２５℃である。
移動度”μn ”を変化させた場合の利得の変動をシュミ
レーションした結果を示す特性曲線図である。線形領域
動作ＦＥＴの電子の移動度”μn ”を変化させる方法と
しては下記の式の”ｂｅｘ”の絶対値を”−５０％〜５
０％”の間で変化させた。 μn（Ｔ）＝μn×（Ｔ／Ｔnom）-bex （２７） 但し、式（２７）において”Ｔ”は温度、”Ｔnom”は
２５℃である。
【００９３】図３中”ＰＲ１１”は図８に示す従来例の
シュミレーション結果、図３中”ＰＲ１２”は本発明の
シュミレーション結果である。図３から分かるように従
来例と比較して利得の変動が格段に改善されていること
が分かる。
シュミレーション結果、図３中”ＰＲ１２”は本発明の
シュミレーション結果である。図３から分かるように従
来例と比較して利得の変動が格段に改善されていること
が分かる。
【００９４】例えば、従来例では”ｂｅｘ”の絶対値
を”−５０％〜５０％”の間で変化させた場合にはゲイ
ンドリフトが”−２０００〜＋２０００ｐｐｍ／℃”程
度であったものが本発明では”４０ｐｐｍ／℃””以下
に抑えられている。
を”−５０％〜５０％”の間で変化させた場合にはゲイ
ンドリフトが”−２０００〜＋２０００ｐｐｍ／℃”程
度であったものが本発明では”４０ｐｐｍ／℃””以下
に抑えられている。
【００９５】この結果、レプリカ回路とエラーアンプと
で利得の値を制御するループを構成し、このエラーアン
プの出力電圧で可変利得増幅器の利得を制御することに
より、入力コモンモード電圧依存性及びゲインドリフト
の改善が可能になる。
で利得の値を制御するループを構成し、このエラーアン
プの出力電圧で可変利得増幅器の利得を制御することに
より、入力コモンモード電圧依存性及びゲインドリフト
の改善が可能になる。
【００９６】なお、定電流源６５及び６８の出力電流値
は”０”としていたがこの定電流源６５及び６８の出力
電流値を調整して抵抗６６に流れる電流の値を変化させ
ればエラーアンプ６９の非反転入力端子に印加される電
圧は、例えば、”２０Ｒ×Ｉ＋α”と変化するので式
（２６）に示す利得の調整が可能になる。
は”０”としていたがこの定電流源６５及び６８の出力
電流値を調整して抵抗６６に流れる電流の値を変化させ
ればエラーアンプ６９の非反転入力端子に印加される電
圧は、例えば、”２０Ｒ×Ｉ＋α”と変化するので式
（２６）に示す利得の調整が可能になる。
【００９７】すなわち、定電流源６５及び６８の出力電
流値を調整して抵抗６６に流れる電流を調整すれば利得
の微調整が可能になる。
流値を調整して抵抗６６に流れる電流を調整すれば利得
の微調整が可能になる。
【００９８】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１乃至請
求項３の発明によれば、レプリカ回路とエラーアンプと
で利得の値を制御するループを構成し、このエラーアン
プの出力電圧で可変利得増幅器の利得を制御することに
より、入力コモンモード電圧依存性及びゲインドリフト
の改善が可能になる。
本発明によれば次のような効果がある。請求項１乃至請
求項３の発明によれば、レプリカ回路とエラーアンプと
で利得の値を制御するループを構成し、このエラーアン
プの出力電圧で可変利得増幅器の利得を制御することに
より、入力コモンモード電圧依存性及びゲインドリフト
の改善が可能になる。
【００９９】また、請求項４の発明によれば、定電流源
の出力電流値を調整して抵抗に流れる電流を調整すれば
利得の微調整が可能になる。
の出力電流値を調整して抵抗に流れる電流を調整すれば
利得の微調整が可能になる。
【図１】本発明に係る可変利得増幅器の一実施例を示す
回路図である。
回路図である。
【図２】利得の変動をシュミレーションした結果を示す
特性曲線図である。
特性曲線図である。
【図３】利得の変動をシュミレーションした結果を示す
特性曲線図である。
特性曲線図である。
【図４】従来の可変利得増幅器の一例を示す回路図であ
る。
る。
【図５】可変抵抗及びコモンモード帰還回路の具体例を
示した詳細回路図である。
示した詳細回路図である。
【図６】可変抵抗の抵抗値が無限大である場合の等価回
路である。
路である。
【図７】可変抵抗の抵抗値が有限である場合の動作を示
すブロック図である。
すブロック図である。
【図８】温度補償が可能な従来の可変利得増幅器の一例
を示す回路図である。
を示す回路図である。
１，２，３，４，５，６，７，８，９，１０，１１，１
２，１３，１４，１５，１６，１７，１８，１９，２
０，２３，２４，２５，２６，２９，３０，３１，３
２，３３，３４，３５，３６，３７，３８，３９，４
０，４１，４２，４３，６３，７２ ＦＥＴ ２１ 可変抵抗 ２２ コモンモード帰還回路 ２７，２８ 負荷容量 ４４，４５，４６，４７，４８，４９，５０，５１，５
８，６４，６５，６７，６８ 定電流源 ５２，５３，５４，５５，５６，５７，６６ 抵抗 ５９ａ，５９ｂ，６０ａ，６０ｂ，６１ａ，６１ｂ ス
イッチ回路 ６２ レプリカ回路 ６９ エラーアンプ ７０ 電圧源 ７１ 可変利得増幅器 ８０，８４，８５ 差動入力回路 ８１ 帰還回路 ８２，８６ 出力段回路 ８３ 利得制御手段 ８７ 可変利得増幅器コア部 ８８ バイアス電圧制御回路 ８９ 利得調整回路 ９０ 利得設定手段 ９１ 利得微調手段 １００，１００ａ，１０１，１０１ａ，１０６，１０７
入力電圧 １０２，１０２ａ，１０３，１０３ａ，１０８，１０９
出力電圧 １０４ 利得制御電圧 １０５はバイアス電圧
２，１３，１４，１５，１６，１７，１８，１９，２
０，２３，２４，２５，２６，２９，３０，３１，３
２，３３，３４，３５，３６，３７，３８，３９，４
０，４１，４２，４３，６３，７２ ＦＥＴ ２１ 可変抵抗 ２２ コモンモード帰還回路 ２７，２８ 負荷容量 ４４，４５，４６，４７，４８，４９，５０，５１，５
８，６４，６５，６７，６８ 定電流源 ５２，５３，５４，５５，５６，５７，６６ 抵抗 ５９ａ，５９ｂ，６０ａ，６０ｂ，６１ａ，６１ｂ ス
イッチ回路 ６２ レプリカ回路 ６９ エラーアンプ ７０ 電圧源 ７１ 可変利得増幅器 ８０，８４，８５ 差動入力回路 ８１ 帰還回路 ８２，８６ 出力段回路 ８３ 利得制御手段 ８７ 可変利得増幅器コア部 ８８ バイアス電圧制御回路 ８９ 利得調整回路 ９０ 利得設定手段 ９１ 利得微調手段 １００，１００ａ，１０１，１０１ａ，１０６，１０７
入力電圧 １０２，１０２ａ，１０３，１０３ａ，１０８，１０９
出力電圧 １０４ 利得制御電圧 １０５はバイアス電圧
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J100 AA06 AA18 BA05 BB02 BB09 BB16 BC03 CA02 CA06 CA12 CA23 DA06 EA01
Claims (4)
- 【請求項１】可変利得増幅回路において、 差動入出力の可変利得増幅器と、 この可変利得増幅器と同一回路であるレプリカ回路と、 このレプリカ回路の入力端子間に利得を決定するための
制御電圧を印加する利得設定手段と、 前記レプリカ回路の非反転出力が反転入力端子に印加さ
れると共に出力電圧で前記レプリカ回路及び前記可変利
得増幅器の利得を制御するエラーアンプと、 前記レプリカ回路の反転出力から一定電圧高い電圧を前
記エラーアンプの非反転入力端子に印加する利得微調手
段とを備えたことを特徴とする可変利得増幅回路。 - 【請求項２】前記利得設定手段が、 複数の抵抗が直列接続された直列抵抗と、 この直列抵抗に定電流を供給する定電流源と、 前記抵抗の接続点の電圧を選択して前記レプリカ回路に
印加する複数のスイッチ回路とから構成されたことを特
徴とする請求項１記載の可変利得増幅回路。 - 【請求項３】前記利得微調手段が、 抵抗と、 この抵抗に定電流を供給する定電流源と、 前記抵抗の一端が前記レプリカ回路の非反転出力に接続
され、他端の電圧を前記エラーアンプの非反転入力端子
に印加することを特徴とする請求項１記載の可変利得増
幅回路。 - 【請求項４】前記抵抗に流れる電流の値を調整して利得
の微調整を行うことを特徴とする請求項３記載の可変利
得増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34873999A JP3724697B2 (ja) | 1999-12-08 | 1999-12-08 | 可変利得増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34873999A JP3724697B2 (ja) | 1999-12-08 | 1999-12-08 | 可変利得増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168659A true JP2001168659A (ja) | 2001-06-22 |
| JP3724697B2 JP3724697B2 (ja) | 2005-12-07 |
Family
ID=18399049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34873999A Expired - Fee Related JP3724697B2 (ja) | 1999-12-08 | 1999-12-08 | 可変利得増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3724697B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004320553A (ja) * | 2003-04-17 | 2004-11-11 | Asahi Kasei Microsystems Kk | 補償回路 |
| JP2006148651A (ja) * | 2004-11-22 | 2006-06-08 | Asahi Kasei Microsystems Kk | 増幅回路、および、光受信装置 |
| CN112511110A (zh) * | 2021-01-14 | 2021-03-16 | 苏州大学 | 一种高线性度可编程增益放大器 |
-
1999
- 1999-12-08 JP JP34873999A patent/JP3724697B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004320553A (ja) * | 2003-04-17 | 2004-11-11 | Asahi Kasei Microsystems Kk | 補償回路 |
| JP2006148651A (ja) * | 2004-11-22 | 2006-06-08 | Asahi Kasei Microsystems Kk | 増幅回路、および、光受信装置 |
| JP4726470B2 (ja) * | 2004-11-22 | 2011-07-20 | 旭化成エレクトロニクス株式会社 | 増幅回路、および、光受信装置 |
| CN112511110A (zh) * | 2021-01-14 | 2021-03-16 | 苏州大学 | 一种高线性度可编程增益放大器 |
| CN112511110B (zh) * | 2021-01-14 | 2024-02-20 | 苏州大学 | 一种高线性度可编程增益放大器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3724697B2 (ja) | 2005-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5012412B2 (ja) | 増幅装置及びバイアス回路 | |
| US20050275453A1 (en) | Current-mode instrumentation amplifier gain error correction circuitry | |
| US7123082B2 (en) | Variable time constant circuit and filter circuit using the same | |
| US7019585B1 (en) | Method and circuit for adjusting a reference voltage signal | |
| US4528515A (en) | High frequency differential amplifier with adjustable damping factor | |
| JP2018533890A (ja) | 改善された電源ノイズ排除を有する可変利得増幅器 | |
| JP5092687B2 (ja) | 増幅装置及びＧｍ補償バイアス回路 | |
| KR101080560B1 (ko) | 트랜스컨덕턴스 조정 회로 | |
| US6472932B2 (en) | Transconductor and filter circuit | |
| JP3534375B2 (ja) | 差動回路を含む電子回路 | |
| US7049875B2 (en) | One-pin automatic tuning of MOSFET resistors | |
| EP0695030A1 (en) | Transconductor stage with controlled gain | |
| JPH11511280A (ja) | 供給の独立のバイアス電圧および電流を発生するための低電圧バイアス回路 | |
| KR20050064115A (ko) | 출력 전류의 왜곡이 보상된 트랜스컨덕터 회로 | |
| US5994926A (en) | Circuit and method for programmably changing the transconductance of a transconductor circuit | |
| JP3724697B2 (ja) | 可変利得増幅回路 | |
| JP6132881B2 (ja) | 電圧可変利得増幅回路及び差動入力電圧の増幅方法 | |
| KR980012861A (ko) | 트랜스 콘덕턴스를 이용한 차단 주파수 안정화 장치 | |
| JP3959040B2 (ja) | チューニング回路付きトランスコンダクタ | |
| US20060044099A1 (en) | Three-terminal, tunable active inductor | |
| KR100423494B1 (ko) | 교차쌍 구조의 트랜스 컨덕터 | |
| JPH10107562A (ja) | 可変利得増幅器 | |
| JP2001308683A (ja) | Ｇｍ−Ｃフィルタ | |
| US20200136579A1 (en) | Gain compensation for an open loop programmable amplifier for high speed applications | |
| JPH07122950A (ja) | 可変利得増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050902 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050915 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080930 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090930 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |