JP2001166982A - 車両内プロセスの制御方法及び装置 - Google Patents
車両内プロセスの制御方法及び装置Info
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- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0421—Multiprocessor system
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- Memory System (AREA)
Abstract
(57)【要約】
【課題】 非同期のデータ伝送及び可能な限り高いデー
タ伝送量を得ると同時に，読み取りアクセス及び／又は
書き込みアクセスする際の衝突を防止することが可能な
車両内プロセスの制御方法及び装置を提供するる。 【解決手段】 アドレス比較により同一アドレスが認識
され，比較結果に応じて，少なくとも１つの信号が少な
くとも１つのプロセッサへ伝送されて，信号により少な
くとも１つのプロセッサのプログラム処理が阻止され
る。
タ伝送量を得ると同時に，読み取りアクセス及び／又は
書き込みアクセスする際の衝突を防止することが可能な
車両内プロセスの制御方法及び装置を提供するる。 【解決手段】 アドレス比較により同一アドレスが認識
され，比較結果に応じて，少なくとも１つの信号が少な
くとも１つのプロセッサへ伝送されて，信号により少な
くとも１つのプロセッサのプログラム処理が阻止され
る。
Description
【０００１】
【発明の属する技術分野】本発明は，車両内プロセスの
制御方法及び装置に関し，さらに詳細には，少なくとも
２つのプロセッサが少なくとも１つのメモリ手段にアク
セスする，車両内プロセスの制御方法及び装置に関す
る。
制御方法及び装置に関し，さらに詳細には，少なくとも
２つのプロセッサが少なくとも１つのメモリ手段にアク
セスする，車両内プロセスの制御方法及び装置に関す
る。
【０００２】
【従来の技術】従来においては，ドイツ公開公報第ＤＥ
４１２９８０９Ａ１号には，少なくとも２つのコンピュ
ータが１つのメモリ手段に共通にアクセスする，車両内
プロセスを制御するためのマルチコンピュータシステム
が開示されている。かかる複数のコンピュータにおいて
は，同一メモリにアクセスする際のデータ伝送の安全性
を保証し，かつコンピュータ間のデータ交換による遅延
を低減するために，メモリ手段は少なくとも２つの領域
に分割される。
４１２９８０９Ａ１号には，少なくとも２つのコンピュ
ータが１つのメモリ手段に共通にアクセスする，車両内
プロセスを制御するためのマルチコンピュータシステム
が開示されている。かかる複数のコンピュータにおいて
は，同一メモリにアクセスする際のデータ伝送の安全性
を保証し，かつコンピュータ間のデータ交換による遅延
を低減するために，メモリ手段は少なくとも２つの領域
に分割される。
【０００３】このとき，第１のメモリ領域は，第１のコ
ンピュータはアクセスして読むだけの領域であり，かつ
第２のコンピュータはアクセスして書き込むだけの領域
である。また，第２のメモリ領域は，第２のコンピュー
タはアクセスして読むだけの領域であり，かつ第１のコ
ンピュータはアクセスして書き込むだけの領域である。
ンピュータはアクセスして読むだけの領域であり，かつ
第２のコンピュータはアクセスして書き込むだけの領域
である。また，第２のメモリ領域は，第２のコンピュー
タはアクセスして読むだけの領域であり，かつ第１のコ
ンピュータはアクセスして書き込むだけの領域である。
【０００４】かかるコンピュータは，同じ時点で同じよ
うにメモリ手段にアクセスするように同期化されてい
る。２つのコンピュータは，分離されたコンピュータ領
域にアクセスして読むだけあるいは書き込むだけである
ので，衝突（即ち，メモリ手段内の同一アドレスへの読
み取りアクセスあるいは書き込みアクセス）が防止され
る。
うにメモリ手段にアクセスするように同期化されてい
る。２つのコンピュータは，分離されたコンピュータ領
域にアクセスして読むだけあるいは書き込むだけである
ので，衝突（即ち，メモリ手段内の同一アドレスへの読
み取りアクセスあるいは書き込みアクセス）が防止され
る。
【０００５】
【発明が解決しようとする課題】しかしながら，従来に
おいては，複数のコンピュータを同期化することによ
り，プログラム処理に望ましくない待機時間が発生する
場合がある。このように，従来においては，好適な効果
を得ることができないという問題がある。
おいては，複数のコンピュータを同期化することによ
り，プログラム処理に望ましくない待機時間が発生する
場合がある。このように，従来においては，好適な効果
を得ることができないという問題がある。
【０００６】従って，本発明の目的は，１つのメモリ手
段にアクセスする，少なくとも２つの互いに独立して作
動するプロセッサにおいて，非同期のデータ伝送及び可
能な限り高いデータ伝送量を得ると同時に，読み取りア
クセス及び／又は書き込みアクセスする際の衝突を防止
することが可能な新規かつ改良された車両内プロセスの
制御方法及び装置を提供することにある。
段にアクセスする，少なくとも２つの互いに独立して作
動するプロセッサにおいて，非同期のデータ伝送及び可
能な限り高いデータ伝送量を得ると同時に，読み取りア
クセス及び／又は書き込みアクセスする際の衝突を防止
することが可能な新規かつ改良された車両内プロセスの
制御方法及び装置を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め，請求項１に記載の発明では，少なくとも２つのプロ
セッサが少なくとも１つのメモリ手段にアクセスする，
車両内プロセスの制御方法であって，前記各プロセッサ
がアクセスするメモリ手段のアドレスを比較して同一ア
ドレスを認識し，前記比較結果に応じて，少なくとも１
つの信号を少なくとも１つのプロセッサに伝送し，前記
信号により少なくとも１つのプロセッサのプログラム処
理が阻止される，ことを特徴とする車両内プロセスの制
御方法が提供される。
め，請求項１に記載の発明では，少なくとも２つのプロ
セッサが少なくとも１つのメモリ手段にアクセスする，
車両内プロセスの制御方法であって，前記各プロセッサ
がアクセスするメモリ手段のアドレスを比較して同一ア
ドレスを認識し，前記比較結果に応じて，少なくとも１
つの信号を少なくとも１つのプロセッサに伝送し，前記
信号により少なくとも１つのプロセッサのプログラム処
理が阻止される，ことを特徴とする車両内プロセスの制
御方法が提供される。
【０００８】本項記載の発明では，少なくとも２つのプ
ロセッサが少なくとも１つのメモリ手段にアクセスし，
かつプログラム処理においてメモリ手段の同一アドレス
に少なくとも２つのプロセッサが同時に読み取りアクセ
ス及び／又は書き込みアクセスすることが防止される。
なお，このアドレス比較は，本来の読み取りアクセス及
び／又は書き込みアクセスの前に行われるのが好まし
い。このことにより，少なくとも２つのプロセッサが同
一アドレスにアクセスしようとしていることが認識され
る。
ロセッサが少なくとも１つのメモリ手段にアクセスし，
かつプログラム処理においてメモリ手段の同一アドレス
に少なくとも２つのプロセッサが同時に読み取りアクセ
ス及び／又は書き込みアクセスすることが防止される。
なお，このアドレス比較は，本来の読み取りアクセス及
び／又は書き込みアクセスの前に行われるのが好まし
い。このことにより，少なくとも２つのプロセッサが同
一アドレスにアクセスしようとしていることが認識され
る。
【０００９】また，請求項２に記載の発明のように，第
１のプロセッサに第１の信号が伝送され，第２のプロセ
ッサに第２の信号が伝送され，前記信号により少なくと
も１つのプロセッサのプログラム処理が阻止される，如
く構成するのが好ましい。
１のプロセッサに第１の信号が伝送され，第２のプロセ
ッサに第２の信号が伝送され，前記信号により少なくと
も１つのプロセッサのプログラム処理が阻止される，如
く構成するのが好ましい。
【００１０】また，請求項３に記載の発明のように，前
記少なくとも２つのプロセッサのうち少なくとも一方の
プロセッサのプログラム処理は，各々の信号により，ア
ドレス比較で再び異なるアドレスが認識されるまでの間
及び／又は少なくとも第２のプロセッサの読み取り及び
／又は書き込みアクセスが終了するまでの間，阻止され
る，如く構成すれば，少なくとも２つのプロセッサが少
なくとも１つのメモリ手段に時間的に分離してアクセス
される。
記少なくとも２つのプロセッサのうち少なくとも一方の
プロセッサのプログラム処理は，各々の信号により，ア
ドレス比較で再び異なるアドレスが認識されるまでの間
及び／又は少なくとも第２のプロセッサの読み取り及び
／又は書き込みアクセスが終了するまでの間，阻止され
る，如く構成すれば，少なくとも２つのプロセッサが少
なくとも１つのメモリ手段に時間的に分離してアクセス
される。
【００１１】また，請求項４に記載の発明のように，前
記少なくとも２つのプロセッサのうち少なくとも一方の
プロセッサのプログラム処理は，各々の信号により，予
め設定される時間及び／又はアドレス比較調査の時間の
間，阻止される，如く構成するのが好ましい。このと
き，同一アドレスに同時にあるいは略同時にアクセスし
た場合に，どのプロセッサのプログラム処理を阻止すべ
きかを決定するための判断基準として，どのプロセッサ
が最初にアクセスを開始したか，あるいはどのプロセッ
サによりアドレスが最初に伝送されたか，という事実が
使用されるのが好ましい。このことにより，あるアドレ
スで読みとられた内容が無効になることが効果的に防止
される。
記少なくとも２つのプロセッサのうち少なくとも一方の
プロセッサのプログラム処理は，各々の信号により，予
め設定される時間及び／又はアドレス比較調査の時間の
間，阻止される，如く構成するのが好ましい。このと
き，同一アドレスに同時にあるいは略同時にアクセスし
た場合に，どのプロセッサのプログラム処理を阻止すべ
きかを決定するための判断基準として，どのプロセッサ
が最初にアクセスを開始したか，あるいはどのプロセッ
サによりアドレスが最初に伝送されたか，という事実が
使用されるのが好ましい。このことにより，あるアドレ
スで読みとられた内容が無効になることが効果的に防止
される。
【００１２】また，請求項５に記載の発明のように，前
記少なくとも２つのプロセッサのプログラム処理におけ
る前記メモリ手段のアドレスへの読み取り及び／又は書
き込みアクセスは，非同期であると共に，任意の時点で
行われる，如く構成すれば，効果的である。即ち，同期
されたメモリ手段あるいはアクセスを同期する装置を使
用する場合と比較して，競合を防止するために例えば付
加的なレジスタ（ハードウェアセマフォ）などの複雑な
ハードウェア回路を使用することがないのでコスト的に
有利である。また，２つの部分システム（２つのプロセ
ッサ）が非同期で完全なパフォーマンスで作動して情報
を交換するので，より多くのデータ伝送量を得ることが
できる。これは，少なくとも２つのプロセッサの同期化
された駆動においても，使用することができる。同様
に，効果的な方法で，コンピュータ結合（即ち，２つの
プロセッサ）の結合による付加的なインタラプトあるい
はインタラプト処理の負担が防止される。さらに，滅多
に発生しない切迫した競合の場合にのみアクセスが時間
的に分離されるので，ラン時間のための余分な負担は極
めて少ない。このように，メモリ装置内のデータを最大
限有効に実行することが保証される。
記少なくとも２つのプロセッサのプログラム処理におけ
る前記メモリ手段のアドレスへの読み取り及び／又は書
き込みアクセスは，非同期であると共に，任意の時点で
行われる，如く構成すれば，効果的である。即ち，同期
されたメモリ手段あるいはアクセスを同期する装置を使
用する場合と比較して，競合を防止するために例えば付
加的なレジスタ（ハードウェアセマフォ）などの複雑な
ハードウェア回路を使用することがないのでコスト的に
有利である。また，２つの部分システム（２つのプロセ
ッサ）が非同期で完全なパフォーマンスで作動して情報
を交換するので，より多くのデータ伝送量を得ることが
できる。これは，少なくとも２つのプロセッサの同期化
された駆動においても，使用することができる。同様
に，効果的な方法で，コンピュータ結合（即ち，２つの
プロセッサ）の結合による付加的なインタラプトあるい
はインタラプト処理の負担が防止される。さらに，滅多
に発生しない切迫した競合の場合にのみアクセスが時間
的に分離されるので，ラン時間のための余分な負担は極
めて少ない。このように，メモリ装置内のデータを最大
限有効に実行することが保証される。
【００１３】また，請求項６に記載の発明のように，少
なくとも第２のプロセッサのプログラム処理は，前記ア
ドレス比較により，前記第２のプロセッサの読み取り及
び／又は書き込みアクセスの前に前記第１のプロセッサ
の同時の同一アドレスへの読み取り及び／又は書き込み
アクセスが検出された場合には，阻止される，如く構成
するのが好ましい。，
なくとも第２のプロセッサのプログラム処理は，前記ア
ドレス比較により，前記第２のプロセッサの読み取り及
び／又は書き込みアクセスの前に前記第１のプロセッサ
の同時の同一アドレスへの読み取り及び／又は書き込み
アクセスが検出された場合には，阻止される，如く構成
するのが好ましい。，
【００１４】上記課題を解決するため，請求項７に記載
の発明では，少なくとも２つのプロセッサと少なくとも
１つのメモリ手段とを有する，車両内プロセスの制御装
置であって，前記各プロセッサがアクセスするアドレス
を比較して同一アドレスか否かを認識する第１の手段
と，前記比較結果に応じて，第１の信号を第１のプロセ
ッサに伝送すると共に，第２の信号を第２のプロセッサ
に伝送し，かつ各々の信号により少なくとも２つのプロ
セッサの少なくとも一方のプログラム処理を阻止する第
２の手段と，を有する，ことを特徴とする車両内プロセ
スの制御装置が提供される。
の発明では，少なくとも２つのプロセッサと少なくとも
１つのメモリ手段とを有する，車両内プロセスの制御装
置であって，前記各プロセッサがアクセスするアドレス
を比較して同一アドレスか否かを認識する第１の手段
と，前記比較結果に応じて，第１の信号を第１のプロセ
ッサに伝送すると共に，第２の信号を第２のプロセッサ
に伝送し，かつ各々の信号により少なくとも２つのプロ
セッサの少なくとも一方のプログラム処理を阻止する第
２の手段と，を有する，ことを特徴とする車両内プロセ
スの制御装置が提供される。
【００１５】本項記載の発明では，請求項１に記載の車
両内プロセスを実行するための制御装置を提供すること
ができる。
両内プロセスを実行するための制御装置を提供すること
ができる。
【００１６】
【発明の実施の形態】以下，本発明の好適な実施の形態
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明及び添付図面において，同一の機能及び
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略する。
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明及び添付図面において，同一の機能及び
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略する。
【００１７】（第１の実施の形態）以下，図１を参照し
ながら，第１の実施の形態について説明する。図１は，
本実施形態にかかる車両内プロセスの制御システムを示
すブロック図である。
ながら，第１の実施の形態について説明する。図１は，
本実施形態にかかる車両内プロセスの制御システムを示
すブロック図である。
【００１８】図１に示すように，第１の部分システム１
１９は，例えばプロセッサ１０４（例えばＣＰＵ）を備
えた制御ユニットを示す。かかる部分システム１１９に
は，インタフェイス１１２を介して，例えば測定された
あるいは他の方法で求められた駆動量が，測定装置，他
の制御ユニットなどに該当する装置１１０から供給され
る。
１９は，例えばプロセッサ１０４（例えばＣＰＵ）を備
えた制御ユニットを示す。かかる部分システム１１９に
は，インタフェイス１１２を介して，例えば測定された
あるいは他の方法で求められた駆動量が，測定装置，他
の制御ユニットなどに該当する装置１１０から供給され
る。
【００１９】したがって，インタフェイス１１２を介し
て伝送される信号は，測定された駆動量に相当し，ある
いはこの信号から駆動量を導出することができる。プロ
セッサユニット１０４は，入力信号あるいは入力信号か
ら導出された駆動量及び／又は内部変量に応じて，少な
くとも１つのメモリ内に格納されているプログラムある
いはプログラムコード形式の制御機能の範囲内で制御量
を形成し，装置１１４で示される操作部材を予め設定さ
れた開ループ制御あるいは閉ループ制御方法の範囲内で
調節する。このとき，制御プロセスは，例えばトランス
ミッション制御，（例えばブレーキの）シャシ制御（Ａ
ＢＳ，ＡＳＲ，ＥＳＰなど），快適及び安全電子装置の
制御，（特に内燃機関の）駆動ユニットの制御，ドライ
ブトレインの一部制御，あるいは車両内の他の制御プロ
セスが該当する。
て伝送される信号は，測定された駆動量に相当し，ある
いはこの信号から駆動量を導出することができる。プロ
セッサユニット１０４は，入力信号あるいは入力信号か
ら導出された駆動量及び／又は内部変量に応じて，少な
くとも１つのメモリ内に格納されているプログラムある
いはプログラムコード形式の制御機能の範囲内で制御量
を形成し，装置１１４で示される操作部材を予め設定さ
れた開ループ制御あるいは閉ループ制御方法の範囲内で
調節する。このとき，制御プロセスは，例えばトランス
ミッション制御，（例えばブレーキの）シャシ制御（Ａ
ＢＳ，ＡＳＲ，ＥＳＰなど），快適及び安全電子装置の
制御，（特に内燃機関の）駆動ユニットの制御，ドライ
ブトレインの一部制御，あるいは車両内の他の制御プロ
セスが該当する。
【００２０】部分システム１１９及び部分システム１２
０は，本実施形態においては，（例えば車両内燃機関
の）駆動ユニットを制御する制御ユニットである。かか
る駆動ユニット，ドライブトレイン及び／又は車両の測
定された駆動量に相当する信号（あるいは駆動量が導出
される信号）は，装置１０９，１１０（例えば測定装置
又は他の制御ユニット）から，インタフェイス１１１，
１１２を介して，部分システム１１９，１２０に供給さ
れる。
０は，本実施形態においては，（例えば車両内燃機関
の）駆動ユニットを制御する制御ユニットである。かか
る駆動ユニット，ドライブトレイン及び／又は車両の測
定された駆動量に相当する信号（あるいは駆動量が導出
される信号）は，装置１０９，１１０（例えば測定装置
又は他の制御ユニット）から，インタフェイス１１１，
１１２を介して，部分システム１１９，１２０に供給さ
れる。
【００２１】かかる部分システムは，プロセッサユニッ
ト（あるいはプロセッサ）１０３，１０４に相当する装
置又は例えばメモリ装置（例えばプログラムメモリ）な
どの他の装置，他のインタフェイスなどを含むことがで
きる。このとき，プロセッサ１０３，１０４あるいは部
分システム１１９，１２０は，種々の制御装置に分配す
ることができる他，１つの制御装置内に収容することも
できる。
ト（あるいはプロセッサ）１０３，１０４に相当する装
置又は例えばメモリ装置（例えばプログラムメモリ）な
どの他の装置，他のインタフェイスなどを含むことがで
きる。このとき，プロセッサ１０３，１０４あるいは部
分システム１１９，１２０は，種々の制御装置に分配す
ることができる他，１つの制御装置内に収容することも
できる。
【００２２】装置１０９，１１０により供給される信号
あるいは駆動量は，例えば（例えば内燃機関の）駆動ユ
ニットを制御するために評価される駆動量である。さら
に，インタフェイス１１５，１１６を介して信号が出力
され，その信号は車両（例えば駆動ユニットの）少なく
とも１つの駆動量を調節するための操作部材（例えばア
クチュエータ）を操作する。従って，入力信号，あるい
は入力信号から導出される駆動量及び／又は内部変量に
応じて，各プロセッサユニット１０３，１０４は，開ル
ープ制御あるいは閉ループ制御方法に基づいて操作部材
１１３，１１４のための制御量を形成する。
あるいは駆動量は，例えば（例えば内燃機関の）駆動ユ
ニットを制御するために評価される駆動量である。さら
に，インタフェイス１１５，１１６を介して信号が出力
され，その信号は車両（例えば駆動ユニットの）少なく
とも１つの駆動量を調節するための操作部材（例えばア
クチュエータ）を操作する。従って，入力信号，あるい
は入力信号から導出される駆動量及び／又は内部変量に
応じて，各プロセッサユニット１０３，１０４は，開ル
ープ制御あるいは閉ループ制御方法に基づいて操作部材
１１３，１１４のための制御量を形成する。
【００２３】例えば公知のように，運転者により操作さ
れる操作部材の位置が検出，評価されて，駆動ユニット
のトルク目標値が求められる。これはその後，インタフ
ェイス１１１，１１２を介して受信される駆動スリップ
制御，トランスミッション制御などの他の制御システム
の目標値及び内部で形成された目標値（制限など）を考
慮して，例えばトルク目標値を求めることができる。そ
の後，内燃機関制御の位置制御回路の範囲内で調節され
る絞り弁位置の目標値に変換される。さらに，各内燃機
関の装備に応じて，例えばターボチャージャ，排ガス環
流制御，アイドリング回転数制御など，出力を決定する
他の機能が設けられる。
れる操作部材の位置が検出，評価されて，駆動ユニット
のトルク目標値が求められる。これはその後，インタフ
ェイス１１１，１１２を介して受信される駆動スリップ
制御，トランスミッション制御などの他の制御システム
の目標値及び内部で形成された目標値（制限など）を考
慮して，例えばトルク目標値を求めることができる。そ
の後，内燃機関制御の位置制御回路の範囲内で調節され
る絞り弁位置の目標値に変換される。さらに，各内燃機
関の装備に応じて，例えばターボチャージャ，排ガス環
流制御，アイドリング回転数制御など，出力を決定する
他の機能が設けられる。
【００２４】さらに，ガソリン直接噴射を有する内燃機
関においては，空気調節だけでなく，噴射燃料量の決
定，調節空燃比の決定，噴射推移（前噴射，後噴射）の
設定，チャージング運動フラップの制御なども出力を定
めるので，上記プログラムあるいは制御機能の他に，内
燃機関の出力（あるいは車両の安全性）に影響を有する
複数の他のプログラムあるいは制御機能が設けられてい
る。
関においては，空気調節だけでなく，噴射燃料量の決
定，調節空燃比の決定，噴射推移（前噴射，後噴射）の
設定，チャージング運動フラップの制御なども出力を定
めるので，上記プログラムあるいは制御機能の他に，内
燃機関の出力（あるいは車両の安全性）に影響を有する
複数の他のプログラムあるいは制御機能が設けられてい
る。
【００２５】このとき，必要なプログラムは一度，部分
システム１１９，１２０内のプログラムメモリに格納さ
れるか，あるいは中央メモリ１００に格納することがで
きる。同様にデータは，部分システム自体に（即ち，メ
モリ装置１１９，１２０に）格納することができ，ある
いは中央メモリ装置１００に格納することができる。プ
ログラム及び／又はデータが中央メモリ装置１００に格
納されている場合には，２つの部分システム（即ち，プ
ロセッサ１０３，１０４）は，中央メモリ装置１００に
アクセスする。このアクセスは，インタフェイス１０
５，１０６によりポート１０１，１０２を介して行われ
る。したがって，インタフェイス１０５，１０６を介し
てプロセッサ１０３，１０４により，メモリ装置１００
に書き込まれ，かつメモリ装置から読み出される。かか
る場合に，情報の双方向伝送は，シリアル伝送でもパラ
レル伝送のいずれにおいても実行することができる。な
お，情報のパラレル伝送は，アドレス比較のために各ア
ドレスを極めて迅速に使用できる点で有利である。
システム１１９，１２０内のプログラムメモリに格納さ
れるか，あるいは中央メモリ１００に格納することがで
きる。同様にデータは，部分システム自体に（即ち，メ
モリ装置１１９，１２０に）格納することができ，ある
いは中央メモリ装置１００に格納することができる。プ
ログラム及び／又はデータが中央メモリ装置１００に格
納されている場合には，２つの部分システム（即ち，プ
ロセッサ１０３，１０４）は，中央メモリ装置１００に
アクセスする。このアクセスは，インタフェイス１０
５，１０６によりポート１０１，１０２を介して行われ
る。したがって，インタフェイス１０５，１０６を介し
てプロセッサ１０３，１０４により，メモリ装置１００
に書き込まれ，かつメモリ装置から読み出される。かか
る場合に，情報の双方向伝送は，シリアル伝送でもパラ
レル伝送のいずれにおいても実行することができる。な
お，情報のパラレル伝送は，アドレス比較のために各ア
ドレスを極めて迅速に使用できる点で有利である。
【００２６】メモリ装置１００は，プロセッサ間を接続
するためのデュアルポートＲＡＭとすることができるほ
か，例えば前段に接続されたマルチプレクサを有する通
常のシングルポートＲＡＭとして形成することもでき
る。かかる場合には，任意の揮発性又は不揮発性メモリ
を使用することができる。
するためのデュアルポートＲＡＭとすることができるほ
か，例えば前段に接続されたマルチプレクサを有する通
常のシングルポートＲＡＭとして形成することもでき
る。かかる場合には，任意の揮発性又は不揮発性メモリ
を使用することができる。
【００２７】通常の揮発性メモリの場合（即ち，各プロ
セッサが例えば半分の時間でアクセスできる場合）に
は，両者はメモリをアクセス問題なしに分け合うことが
できる。なお，このことはパフォーマンスが制限される
ことを意味する。
セッサが例えば半分の時間でアクセスできる場合）に
は，両者はメモリをアクセス問題なしに分け合うことが
できる。なお，このことはパフォーマンスが制限される
ことを意味する。
【００２８】メモリ装置１００には，アドレス比較器１
１７が設けられている。このアドレス比較回路１１７
は，２つのプロセッサ１０３，１０４が同一アドレスに
アクセスする場合を認識するために使用される。この２
つのアドレスは，ポート１０１，１０２を介して（即
ち，比較器装置を介して）比較され，比較結果に応じた
信号が，インタフェイス１０７，１０８を介してプロセ
ッサ１０３，１０４に伝送される。最も簡単な場合に
は，停止信号がインタフェイス１０７，１０８を介して
停止するプロセッサに伝送される。
１７が設けられている。このアドレス比較回路１１７
は，２つのプロセッサ１０３，１０４が同一アドレスに
アクセスする場合を認識するために使用される。この２
つのアドレスは，ポート１０１，１０２を介して（即
ち，比較器装置を介して）比較され，比較結果に応じた
信号が，インタフェイス１０７，１０８を介してプロセ
ッサ１０３，１０４に伝送される。最も簡単な場合に
は，停止信号がインタフェイス１０７，１０８を介して
停止するプロセッサに伝送される。
【００２９】装置１１８は，どのプロセッサが停止され
か（即ち，どのプロセッサにどの信号を伝送するか），
という制御をおこなうために使用される。この調整回路
１１８は，同様にメモリ装置１００に内蔵あるいはのメ
モリ装置１００と一緒に構成部品に内蔵されると効果的
である。最も簡単な場合には，アドレス比較器１１７で
のアドレス比較を介して，２つのプロセッサ１０３，１
０４が同一アドレスにアクセスしようとしていることが
検出される。しかしながら，アクセスは，絶対に同時に
行われてはならない。この同時性は，予め設定される所
定の時間ウィンドウ内であることも意味する。この場合
には，複数のバリエーションが可能である。まず，アド
レス伝送に続いて，第２のプロセッサのアドレスが第１
のものと比較されるまでの間，データ送信を待機するこ
とができる。この場合には，当然ながら，待機時間が発
生するという問題がある。
か（即ち，どのプロセッサにどの信号を伝送するか），
という制御をおこなうために使用される。この調整回路
１１８は，同様にメモリ装置１００に内蔵あるいはのメ
モリ装置１００と一緒に構成部品に内蔵されると効果的
である。最も簡単な場合には，アドレス比較器１１７で
のアドレス比較を介して，２つのプロセッサ１０３，１
０４が同一アドレスにアクセスしようとしていることが
検出される。しかしながら，アクセスは，絶対に同時に
行われてはならない。この同時性は，予め設定される所
定の時間ウィンドウ内であることも意味する。この場合
には，複数のバリエーションが可能である。まず，アド
レス伝送に続いて，第２のプロセッサのアドレスが第１
のものと比較されるまでの間，データ送信を待機するこ
とができる。この場合には，当然ながら，待機時間が発
生するという問題がある。
【００３０】また，アドレスが印加された場合には，単
に，各プロセッサが同様にアクセスを意図しているか否
かを検出することができる。他のプロセッサによりアド
レスがすでに印加されている場合には，まず第２のプロ
セッサのアクセス開始が可能となる前にアドレスが比較
される。アドレスが送信された場合に，他のプロセッサ
の他のアドレスが存在しない場合には，完全なアドレス
の伝送後に，自動的に，最初にアクセスしたプロセッサ
の書き込み／読み取りアクセスが開始される。この検査
は，比較回路１１７で実行される。
に，各プロセッサが同様にアクセスを意図しているか否
かを検出することができる。他のプロセッサによりアド
レスがすでに印加されている場合には，まず第２のプロ
セッサのアクセス開始が可能となる前にアドレスが比較
される。アドレスが送信された場合に，他のプロセッサ
の他のアドレスが存在しない場合には，完全なアドレス
の伝送後に，自動的に，最初にアクセスしたプロセッサ
の書き込み／読み取りアクセスが開始される。この検査
は，比較回路１１７で実行される。
【００３１】本実施形態においては，メモリ装置１００
によりマイクロプロセッサ間を接続するためのＤＰＲＡ
Ｍを使用することができ，ＤＰＲＡＭの信号は付加的な
ハードウェアなしでプロセッサに供給され，切迫した衝
突（即ち，同一のＤＰＲＡＭメモリセルへのほぼ同時の
アクセス）を自動的に時間的に分離するために使用され
る。したがって，少なくとも１つのプロセッサが一時的
に停止され，あるいはこのプロセッサによるプログラム
処理が禁止される。このことにより，原理的に各制限や
ソフトウェアなどの付加手段なしで，プログラムシーケ
ンスの任意の箇所でマイクロプロセッサ内のＤＰＲＡＭ
のデータへの書き込み及び読み取りアクセスが実行され
る。
によりマイクロプロセッサ間を接続するためのＤＰＲＡ
Ｍを使用することができ，ＤＰＲＡＭの信号は付加的な
ハードウェアなしでプロセッサに供給され，切迫した衝
突（即ち，同一のＤＰＲＡＭメモリセルへのほぼ同時の
アクセス）を自動的に時間的に分離するために使用され
る。したがって，少なくとも１つのプロセッサが一時的
に停止され，あるいはこのプロセッサによるプログラム
処理が禁止される。このことにより，原理的に各制限や
ソフトウェアなどの付加手段なしで，プログラムシーケ
ンスの任意の箇所でマイクロプロセッサ内のＤＰＲＡＭ
のデータへの書き込み及び読み取りアクセスが実行され
る。
【００３２】最も簡単な場合には，調整回路１１８によ
り簡単な信号が出力される。例えばフラグ又は比較的長
いメッセージ形式の信号を形成するために，各々仕様に
応じて，調整論理回路１１８内でアドレス，チップイネ
ーブル信号，アウトプットイネーブル信号，２つのポー
ト１０１，１０２のリードアンドライト信号を個々に，
あるいは信号を形成するために組み合わせて，インタフ
ェイス１０７，１０８を介して使用することができる。
り簡単な信号が出力される。例えばフラグ又は比較的長
いメッセージ形式の信号を形成するために，各々仕様に
応じて，調整論理回路１１８内でアドレス，チップイネ
ーブル信号，アウトプットイネーブル信号，２つのポー
ト１０１，１０２のリードアンドライト信号を個々に，
あるいは信号を形成するために組み合わせて，インタフ
ェイス１０７，１０８を介して使用することができる。
【００３３】次に，本実施形態にかかる制御方法を，図
２に基づいて説明する。なお，図２は，本実施形態にか
かる制御方法を説明するための信号の論理チャートであ
る。
２に基づいて説明する。なお，図２は，本実施形態にか
かる制御方法を説明するための信号の論理チャートであ
る。
【００３４】まず，図２に示すように，時点ｔ１で，プ
ロセッサ１０３（即ち，ＣＰＵ１）がアクセスデータの
伝送を開始する。信号Ａ１が，インタフェイス１０５及
びポート１０１を介してメモリ装置１００に伝送され
る。時点ｔ２で，プロセッサ１０４（即ち，ＣＰＵ２）
が，読み取り／書き込みアクセスのためのアドレス伝送
を開始する。該当する信号は，Ａ２で示される。比較回
路１１７は，時点ｔ２で，同時に２つのアドレスに，必
要に応じて同一のアドレスにアクセスされることが検出
される。したがって，アドレス比較器では，時点ｔ２で
信号ＡＶ２が起動される。
ロセッサ１０３（即ち，ＣＰＵ１）がアクセスデータの
伝送を開始する。信号Ａ１が，インタフェイス１０５及
びポート１０１を介してメモリ装置１００に伝送され
る。時点ｔ２で，プロセッサ１０４（即ち，ＣＰＵ２）
が，読み取り／書き込みアクセスのためのアドレス伝送
を開始する。該当する信号は，Ａ２で示される。比較回
路１１７は，時点ｔ２で，同時に２つのアドレスに，必
要に応じて同一のアドレスにアクセスされることが検出
される。したがって，アドレス比較器では，時点ｔ２で
信号ＡＶ２が起動される。
【００３５】時点ｔ１では，他のアドレスは印加されて
いないので，プロセッサ１０３（即ち，ＣＰＵ１）によ
り，アドレス（即ち，信号Ａ１）の完全な伝送に続いて
上記アドレスの書き込み／読み取りアクセス（Ｓ／Ｌ）
が開始される。同時に，各々の他のプロセッサのために
定められている第２の信号ＡＶ１が形成される。時点ｔ
４で，プロセッサ１０４（即ち，ＣＰＵ２）は，アドレ
ス（即ち，信号Ａ２）を完全に伝送しており，メモリ１
００に書き込み／読み取りアクセス（即ち，信号Ｄ２）
を開始しようとする。アドレス比較器１１７において，
２つのアドレス（即ち，信号Ａ１，Ａ２）が等しいこと
が検出された場合には，調整装置１１８により信号ＡＶ
２がＣＰＵ２（即ち，プロセッサ１０４）に出力され
る。このことにより，メモリ装置へのアクセスが阻止さ
れる。同時に，信号ＡＶ１がインタフェイス１０８を介
してプロセッサ１０３（即ち，ＣＰＵ１）に出力され，
それ以降のアクセスが可能となる。
いないので，プロセッサ１０３（即ち，ＣＰＵ１）によ
り，アドレス（即ち，信号Ａ１）の完全な伝送に続いて
上記アドレスの書き込み／読み取りアクセス（Ｓ／Ｌ）
が開始される。同時に，各々の他のプロセッサのために
定められている第２の信号ＡＶ１が形成される。時点ｔ
４で，プロセッサ１０４（即ち，ＣＰＵ２）は，アドレ
ス（即ち，信号Ａ２）を完全に伝送しており，メモリ１
００に書き込み／読み取りアクセス（即ち，信号Ｄ２）
を開始しようとする。アドレス比較器１１７において，
２つのアドレス（即ち，信号Ａ１，Ａ２）が等しいこと
が検出された場合には，調整装置１１８により信号ＡＶ
２がＣＰＵ２（即ち，プロセッサ１０４）に出力され
る。このことにより，メモリ装置へのアクセスが阻止さ
れる。同時に，信号ＡＶ１がインタフェイス１０８を介
してプロセッサ１０３（即ち，ＣＰＵ１）に出力され，
それ以降のアクセスが可能となる。
【００３６】時点ｔ５で，ＣＰＵ１（即ち，プロセッサ
１０３）によるアクセスが終了する。この時点ｔ５まで
は，所望のアドレス（即ち，信号Ａ１）が存続する。同
様に，ＣＰＵ２（即ち，プロセッサ１０４）のアドレス
がさらに維持される。この時点ｔ５で，信号比較により
アクセスに関しても同一アドレスが印加されていないこ
と，あるいはＣＰＵ１によるアクセスが終了しているこ
とが明らかになる。それと共にＣＰＵ２のための信号Ａ
Ｖ２が下降する。従って，時点ｔ５で，所望のアドレス
へのアクセスＳ／Ｌ（即ち，信号Ｄ２）が開始される。
１０３）によるアクセスが終了する。この時点ｔ５まで
は，所望のアドレス（即ち，信号Ａ１）が存続する。同
様に，ＣＰＵ２（即ち，プロセッサ１０４）のアドレス
がさらに維持される。この時点ｔ５で，信号比較により
アクセスに関しても同一アドレスが印加されていないこ
と，あるいはＣＰＵ１によるアクセスが終了しているこ
とが明らかになる。それと共にＣＰＵ２のための信号Ａ
Ｖ２が下降する。従って，時点ｔ５で，所望のアドレス
へのアクセスＳ／Ｌ（即ち，信号Ｄ２）が開始される。
【００３７】時点ｔ６で，ＣＰＵ１が例えば再び同じア
ドレスにアクセスしようとする。しかし，ＣＰＵ２はこ
のアドレスにアクセスＳ／Ｌしているので，信号ＡＶ１
がセットされ，ＣＰＵ１（即ち，プロセッサ１０３）に
回線１０７を介して調整装置１１８により出力される。
このことにより，プロセッサ１０３（即ち，ＣＰＵ１）
によるアクセスが阻止される。
ドレスにアクセスしようとする。しかし，ＣＰＵ２はこ
のアドレスにアクセスＳ／Ｌしているので，信号ＡＶ１
がセットされ，ＣＰＵ１（即ち，プロセッサ１０３）に
回線１０７を介して調整装置１１８により出力される。
このことにより，プロセッサ１０３（即ち，ＣＰＵ１）
によるアクセスが阻止される。
【００３８】２つの信号ＡＶ１，ＡＶ２あるいはかかる
信号から導出される情報を，２つのプロセッサに伝送す
る代わりに，停止信号とされる信号ＡＶのみを形成し，
その後，調整装置１１８により一方又は他方のプロセッ
サに供給することもできる。この信号により各プロセッ
サ，特に遅れて（即ち，プロセッサが２つである場合に
２番目に）同一アドレスにアクセスするプロセッサは，
アクセス競合が発生しなくなるまでの間，停止され，あ
るいはプログラム処理が阻止される。
信号から導出される情報を，２つのプロセッサに伝送す
る代わりに，停止信号とされる信号ＡＶのみを形成し，
その後，調整装置１１８により一方又は他方のプロセッ
サに供給することもできる。この信号により各プロセッ
サ，特に遅れて（即ち，プロセッサが２つである場合に
２番目に）同一アドレスにアクセスするプロセッサは，
アクセス競合が発生しなくなるまでの間，停止され，あ
るいはプログラム処理が阻止される。
【００３９】本実施形態においては，２つの部分システ
ム１１９，１２０あるいはプロセッサ１０３，１０４が
非同期で，ほぼ完全なパフォーマンスで作動し，情報を
交換することができる。２つの部分システムが同時にメ
モリ装置内（例えばデュアルポートＲＡＭ）の同一セル
を操作しようとした場合にのみ，他方の部分システムへ
の反作用が存在し，衝突を防止するために一方のプロセ
ッサが短期間停止される。これは希にしか発生しないの
で，本実施形態にかかる方法及び装置においては，制限
の実行は無視することができる。
ム１１９，１２０あるいはプロセッサ１０３，１０４が
非同期で，ほぼ完全なパフォーマンスで作動し，情報を
交換することができる。２つの部分システムが同時にメ
モリ装置内（例えばデュアルポートＲＡＭ）の同一セル
を操作しようとした場合にのみ，他方の部分システムへ
の反作用が存在し，衝突を防止するために一方のプロセ
ッサが短期間停止される。これは希にしか発生しないの
で，本実施形態にかかる方法及び装置においては，制限
の実行は無視することができる。
【００４０】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例及び変更例を想定し得
るものであり，それらの修正例及び変更例についても本
発明の技術範囲に包含されるものと了解される。
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例及び変更例を想定し得
るものであり，それらの修正例及び変更例についても本
発明の技術範囲に包含されるものと了解される。
【００４１】例えば，メモリ装置としてＤＰＲＡＭを使
用した構成を例に挙げて説明したが，２つより多い同時
アクセス可能性を有するメモリ手段（例えば４極ＲＡ
Ｍ，例えば２つ又は４つのプロセッサによる４つの同時
アクセスの可能性を有する揮発性メモリなど）も使用す
ることができる。
用した構成を例に挙げて説明したが，２つより多い同時
アクセス可能性を有するメモリ手段（例えば４極ＲＡ
Ｍ，例えば２つ又は４つのプロセッサによる４つの同時
アクセスの可能性を有する揮発性メモリなど）も使用す
ることができる。
【００４２】
【発明の効果】少なくとも２つのプロセッサが少なくと
も１つのメモリ手段にアクセスし，かつプログラム処理
においてメモリ手段の同一のアドレスに少なくとも２つ
のプロセッサが同時に読み取りアクセス及び／又は書き
込みアクセスすることが防止される。
も１つのメモリ手段にアクセスし，かつプログラム処理
においてメモリ手段の同一のアドレスに少なくとも２つ
のプロセッサが同時に読み取りアクセス及び／又は書き
込みアクセスすることが防止される。
【図１】 第１の実施の形態にかかる車両内プロセスの
制御装置を示すブロック図である。
制御装置を示すブロック図である。
【図２】 第１の実施の形態にかかる車両内プロセスの
制御方法を説明するための信号論理チャートである。
制御方法を説明するための信号論理チャートである。
１００ 中央メモリ装置 １０１，１０２ ポート １０３，１０４ プロセッサユニット １０５，１０６，１０７，１０８ インタフェイス １０９，１１０，１１３，１１４ 操作部材（装置） １１１，１１２，１１５，１１６ インタフェイス １１７ 比較回路 １１８ 調整回路 １１９，１２０ 部分システム
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/177 ６８２ Ｇ０６Ｆ 15/177 ６８２Ｂ (72)発明者 シュテッフェン ギーゼレル ドイツ連邦共和国 71739 オーベルリー クシンゲン， エンツパルク ９ (72)発明者 タスキン エーゲ ドイツ連邦共和国 71732 タム， ムル ハルテル ヴェーク 33／１
Claims (7)
- 【請求項１】 少なくとも２つのプロセッサが少なくと
も１つのメモリ手段にアクセスする，車両内プロセスの
制御方法であって，前記各プロセッサがアクセスするメ
モリ手段のアドレスを比較して同一アドレスを認識し，
前記比較結果に応じて，少なくとも１つの信号を少なく
とも１つのプロセッサに伝送し，前記信号により少なく
とも１つのプロセッサのプログラム処理が阻止される，
ことを特徴とする車両内プロセスの制御方法。 - 【請求項２】 第１のプロセッサに第１の信号が伝送さ
れ，第２のプロセッサに第２の信号が伝送され，前記信
号により少なくとも１つのプロセッサのプログラム処理
が阻止される，ことを特徴とする請求項１に記載の車両
内プロセスの制御方法。 - 【請求項３】 前記少なくとも２つのプロセッサのうち
少なくとも一方のプロセッサのプログラム処理は，各々
の信号により，アドレス比較で再び異なるアドレスが認
識されるまでの間及び／又は少なくとも第２のプロセッ
サの読み取り及び／又は書き込みアクセスが終了するま
での間，阻止される，ことを特徴とする請求項１に記載
の車両内プロセスの制御方法。 - 【請求項４】 前記少なくとも２つのプロセッサのうち
少なくとも一方のプロセッサのプログラム処理は，各々
の信号により，予め設定される時間及び／又はアドレス
比較調査の時間の間，阻止される，ことを特徴とする請
求項１に記載の車両内プロセスの制御方法。 - 【請求項５】 前記少なくとも２つのプロセッサのプロ
グラム処理における前記メモリ手段のアドレスへの読み
取り及び／又は書き込みアクセスは，非同期であると共
に，任意の時点で行われる，ことを特徴とする請求項１
に記載の車両内プロセスの制御方法。 - 【請求項６】 少なくとも第２のプロセッサのプログラ
ム処理は，前記アドレス比較により，前記第２のプロセ
ッサの読み取り及び／又は書き込みアクセスの前に前記
第１のプロセッサの同時の同一アドレスへの読み取り及
び／又は書き込みアクセスが検出された場合には，阻止
される，ことを特徴とする請求項１又は２に記載の車両
内プロセスの制御方法。 - 【請求項７】 少なくとも２つのプロセッサと少なくと
も１つのメモリ手段とを有する，車両内プロセスの制御
装置であって，前記各プロセッサがアクセスするメモリ
装置のアドレスを比較して同一アドレスを認識する第１
の手段と，前記比較結果に応じて，第１の信号を第１の
プロセッサに伝送すると共に，第２の信号を第２のプロ
セッサに伝送し，かつ各々の信号により少なくとも２つ
のプロセッサの少なくとも一方のプログラム処理を阻止
する第２の手段と，を有することを特徴とする車両内プ
ロセスの制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19949051A DE19949051A1 (de) | 1999-10-11 | 1999-10-11 | Verfahren und Vorrichtung zur Steuerung von Vorgängen in einem Fahrzeug |
| DE19949051.1 | 1999-10-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001166982A true JP2001166982A (ja) | 2001-06-22 |
| JP2001166982A5 JP2001166982A5 (ja) | 2007-11-29 |
Family
ID=7925303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000310796A Pending JP2001166982A (ja) | 1999-10-11 | 2000-10-11 | 車両内プロセスの制御方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6356813B1 (ja) |
| EP (1) | EP1093037B1 (ja) |
| JP (1) | JP2001166982A (ja) |
| DE (2) | DE19949051A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009512259A (ja) * | 2005-10-06 | 2009-03-19 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ加入者装置とを繋ぐ加入者インタフェース、およびＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ加入者装置とを繋ぐ加入者インタフェースを経由するメッセージの伝送方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10113917B4 (de) | 2001-03-21 | 2019-05-23 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Überwachung von Steuereinheiten |
| JP4785320B2 (ja) * | 2002-01-31 | 2011-10-05 | キヤノン株式会社 | 記憶装置 |
| US20050005167A1 (en) * | 2003-07-02 | 2005-01-06 | Kelly Thomas J. | Systems and methods for providing security operations in a work machine |
| US7983820B2 (en) * | 2003-07-02 | 2011-07-19 | Caterpillar Inc. | Systems and methods for providing proxy control functions in a work machine |
| US7516244B2 (en) * | 2003-07-02 | 2009-04-07 | Caterpillar Inc. | Systems and methods for providing server operations in a work machine |
| US20050002354A1 (en) * | 2003-07-02 | 2005-01-06 | Kelly Thomas J. | Systems and methods for providing network communications between work machines |
| JP4089620B2 (ja) * | 2004-01-15 | 2008-05-28 | 株式会社デンソー | 車両制御システム |
| DE102006002824B4 (de) * | 2006-01-19 | 2008-10-09 | Phoenix Contact Gmbh & Co. Kg | Verfahren und Vorrichtung zur Umwandlung mehrkanalig vorliegender Nachrichten in eine einkanalige sichere Nachricht |
| DE102007046731B4 (de) * | 2007-09-28 | 2011-06-09 | Bayerische Motoren Werke Aktiengesellschaft | Verfahren zur Ansteuerung eines Aktuators in einem Kraftfahrzeug |
| DE102008030092A1 (de) * | 2008-06-25 | 2009-12-31 | Audi Ag | Elektrisch ansteuerbare Baueinheit eines Kraftfahrzeugs und Verfahren zum Identifizieren einer elektrisch ansteuerbaren Baueinheit eines Kraftfahrzeugs |
| DE102010044644B4 (de) * | 2010-09-07 | 2018-12-27 | Robert Bosch Gmbh | Verfahren zur Kollisionserkennung für eine Antriebseinheit |
| DE102010052486B4 (de) * | 2010-11-26 | 2015-08-27 | Bombardier Transportation Gmbh | Steuerungsanordnung zur Steuerung des Betriebs eines spurgebundenen Fahrzeugs sowie Verfahren zum Herstellen der Steuerungsanordnung |
| US10037016B2 (en) * | 2016-03-23 | 2018-07-31 | GM Global Technology Operations LLC | Hybrid dual-duplex fail-operational pattern and generalization to arbitrary number of failures |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3673578D1 (de) * | 1985-05-09 | 1990-09-27 | Voest Alpine Automotive | Mikrorechnersystem. |
| DE4129809C2 (de) * | 1991-01-28 | 2000-08-17 | Bosch Gmbh Robert | Mehrrechnersystem |
| US6049889A (en) * | 1995-06-07 | 2000-04-11 | Digital Equipment Corporation | High performance recoverable communication method and apparatus for write-only networks |
| US5848367A (en) * | 1996-09-13 | 1998-12-08 | Sony Corporation | System and method for sharing a non-volatile memory element as a boot device |
| US5875472A (en) * | 1997-01-29 | 1999-02-23 | Unisys Corporation | Address conflict detection system employing address indirection for use in a high-speed multi-processor system |
| JP3898264B2 (ja) * | 1997-02-21 | 2007-03-28 | 本田技研工業株式会社 | 車両用ネットワークシステム |
-
1999
- 1999-10-11 DE DE19949051A patent/DE19949051A1/de not_active Ceased
-
2000
- 2000-09-27 DE DE50013381T patent/DE50013381D1/de not_active Expired - Lifetime
- 2000-09-27 EP EP00120965A patent/EP1093037B1/de not_active Expired - Lifetime
- 2000-10-11 US US09/686,674 patent/US6356813B1/en not_active Expired - Fee Related
- 2000-10-11 JP JP2000310796A patent/JP2001166982A/ja active Pending
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|---|---|---|---|---|
| JP2009512259A (ja) * | 2005-10-06 | 2009-03-19 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ加入者装置とを繋ぐ加入者インタフェース、およびＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ加入者装置とを繋ぐ加入者インタフェースを経由するメッセージの伝送方法 |
| JP4903801B2 (ja) * | 2005-10-06 | 2012-03-28 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ加入者装置とを繋ぐ加入者インタフェース、およびＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ加入者装置とを繋ぐ加入者インタフェースを経由するメッセージの伝送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1093037B1 (de) | 2006-08-30 |
| EP1093037A3 (de) | 2004-01-21 |
| EP1093037A2 (de) | 2001-04-18 |
| US6356813B1 (en) | 2002-03-12 |
| DE50013381D1 (de) | 2006-10-12 |
| DE19949051A1 (de) | 2001-04-12 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
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