JP2001160768A - 情報処理方法および情報処理装置 - Google Patents
情報処理方法および情報処理装置Info
- Publication number
- JP2001160768A JP2001160768A JP2000264844A JP2000264844A JP2001160768A JP 2001160768 A JP2001160768 A JP 2001160768A JP 2000264844 A JP2000264844 A JP 2000264844A JP 2000264844 A JP2000264844 A JP 2000264844A JP 2001160768 A JP2001160768 A JP 2001160768A
- Authority
- JP
- Japan
- Prior art keywords
- modulation constellation
- signal processing
- constellation
- multiplication
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/38—Demodulator circuits; Receiver circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【課題】 チャネル推定、チャネル等化およびその他の
信号処理操作での使用に適した効率的な計算技術を提供
する。 【解決手段】 信号処理操作は、ディジタル通信システ
ム受信機において、受信シンボル系列に対して実行され
る。各受信シンボルは、いくつかの情報ビットを表す。
シンボルは、通常の変調コンステレーション（例えば、
ＱＰＳＫ、１６−ＱＡＭ、６４−ＱＡＭ、２５６−ＱＡ
Ｍ、１０２４−ＱＡＭなど）に、所定の回転（例えば、
４５°回転）を施すことによって生成される、与えられ
た変調コンステレーション内の点に対応する。回転した
コンステレーションの使用により、有限インパルス応答
（ＦＩＲ）フィルタリング、最小平均二乗（ＬＭＳ）推
定、および、ビタビアルゴリズムによる最尤（ＭＬ）系
列検出のような特定の信号処理操作が、乗算器を必要と
せずに実行可能となる。
信号処理操作での使用に適した効率的な計算技術を提供
する。 【解決手段】 信号処理操作は、ディジタル通信システ
ム受信機において、受信シンボル系列に対して実行され
る。各受信シンボルは、いくつかの情報ビットを表す。
シンボルは、通常の変調コンステレーション（例えば、
ＱＰＳＫ、１６−ＱＡＭ、６４−ＱＡＭ、２５６−ＱＡ
Ｍ、１０２４−ＱＡＭなど）に、所定の回転（例えば、
４５°回転）を施すことによって生成される、与えられ
た変調コンステレーション内の点に対応する。回転した
コンステレーションの使用により、有限インパルス応答
（ＦＩＲ）フィルタリング、最小平均二乗（ＬＭＳ）推
定、および、ビタビアルゴリズムによる最尤（ＭＬ）系
列検出のような特定の信号処理操作が、乗算器を必要と
せずに実行可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル通信シ
ステムに関し、特に、ディジタル通信システムで用いら
れるフィルタリング、チャネル推定、およびチャネル等
化のような信号処理操作に関する。
ステムに関し、特に、ディジタル通信システムで用いら
れるフィルタリング、チャネル推定、およびチャネル等
化のような信号処理操作に関する。
【０００２】
【従来の技術】チャネルの推定および等化は、ディジタ
ル通信システム受信機において達成されるデータスルー
プットの品質の重要な決定要素である。従来の受信機で
は、チャネル推定は最小平均二乗（ＬＭＳ）推定として
知られる技術を用いて実行されることが多い一方、チャ
ネル等化は、ビタビアルゴリズムによる最尤（ＭＬ）系
列検出を用いて実行される。これらの従来技術の問題点
は、それらの最初の形では、一般に多くの複素乗算を要
することである。具体的には、ＬＭＳ推定は２Ｍ個の乗
算を要し、完全探索ビタビアルゴリズムはＰＭ個の乗算
を要する。ただし、Ｍはチャネル推定器の次数であり、
Ｐはシンボルアルファベットのサイズである。多数の乗
算は、特に非常に高いデータレートで要求される計算資
源に関して、これらの従来の推定および等化技術を極端
に高価なものにすることがある。
ル通信システム受信機において達成されるデータスルー
プットの品質の重要な決定要素である。従来の受信機で
は、チャネル推定は最小平均二乗（ＬＭＳ）推定として
知られる技術を用いて実行されることが多い一方、チャ
ネル等化は、ビタビアルゴリズムによる最尤（ＭＬ）系
列検出を用いて実行される。これらの従来技術の問題点
は、それらの最初の形では、一般に多くの複素乗算を要
することである。具体的には、ＬＭＳ推定は２Ｍ個の乗
算を要し、完全探索ビタビアルゴリズムはＰＭ個の乗算
を要する。ただし、Ｍはチャネル推定器の次数であり、
Ｐはシンボルアルファベットのサイズである。多数の乗
算は、特に非常に高いデータレートで要求される計算資
源に関して、これらの従来の推定および等化技術を極端
に高価なものにすることがある。
【０００３】ＬＭＳ推定技術のその後の実装では、回帰
ベクトルや誤差信号の符号付き近似を用いることによ
り、必要な乗算数を低減しようとしている（例えば、 ・T. A. C. M. Claasen and W. F. G. Mecklenbrauker,
"Comparison of theconvergence of two algorithms f
or adaptive FIR digital filters", IEEE Trans. on A
coustics, Speech and Signal Processing, Vol.ASSP-2
9, No.3, pp.670-678, June 1981 ・D. L. Duttweiler, "A twelve-channel digital echo
canceler", IEEE Trans. on Communications, Vol.COM
-26, No.5, May 1978 ・R. D. Gitlin, J. E. Mazo and M. G. Taylor, "On t
he design of gradient algorithms for digitally imp
lemented adaptive filters", IEEE Trans. onCircuit
Theory, Vol.20, No.2, pp.125-136, Mar. 1973を参
照）。しかし、これらの非線形法は、トレーニング速度
がかなり低下するようにトレーニング動作を変えること
がある。その結果、これらの方法は一般に、長いトレー
ニング系列が利用可能なアプリケーション（例えば、放
送アプリケーション）での使用にしか適さない。
ベクトルや誤差信号の符号付き近似を用いることによ
り、必要な乗算数を低減しようとしている（例えば、 ・T. A. C. M. Claasen and W. F. G. Mecklenbrauker,
"Comparison of theconvergence of two algorithms f
or adaptive FIR digital filters", IEEE Trans. on A
coustics, Speech and Signal Processing, Vol.ASSP-2
9, No.3, pp.670-678, June 1981 ・D. L. Duttweiler, "A twelve-channel digital echo
canceler", IEEE Trans. on Communications, Vol.COM
-26, No.5, May 1978 ・R. D. Gitlin, J. E. Mazo and M. G. Taylor, "On t
he design of gradient algorithms for digitally imp
lemented adaptive filters", IEEE Trans. onCircuit
Theory, Vol.20, No.2, pp.125-136, Mar. 1973を参
照）。しかし、これらの非線形法は、トレーニング速度
がかなり低下するようにトレーニング動作を変えること
がある。その結果、これらの方法は一般に、長いトレー
ニング系列が利用可能なアプリケーション（例えば、放
送アプリケーション）での使用にしか適さない。
【０００４】また、実装されたハードウェアのスループ
ットを向上させるために、パイプライン化を導入するこ
とも提案されている（例えば、M. D. Meyer and D. P.
Agrawal, "A modular pipelined implementation of a
delayed LMS transversal adaptive filter", Proc. of
ISCAS, New Orleans, pp.1943-1946, 1990、を参
照）。しかし、パイプライン化法もまた、ＬＭＳアルゴ
リズムの学習挙動を劣化させる遅延更新を引き起こす
（例えば、 ・P. Kabal, "The stability of adaptive minimum mea
n square error equalizers using delayed adjustmen
t", IEEE Trans. on Communications, Vol.COM-31, No.
3, pp.430-432, Mar. 1983 ・G. Long, F. Ling and J. A. Proakis, "The LMS alg
orithm with delayedcoefficient adaptation", IEEE T
rans. on Acoustics, Speech and Signal Processing,
Vol.ASSP-37, No.9, pp.1397-1405, Sept. 1989 ・G. Long, F. Ling and J. A. Proakis, "Corrections
to 'The LMS algorithm with delayed coefficient ad
aptation'", IEEE Trans. on Signal Processing, Vol.
SP-40, No.1, pp.230-232, Jan. 1992を参照）。
ットを向上させるために、パイプライン化を導入するこ
とも提案されている（例えば、M. D. Meyer and D. P.
Agrawal, "A modular pipelined implementation of a
delayed LMS transversal adaptive filter", Proc. of
ISCAS, New Orleans, pp.1943-1946, 1990、を参
照）。しかし、パイプライン化法もまた、ＬＭＳアルゴ
リズムの学習挙動を劣化させる遅延更新を引き起こす
（例えば、 ・P. Kabal, "The stability of adaptive minimum mea
n square error equalizers using delayed adjustmen
t", IEEE Trans. on Communications, Vol.COM-31, No.
3, pp.430-432, Mar. 1983 ・G. Long, F. Ling and J. A. Proakis, "The LMS alg
orithm with delayedcoefficient adaptation", IEEE T
rans. on Acoustics, Speech and Signal Processing,
Vol.ASSP-37, No.9, pp.1397-1405, Sept. 1989 ・G. Long, F. Ling and J. A. Proakis, "Corrections
to 'The LMS algorithm with delayed coefficient ad
aptation'", IEEE Trans. on Signal Processing, Vol.
SP-40, No.1, pp.230-232, Jan. 1992を参照）。
【０００５】上記の劣化を保障するためにいくつかの技
術が開発されている（例えば、 ・M. Rupp and R. Frenzel, "The behavior of LMS and
NLMS algorithms with delayed coefficient update i
n the presence of spherically invariant processe
s", IEEE Trans. on Signal Processing, Vol.SP-42, N
o.3, pp.668-672,March 1995 ・E. Bjarnason, "Noise cancellation using a modifi
ed form of the filtered-XLMS algorithm", Proc. Eus
ipco Signal Processing V, Brussel, pp.1053-1056, 1
992を参照）が、このような技術はしばしば、さらに多
くの乗算を要する。補償付きの遅延更新ＬＭＳの直接的
な実現について、T. Kimijima, K. Nishawa and H. Kiy
a, "A pipelined architecture for DLMS algorithm co
nsidering both hardware complexity and output late
ncy", Proc. Eusipco, Patras, Greece, pp.503-506, S
ep. 1998、に記載されている。
術が開発されている（例えば、 ・M. Rupp and R. Frenzel, "The behavior of LMS and
NLMS algorithms with delayed coefficient update i
n the presence of spherically invariant processe
s", IEEE Trans. on Signal Processing, Vol.SP-42, N
o.3, pp.668-672,March 1995 ・E. Bjarnason, "Noise cancellation using a modifi
ed form of the filtered-XLMS algorithm", Proc. Eus
ipco Signal Processing V, Brussel, pp.1053-1056, 1
992を参照）が、このような技術はしばしば、さらに多
くの乗算を要する。補償付きの遅延更新ＬＭＳの直接的
な実現について、T. Kimijima, K. Nishawa and H. Kiy
a, "A pipelined architecture for DLMS algorithm co
nsidering both hardware complexity and output late
ncy", Proc. Eusipco, Patras, Greece, pp.503-506, S
ep. 1998、に記載されている。
【０００６】
【発明が解決しようとする課題】上記から明らかなよう
に、対応するアルゴリズムのトレーニング動作、数値精
度などの望ましい属性を大幅に変えることなく、必要な
乗算数を消去または大幅に削減することが可能な、改善
されたチャネル推定、チャネル等化およびその他の信号
処理技術が必要とされている。
に、対応するアルゴリズムのトレーニング動作、数値精
度などの望ましい属性を大幅に変えることなく、必要な
乗算数を消去または大幅に削減することが可能な、改善
されたチャネル推定、チャネル等化およびその他の信号
処理技術が必要とされている。
【０００７】
【課題を解決するための手段】本発明は、チャネル推
定、チャネル等化およびその他の信号処理操作での使用
に適した効率的な計算技術を提供する。本発明によれ
ば、信号処理操作は、ディジタル通信システム受信機に
おいて、受信シンボル系列に対して実行される。各受信
シンボルは、いくつかの情報ビットを表す。シンボル
は、通常の変調コンステレーション、例えば、ＱＰＳＫ
コンステレーション、１６−ＱＡＭコンステレーショ
ン、６４−ＱＡＭコンステレーション、２５６−ＱＡＭ
コンステレーション、１０２４−ＱＡＭコンステレーシ
ョンなどに、所定の回転（例えば、４５°回転）を施す
ことによって生成される、与えられた変調コンステレー
ション内の点に対応する。回転したコンステレーション
の使用により、有限インパルス応答（ＦＩＲ）フィルタ
リング、最小平均二乗（ＬＭＳ）推定、および、ビタビ
アルゴリズムによる最尤（ＭＬ）系列検出のような特定
の信号処理操作が、乗算器を必要とせずに実行可能とな
る。必要な乗算器の個数を消去または大幅に削減するこ
とにより、本発明は、対応する信号処理回路に関連する
複雑さおよび遅延を大幅に低減する。
定、チャネル等化およびその他の信号処理操作での使用
に適した効率的な計算技術を提供する。本発明によれ
ば、信号処理操作は、ディジタル通信システム受信機に
おいて、受信シンボル系列に対して実行される。各受信
シンボルは、いくつかの情報ビットを表す。シンボル
は、通常の変調コンステレーション、例えば、ＱＰＳＫ
コンステレーション、１６−ＱＡＭコンステレーショ
ン、６４−ＱＡＭコンステレーション、２５６−ＱＡＭ
コンステレーション、１０２４−ＱＡＭコンステレーシ
ョンなどに、所定の回転（例えば、４５°回転）を施す
ことによって生成される、与えられた変調コンステレー
ション内の点に対応する。回転したコンステレーション
の使用により、有限インパルス応答（ＦＩＲ）フィルタ
リング、最小平均二乗（ＬＭＳ）推定、および、ビタビ
アルゴリズムによる最尤（ＭＬ）系列検出のような特定
の信号処理操作が、乗算器を必要とせずに実行可能とな
る。必要な乗算器の個数を消去または大幅に削減するこ
とにより、本発明は、対応する信号処理回路に関連する
複雑さおよび遅延を大幅に低減する。
【０００８】本発明の実施例では、信号処理操作は、セ
レクタを利用して、チャネル推定値係数と、与えられた
変調コンステレーションからのシンボルとの乗算を実行
する。セレクタは、入力として、チャネル推定値係数の
要素の実部および虚部を受け取り、乗法演算を利用する
ことなく、チャネル推定値係数の要素と、与えられたシ
ンボルの対応する要素との積の実部および虚部を出力す
る。セレクタは、例えば、第１および第２のスイッチ
と、第１および第２の加減算ユニットを有する。第１お
よび第２のスイッチはそれぞれ、チャネル推定値係数の
要素の実部または虚部の一方を、対応する加減算ユニッ
トに送るために選択し、加減算ユニットが、ベクトル内
積の実部および虚部の要素を計算するようにする。ＦＩ
Ｒフィルタ動作は、加減算ユニットの出力から加減算ユ
ニットの対応する入力へのフィードバックを有すること
によって、セレクタを用いて実装可能である。セレクタ
は、与えられたアプリケーションに必要な特定の処理動
作を実装するために、多段あるいは階層的加算器ツリー
構造として構成することが可能である。
レクタを利用して、チャネル推定値係数と、与えられた
変調コンステレーションからのシンボルとの乗算を実行
する。セレクタは、入力として、チャネル推定値係数の
要素の実部および虚部を受け取り、乗法演算を利用する
ことなく、チャネル推定値係数の要素と、与えられたシ
ンボルの対応する要素との積の実部および虚部を出力す
る。セレクタは、例えば、第１および第２のスイッチ
と、第１および第２の加減算ユニットを有する。第１お
よび第２のスイッチはそれぞれ、チャネル推定値係数の
要素の実部または虚部の一方を、対応する加減算ユニッ
トに送るために選択し、加減算ユニットが、ベクトル内
積の実部および虚部の要素を計算するようにする。ＦＩ
Ｒフィルタ動作は、加減算ユニットの出力から加減算ユ
ニットの対応する入力へのフィードバックを有すること
によって、セレクタを用いて実装可能である。セレクタ
は、与えられたアプリケーションに必要な特定の処理動
作を実装するために、多段あるいは階層的加算器ツリー
構造として構成することが可能である。
【０００９】本発明は、いくつかの実施例で乗算を完全
に消去するのみならず、チャネルの推定および等化のア
ルゴリズムで広く用いられているＦＩＲフィルタリング
などの動作を実装する際に必要な加算の数も最小にす
る。本発明は、ＬＭＳ推定のようなチャネル推定アルゴ
リズムと、ビタビアルゴリズムによるＭＬ系列検出のよ
うな等化アルゴリズムとして実現可能であり、アルゴリ
ズムの数値精度を保持したまま、それらの複雑さを大幅
に低減する。例えば、本発明の実施例は、複素値フィル
タタップ係数とＱＰＳＫコンステレーション点との乗算
を実行するために、選択演算しか必要としない（すなわ
ち、加算器や乗算器は不要である）。
に消去するのみならず、チャネルの推定および等化のア
ルゴリズムで広く用いられているＦＩＲフィルタリング
などの動作を実装する際に必要な加算の数も最小にす
る。本発明は、ＬＭＳ推定のようなチャネル推定アルゴ
リズムと、ビタビアルゴリズムによるＭＬ系列検出のよ
うな等化アルゴリズムとして実現可能であり、アルゴリ
ズムの数値精度を保持したまま、それらの複雑さを大幅
に低減する。例えば、本発明の実施例は、複素値フィル
タタップ係数とＱＰＳＫコンステレーション点との乗算
を実行するために、選択演算しか必要としない（すなわ
ち、加算器や乗算器は不要である）。
【００１０】
【発明の実施の形態】以下、本発明について、ＦＩＲフ
ィルタ、チャネル推定器、チャネル等化器およびビタビ
復号器のような特定のタイプの信号処理装置に関して説
明する。しかし、理解されるように、本発明は、他のタ
イプの信号処理装置やアプリケーションにも一般的に適
用可能である。
ィルタ、チャネル推定器、チャネル等化器およびビタビ
復号器のような特定のタイプの信号処理装置に関して説
明する。しかし、理解されるように、本発明は、他のタ
イプの信号処理装置やアプリケーションにも一般的に適
用可能である。
【００１１】［１．基本回転コンステレーション法］ま
ず、本発明について、ＱＰＳＫ変調に基づく例で説明す
る。本発明は、ｕi∈｛（１／√２）（±１，±ｊ）｝
をコンステレーション点とする図１（ａ）に示すような
通常のコンステレーションを用いるのではなく、点ｕi
∈｛１，ｊ，−１，−ｊ｝を有する回転されたコンステ
レーションを利用する。結果として得られる回転コンス
テレーションを図１（ｂ）に示す。本発明により、コン
ステレーション点を回転することは、ディジタル変調方
式やその送信の動作を変えない。与えられたハードウェ
アに依存する実装は、伝送チャネルとともに、一般に、
いずれにしても、任意の回転を追加するからである。G.
M. Durant and S. Ariyavisitakul, "Implementation
of a braodband equalizer for high-speed wireless d
ata applications", Proc. IEEE ICUPC 98, Florence,
Italy, Oct. 1998、で注意されているように、ｕi∈
（１／√２）（±１ ±ｊ）ではなくｕi∈（±１ ±
ｊ）を用いることにより、乗算が加減算として実行可能
であるため、複雑さが節減される。しかし、図１（ｂ）
の回転コンステレーションはこの動作をさらに簡単化す
る。これについて説明するため、上記のＬＭＳおよびビ
タビアルゴリズムで広く使用される演算であるベクトル
内積の実装を考える。例えば、チャネル推定値の要素は
行ベクトルｗ＝［ｗ1，ｗ2，...，ｗM］としてまとめら
れ、一方、送信される変調されたシンボルは、行ベクト
ルｕ＝［ｕ1，ｕ2，...，ｕM］としてまとめられる。こ
の場合、計算すべきベクトル内積は次式で与えられる。
ず、本発明について、ＱＰＳＫ変調に基づく例で説明す
る。本発明は、ｕi∈｛（１／√２）（±１，±ｊ）｝
をコンステレーション点とする図１（ａ）に示すような
通常のコンステレーションを用いるのではなく、点ｕi
∈｛１，ｊ，−１，−ｊ｝を有する回転されたコンステ
レーションを利用する。結果として得られる回転コンス
テレーションを図１（ｂ）に示す。本発明により、コン
ステレーション点を回転することは、ディジタル変調方
式やその送信の動作を変えない。与えられたハードウェ
アに依存する実装は、伝送チャネルとともに、一般に、
いずれにしても、任意の回転を追加するからである。G.
M. Durant and S. Ariyavisitakul, "Implementation
of a braodband equalizer for high-speed wireless d
ata applications", Proc. IEEE ICUPC 98, Florence,
Italy, Oct. 1998、で注意されているように、ｕi∈
（１／√２）（±１ ±ｊ）ではなくｕi∈（±１ ±
ｊ）を用いることにより、乗算が加減算として実行可能
であるため、複雑さが節減される。しかし、図１（ｂ）
の回転コンステレーションはこの動作をさらに簡単化す
る。これについて説明するため、上記のＬＭＳおよびビ
タビアルゴリズムで広く使用される演算であるベクトル
内積の実装を考える。例えば、チャネル推定値の要素は
行ベクトルｗ＝［ｗ1，ｗ2，...，ｗM］としてまとめら
れ、一方、送信される変調されたシンボルは、行ベクト
ルｕ＝［ｕ1，ｕ2，...，ｕM］としてまとめられる。こ
の場合、計算すべきベクトル内積は次式で与えられる。
【数１】 ただし、Ｔは、転置演算を表す。すなわち、各送信シン
ボルｕi（ｉ＝１，...，Ｍ）と、チャネル推定値重みｗ
iとの乗算に１つの複素乗算が必要である。複素乗算は
通常、４個の実乗算と２個の加減算を要する。すなわ
ち、 ｕiｗi＝Ｒｅａｌ（ｕi）Ｒｅａｌ（ｗi）−Ｉｍａｇ
（ｕi）Ｉｍａｇ（ｗi）＋ｊ｛Ｒｅａｌ（ｕi）Ｉｍａ
ｇ（ｗi）＋Ｉｍａｇ（ｕi）Ｒｅａｌ（ｗi）｝ 次のような、３個の乗算と、さらに多くの加減算による
他の実現も可能である。 Ａ＝Ｉｍａｇ（ｕi）×｛Ｒｅａｌ（ｗi）＋Ｉｍａｇ（ｗi）｝ （１） Ｂ＝Ｒｅａｌ（ｗi）×｛Ｒｅａｌ（ｕi）＋Ｉｍａｇ（ｕi）｝ （２） Ｃ＝Ｒｅａｌ（ｕi）×｛Ｉｍａｇ（ｗi）−Ｒｅａｌ（ｗi）｝ （３） ｕiｗi＝Ｂ−Ａ＋ｊ（Ｂ＋Ｃ） （４） しかし、回転ＱＰＳＫコンステレーションｕi∈｛１，
ｊ，−１，−ｊ｝の構造を考慮に入れると、乗算は完全
に消え、次の４つの場合のみが残る。 ｕi＝１： ｕiｗi＝Ｒｅａｌ（ｗi）＋ｊＩｍａｇ（ｗi） （５） ｕi＝ｊ： ｕiｗi＝−Ｉｍａｇ（ｗi）＋ｊＲｅａｌ（ｗi） （６） ｕi＝−１： ｕiｗi＝−Ｒｅａｌ（ｗi）−ｊＩｍａｇ（ｗi） （７） ｕi＝−ｊ： ｕiｗi＝Ｉｍａｇ（ｗi）−ｊＲｅａｌ（ｗi） （８） すなわち、乗算は選択演算となる。以下でさらに詳細に
説明するように、加減算さえも不要である。
ボルｕi（ｉ＝１，...，Ｍ）と、チャネル推定値重みｗ
iとの乗算に１つの複素乗算が必要である。複素乗算は
通常、４個の実乗算と２個の加減算を要する。すなわ
ち、 ｕiｗi＝Ｒｅａｌ（ｕi）Ｒｅａｌ（ｗi）−Ｉｍａｇ
（ｕi）Ｉｍａｇ（ｗi）＋ｊ｛Ｒｅａｌ（ｕi）Ｉｍａ
ｇ（ｗi）＋Ｉｍａｇ（ｕi）Ｒｅａｌ（ｗi）｝ 次のような、３個の乗算と、さらに多くの加減算による
他の実現も可能である。 Ａ＝Ｉｍａｇ（ｕi）×｛Ｒｅａｌ（ｗi）＋Ｉｍａｇ（ｗi）｝ （１） Ｂ＝Ｒｅａｌ（ｗi）×｛Ｒｅａｌ（ｕi）＋Ｉｍａｇ（ｕi）｝ （２） Ｃ＝Ｒｅａｌ（ｕi）×｛Ｉｍａｇ（ｗi）−Ｒｅａｌ（ｗi）｝ （３） ｕiｗi＝Ｂ−Ａ＋ｊ（Ｂ＋Ｃ） （４） しかし、回転ＱＰＳＫコンステレーションｕi∈｛１，
ｊ，−１，−ｊ｝の構造を考慮に入れると、乗算は完全
に消え、次の４つの場合のみが残る。 ｕi＝１： ｕiｗi＝Ｒｅａｌ（ｗi）＋ｊＩｍａｇ（ｗi） （５） ｕi＝ｊ： ｕiｗi＝−Ｉｍａｇ（ｗi）＋ｊＲｅａｌ（ｗi） （６） ｕi＝−１： ｕiｗi＝−Ｒｅａｌ（ｗi）−ｊＩｍａｇ（ｗi） （７） ｕi＝−ｊ： ｕiｗi＝Ｉｍａｇ（ｗi）−ｊＲｅａｌ（ｗi） （８） すなわち、乗算は選択演算となる。以下でさらに詳細に
説明するように、加減算さえも不要である。
【００１２】図２に、図１（ｂ）の回転ＱＰＳＫコンス
テレーション点ｕi∈｛１，ｊ，−１，−ｊ｝への、ビ
ットｂ1およびｂ0の対の１つの可能なマッピングを示
す。まず適当な変換マッピングを施した後、図２のマッ
ピングを行うことにより、グレイ符号化のような任意の
マッピングを実装可能である。
テレーション点ｕi∈｛１，ｊ，−１，−ｊ｝への、ビ
ットｂ1およびｂ0の対の１つの可能なマッピングを示
す。まず適当な変換マッピングを施した後、図２のマッ
ピングを行うことにより、グレイ符号化のような任意の
マッピングを実装可能である。
【００１３】図３に、上記の選択演算、すなわち、図２
のテーブルおよび上記の式（５）〜（８）による複素乗
算を行う、ＱＰＳＫ変調に対する選択演算を実装する基
本セレクタ構造を示す。この基本セレクタ構造は、図示
のように相互接続された、インバータ１０−１および１
０−２と、スイッチ１２−１および１２−２とを有す
る。図３から明らかなように、選択演算は、乗算や加算
を必要としない。その代わりに、ビットｂ0およびｂ1の
値に基づいてセレクタを制御するために、いくつかの基
本ロジックとともに２の補数ロジックが仮定される。こ
のセレクタ構造では、インバータ１０−１および１０−
２はアクティブ・ハイであると仮定される。すなわち、
制御信号値が１である場合に反転が実行され、制御信号
値が０であるときは入力信号は反転なしで通過する。ス
イッチ１２−１および１２−２は、制御信号値が１であ
るときは上の位置に接続され、制御信号値が０であると
きには下の位置に接続されると仮定される。
のテーブルおよび上記の式（５）〜（８）による複素乗
算を行う、ＱＰＳＫ変調に対する選択演算を実装する基
本セレクタ構造を示す。この基本セレクタ構造は、図示
のように相互接続された、インバータ１０−１および１
０−２と、スイッチ１２−１および１２−２とを有す
る。図３から明らかなように、選択演算は、乗算や加算
を必要としない。その代わりに、ビットｂ0およびｂ1の
値に基づいてセレクタを制御するために、いくつかの基
本ロジックとともに２の補数ロジックが仮定される。こ
のセレクタ構造では、インバータ１０−１および１０−
２はアクティブ・ハイであると仮定される。すなわち、
制御信号値が１である場合に反転が実行され、制御信号
値が０であるときは入力信号は反転なしで通過する。ス
イッチ１２−１および１２−２は、制御信号値が１であ
るときは上の位置に接続され、制御信号値が０であると
きには下の位置に接続されると仮定される。
【００１４】図４および図５に、図２の基本セレクタを
利用した、長さＭのベクトル内積を計算する動作のため
の可能なハードウェア実現を示す。この場合、加法演算
を完全に消去することはできない。次のように、（ｋ−
１）の位置まで部分和が計算されたと仮定する。
利用した、長さＭのベクトル内積を計算する動作のため
の可能なハードウェア実現を示す。この場合、加法演算
を完全に消去することはできない。次のように、（ｋ−
１）の位置まで部分和が計算されたと仮定する。
【数２】 すると、Ｓkを計算するための次のステップは、 Ｓk＝Ｓk-1＋ｕkｗk， ｋ＝２，...，Ｍ （１０） である。図４の実装は、図３のセレクタの要素ととも
に、Ｓk-1の実部および虚部をそれぞれｕkｗkの実部お
よび虚部に加算するための加算器１４−１および１４−
２を有する。図５の実装は、２の補数演算を加減算ユニ
ット１６−１および１６−２に組み込むことによって、
図３のセレクタのインバータ１０−１および１０−２を
消去している。このように、和を再帰的に計算する場
合、スイッチ１２−１および１２−２ならびにその他の
支持ロジック以外には、２個の加減算ユニットしか必要
とされない。加減算ユニット１６−１および１６−２
は、それらの対応する制御信号の値が１であるときに加
法演算を実行すると仮定される。
に、Ｓk-1の実部および虚部をそれぞれｕkｗkの実部お
よび虚部に加算するための加算器１４−１および１４−
２を有する。図５の実装は、２の補数演算を加減算ユニ
ット１６−１および１６−２に組み込むことによって、
図３のセレクタのインバータ１０−１および１０−２を
消去している。このように、和を再帰的に計算する場
合、スイッチ１２−１および１２−２ならびにその他の
支持ロジック以外には、２個の加減算ユニットしか必要
とされない。加減算ユニット１６−１および１６−２
は、それらの対応する制御信号の値が１であるときに加
法演算を実行すると仮定される。
【００１５】図６に、追加ハードウェアを必要とするこ
となく、式（９）に従って完全なＦＩＲ動作を実行する
ことが可能な完全再帰構造を示す。図６の構造は、Ｓ
k-1の実部および虚部をそれぞれ加減算ユニット１６−
１および１６−２の対応する入力に供給するフィードバ
ックを、図５の構造に追加したものに相当する。
となく、式（９）に従って完全なＦＩＲ動作を実行する
ことが可能な完全再帰構造を示す。図６の構造は、Ｓ
k-1の実部および虚部をそれぞれ加減算ユニット１６−
１および１６−２の対応する入力に供給するフィードバ
ックを、図５の構造に追加したものに相当する。
【００１６】［１．１ ＱＡＭコンステレーションへの
拡張］上記の技術は、１６−ＱＡＭコンステレーション
に基づく例を参照して以下で説明するように、さらに大
きい信号コンステレーションにも適用可能である。図７
（ａ）に、１６個のコンステレーション点ｕi∈｛±１
±ｊ，±１±３ｊ，±３±ｊ，±３±３ｊ｝のセットを
有する１６−ＱＡＭコンステレーションを示す。本発明
に従って、図７（ａ）のコンステレーションを４５°回
転することにより、図７（ｂ）に示すような回転コンス
テレーションを得る。図７の（ｃ）〜（ｆ）は、図７
（ｂ）の回転コンステレーションの４個の異なる部分
（サブセクション）を示す。
拡張］上記の技術は、１６−ＱＡＭコンステレーション
に基づく例を参照して以下で説明するように、さらに大
きい信号コンステレーションにも適用可能である。図７
（ａ）に、１６個のコンステレーション点ｕi∈｛±１
±ｊ，±１±３ｊ，±３±ｊ，±３±３ｊ｝のセットを
有する１６−ＱＡＭコンステレーションを示す。本発明
に従って、図７（ａ）のコンステレーションを４５°回
転することにより、図７（ｂ）に示すような回転コンス
テレーションを得る。図７の（ｃ）〜（ｆ）は、図７
（ｂ）の回転コンステレーションの４個の異なる部分
（サブセクション）を示す。
【００１７】この例における各サブセクションは、平行
移動したＱＰＳＫコンステレーションに対応する。な
お、各サブセクションの中心点は、回転ＱＰＳＫコンス
テレーション内の点に対応する。そこで、第１のステッ
プで、サブセクションの中心点の選択を行う。これは、
前述のような回転ＱＰＳＫコンステレーション内の一点
を選択することと同じである。第２のステップで、実際
の信号を選択する。これは、前の選択と同様の、別の選
択プロセスである。ただし、第１のステップでは、各サ
ブセクションの中心点に対応する値は、加算されるべき
補正信号の２倍の大きさである。このため、第２のステ
ップの前に、シフト演算が必要である。すなわち、１６
−ＱＡＭコンステレーションからのシンボルとの乗算を
実行するためには、対応するチャネル重みを上記の式
（５）〜（８）に記載したように選択した後、シフト演
算を行い、最後に、別の選択された値を加算することが
必要である。これについて図８で説明する。
移動したＱＰＳＫコンステレーションに対応する。な
お、各サブセクションの中心点は、回転ＱＰＳＫコンス
テレーション内の点に対応する。そこで、第１のステッ
プで、サブセクションの中心点の選択を行う。これは、
前述のような回転ＱＰＳＫコンステレーション内の一点
を選択することと同じである。第２のステップで、実際
の信号を選択する。これは、前の選択と同様の、別の選
択プロセスである。ただし、第１のステップでは、各サ
ブセクションの中心点に対応する値は、加算されるべき
補正信号の２倍の大きさである。このため、第２のステ
ップの前に、シフト演算が必要である。すなわち、１６
−ＱＡＭコンステレーションからのシンボルとの乗算を
実行するためには、対応するチャネル重みを上記の式
（５）〜（８）に記載したように選択した後、シフト演
算を行い、最後に、別の選択された値を加算することが
必要である。これについて図８で説明する。
【００１８】図８の構造は、セレクタ（ＳＥＬ）３０、
左シフト（Ｌ−ＳＨ）要素３２、および再帰セレクタ
（ＲＥＣ）３４を有する。図８のセレクタ３０は、図３
に示したセレクタに対応し、再帰セレクタ３４は、図４
または図５の再帰構造に対応する。左シフト要素３０
は、上記の左シフト演算を実行する。
左シフト（Ｌ−ＳＨ）要素３２、および再帰セレクタ
（ＲＥＣ）３４を有する。図８のセレクタ３０は、図３
に示したセレクタに対応し、再帰セレクタ３４は、図４
または図５の再帰構造に対応する。左シフト要素３０
は、上記の左シフト演算を実行する。
【００１９】図８の構造によって実現される処理の例は
以下の通りである。通常の１６−ＱＡＭコンステレーシ
ョン内のコンステレーション点（１＋３ｊ）を考える。
これは、前述のようにして、（２＋ｊ）にマッピングさ
れる。なお、実際の実装では、１単位の定義は任意であ
ることに注意すべきである。最初のステップで、セレク
タ３０によって実行される選択演算に続いて、要素３２
によって実行されるシフト演算を用いて２の乗算を実行
する。その後、係数にｊを乗じる。これは別の選択演算
である。最後に、これらの２つのステップから得られる
２つの値を足し合わせる。この複素乗算は、再帰セレク
タ３４における２つの実加算を用いて実行される。
以下の通りである。通常の１６−ＱＡＭコンステレーシ
ョン内のコンステレーション点（１＋３ｊ）を考える。
これは、前述のようにして、（２＋ｊ）にマッピングさ
れる。なお、実際の実装では、１単位の定義は任意であ
ることに注意すべきである。最初のステップで、セレク
タ３０によって実行される選択演算に続いて、要素３２
によって実行されるシフト演算を用いて２の乗算を実行
する。その後、係数にｊを乗じる。これは別の選択演算
である。最後に、これらの２つのステップから得られる
２つの値を足し合わせる。この複素乗算は、再帰セレク
タ３４における２つの実加算を用いて実行される。
【００２０】図９に、６４−ＱＡＭコンステレーション
点との乗算を行う再帰構造を示す。１６−ＱＡＭコンス
テレーションに対する図８の再帰構造と比較すると、６
４−ＱＡＭコンステレーションに対する構造は３段の再
帰を要し、したがって、追加の左シフト要素３６および
再帰セレクタ３８を有する。当業者には明らかなよう
に、さらに大きいコンステレーションに対する構造も同
様にして生成することができる。
点との乗算を行う再帰構造を示す。１６−ＱＡＭコンス
テレーションに対する図８の再帰構造と比較すると、６
４−ＱＡＭコンステレーションに対する構造は３段の再
帰を要し、したがって、追加の左シフト要素３６および
再帰セレクタ３８を有する。当業者には明らかなよう
に、さらに大きいコンステレーションに対する構造も同
様にして生成することができる。
【００２１】［１．２ 極小演算］これまでに説明した
ような本発明の技術は、計算量を大幅に低減するだけで
なく、パイプライン化実装にも適している。以下で詳細
に説明するいくつかのアプリケーションでは、限定され
たアルファベットサイズからのシンボルを複素値ｗ lと
乗算する際の可能な結果全体のセットを計算することが
重要である。この場合、多くの中間結果が再使用可能で
あるため、複雑さ（計算量）をさらに低減することがで
きる。
ような本発明の技術は、計算量を大幅に低減するだけで
なく、パイプライン化実装にも適している。以下で詳細
に説明するいくつかのアプリケーションでは、限定され
たアルファベットサイズからのシンボルを複素値ｗ lと
乗算する際の可能な結果全体のセットを計算することが
重要である。この場合、多くの中間結果が再使用可能で
あるため、複雑さ（計算量）をさらに低減することがで
きる。
【００２２】図７の１６−ＱＡＭコンステレーションの
第１象限を例にとると、４個の可能な係数は次の通りで
ある。 Ａ＋ｊＢ＝ｗR＋ｊｗI （１１） Ｃ＋ｊＤ＝３ｗR＋３ｊｗI （１２） Ｅ＋ｊＦ＝２ｗR−ｗI＋ｊ（２ｗI＋ｗR） （１３） Ｇ＋ｊＨ＝２ｗR＋ｗI＋ｊ（２ｗI−ｗR） （１４） 第１行の演算にはコストがかからないが、第２行は２個
の加算を要し、第３行および第４行も同様である。他の
すべての値は、何回かｊを乗じることから導くことがで
きるため、実部と虚部の値を入れ替えて反転することに
より得られる。８個の異なる値（Ａ〜Ｈ）のみが関連し
ているため、追加の８個のインバータがあればよい。し
たがって、全コストは、６個の加算器および８個のイン
バータ、あるいは同じことであるが、１４個の加減算で
ある。同様に、この方法を６４−ＱＡＭコンステレーシ
ョンに適用した場合には、３６個の加減算と３２個のイ
ンバータが必要となる。
第１象限を例にとると、４個の可能な係数は次の通りで
ある。 Ａ＋ｊＢ＝ｗR＋ｊｗI （１１） Ｃ＋ｊＤ＝３ｗR＋３ｊｗI （１２） Ｅ＋ｊＦ＝２ｗR−ｗI＋ｊ（２ｗI＋ｗR） （１３） Ｇ＋ｊＨ＝２ｗR＋ｗI＋ｊ（２ｗI−ｗR） （１４） 第１行の演算にはコストがかからないが、第２行は２個
の加算を要し、第３行および第４行も同様である。他の
すべての値は、何回かｊを乗じることから導くことがで
きるため、実部と虚部の値を入れ替えて反転することに
より得られる。８個の異なる値（Ａ〜Ｈ）のみが関連し
ているため、追加の８個のインバータがあればよい。し
たがって、全コストは、６個の加算器および８個のイン
バータ、あるいは同じことであるが、１４個の加減算で
ある。同様に、この方法を６４−ＱＡＭコンステレーシ
ョンに適用した場合には、３６個の加減算と３２個のイ
ンバータが必要となる。
【００２３】［２．実装例］以下、上記の技術を用い
て、どのようにしてＦＩＲフィルタ、ＬＭＳアルゴリズ
ムおよびビタビアルゴリズムを用いたＭＬ系列検出を実
行することができるかについて説明する。
て、どのようにしてＦＩＲフィルタ、ＬＭＳアルゴリズ
ムおよびビタビアルゴリズムを用いたＭＬ系列検出を実
行することができるかについて説明する。
【００２４】［２．１ ＦＩＲフィルタ］図１０に、さ
まざまなタイプの変調について、セクション１．１の技
術を用いて実装されるＦＩＲフィルタに必要とされる演
算数を、従来のＦＩＲフィルタの場合と比較したテーブ
ルを示す。Ｍ個の複素値係数を有する従来のＦＩＲフィ
ルタは、４Ｍ個の実乗算および（４Ｍ−２）個の実加算
を要する。図１０のテーブルは、本発明の技術を適用す
るときに必要な実加減算の数を示す。このテーブルから
わかるように、１０２４−ＱＡＭのような大きいコンス
テレーションの場合でも、本発明の技術では複雑さ（計
算量）はかなり小さい。
まざまなタイプの変調について、セクション１．１の技
術を用いて実装されるＦＩＲフィルタに必要とされる演
算数を、従来のＦＩＲフィルタの場合と比較したテーブ
ルを示す。Ｍ個の複素値係数を有する従来のＦＩＲフィ
ルタは、４Ｍ個の実乗算および（４Ｍ−２）個の実加算
を要する。図１０のテーブルは、本発明の技術を適用す
るときに必要な実加減算の数を示す。このテーブルから
わかるように、１０２４−ＱＡＭのような大きいコンス
テレーションの場合でも、本発明の技術では複雑さ（計
算量）はかなり小さい。
【００２５】図１１に、乗算に図９の６４−ＱＡＭブロ
ックの連接を用いたＦＩＲフィルタチェインの可能な実
装を示す。連接された６４−ＱＡＭブロックを４０−
１，４０−２，...，４０−Ｍで示す。ブロック４０−
１，４０−２，...，４０−Ｍの出力は、対応する加算
器４２−１，４２−２，...，４２−（Ｍ−１）で結合
される。別の可能な方法では、乗算のすべての第１段を
まず結合してから、第２段を結合し、最後に第３段を結
合する。この方法では、仮数の長さおよびチップ面積を
節約することができる。Ｍの代表的な値は３〜６４であ
り、１０２４−ＱＡＭ以下のコンステレーションが通常
使用される。
ックの連接を用いたＦＩＲフィルタチェインの可能な実
装を示す。連接された６４−ＱＡＭブロックを４０−
１，４０−２，...，４０−Ｍで示す。ブロック４０−
１，４０−２，...，４０−Ｍの出力は、対応する加算
器４２−１，４２−２，...，４２−（Ｍ−１）で結合
される。別の可能な方法では、乗算のすべての第１段を
まず結合してから、第２段を結合し、最後に第３段を結
合する。この方法では、仮数の長さおよびチップ面積を
節約することができる。Ｍの代表的な値は３〜６４であ
り、１０２４−ＱＡＭ以下のコンステレーションが通常
使用される。
【００２６】ただし、高次のＦＩＲフィルタを実装する
ことは一般に、加算器の長いチェインを要することに注
意すべきである。多くのアプリケーションでは、追加の
レジスタによるレイテンシの増大およびチップ面積の増
大を代償にスループットを増大させるために、この構造
にパイプライン化を適用することができる。また、本発
明の新規なセレクタ技術は一般に、各シンボルごとに数
ビットの情報（例えば、ＱＰＳＫでは２ビット）しか記
憶する必要がないため、追加レジスタによる技術のパイ
プライン化実装は一般に、あまり多くの面積の増大を必
要としないことにも注意すべきである。
ことは一般に、加算器の長いチェインを要することに注
意すべきである。多くのアプリケーションでは、追加の
レジスタによるレイテンシの増大およびチップ面積の増
大を代償にスループットを増大させるために、この構造
にパイプライン化を適用することができる。また、本発
明の新規なセレクタ技術は一般に、各シンボルごとに数
ビットの情報（例えば、ＱＰＳＫでは２ビット）しか記
憶する必要がないため、追加レジスタによる技術のパイ
プライン化実装は一般に、あまり多くの面積の増大を必
要としないことにも注意すべきである。
【００２７】また、注意すべき点であるが、ＬＭＳアル
ゴリズムのようないくつかのアプリケーションでは、レ
イテンシが許容されない。この場合、階層ツリー構造を
用いて、遅延を（Ｍ−１）ＴaからＴaｌｏｇ2Ｍに低減
することができる。ただし、Ｔaは、１個の加算器の遅
延時間である。このようなツリー構造を実装するために
は、図３の基本セレクタ構造が好ましい。ただし、この
場合一般に、２個の２の補数インバータが各係数に（す
なわち、全部で２Ｍ個のこのようなインバータが）必要
となる。これらの２の補数インバータは、セル面積を必
要とするだけでなく、標準的な加算器と同様のキャリー
リプル効果を引き起こし、追加遅延を生じる。この追加
遅延を避ける構造について、以下で図１２、図１３およ
び図１４を参照して説明する。
ゴリズムのようないくつかのアプリケーションでは、レ
イテンシが許容されない。この場合、階層ツリー構造を
用いて、遅延を（Ｍ−１）ＴaからＴaｌｏｇ2Ｍに低減
することができる。ただし、Ｔaは、１個の加算器の遅
延時間である。このようなツリー構造を実装するために
は、図３の基本セレクタ構造が好ましい。ただし、この
場合一般に、２個の２の補数インバータが各係数に（す
なわち、全部で２Ｍ個のこのようなインバータが）必要
となる。これらの２の補数インバータは、セル面積を必
要とするだけでなく、標準的な加算器と同様のキャリー
リプル効果を引き起こし、追加遅延を生じる。この追加
遅延を避ける構造について、以下で図１２、図１３およ
び図１４を参照して説明する。
【００２８】図１３に、２つの数ＡとＢの加算または減
算を行う（すなわち、演算Ｚ＝±Ａ±Ｂを実行する）の
に適した高速ＦＩＲフィルタ実装のための基本加減算構
造を示す。このような演算のためには、２つの加減算構
造、または、１つの加減算および追加インバータが一般
に必要である。しかし、符号信号を別に扱えば、図１３
に例示するように、スイッチの対５０−１、５０−２
と、１個の加減算構造５２で十分である。これにより、
レイテンシとともに面積も節約される。演算を効率的に
実現するために、２つの数ＡおよびＢに対する符号情報
Ｓ（Ａ）およびＳ（Ｂ）を与えなければならない。演算
の結果は、次のような、新たな符号情報Ｓ（Ｚ）と、加
減算選択（ＡＤＤ／ＳＵＢ）とを有する符号付き数Ｚで
ある。 Ｓ（Ｚ）＝Ｓ（Ａ）∧Ｓ（Ｂ） （１５）
算を行う（すなわち、演算Ｚ＝±Ａ±Ｂを実行する）の
に適した高速ＦＩＲフィルタ実装のための基本加減算構
造を示す。このような演算のためには、２つの加減算構
造、または、１つの加減算および追加インバータが一般
に必要である。しかし、符号信号を別に扱えば、図１３
に例示するように、スイッチの対５０−１、５０−２
と、１個の加減算構造５２で十分である。これにより、
レイテンシとともに面積も節約される。演算を効率的に
実現するために、２つの数ＡおよびＢに対する符号情報
Ｓ（Ａ）およびＳ（Ｂ）を与えなければならない。演算
の結果は、次のような、新たな符号情報Ｓ（Ｚ）と、加
減算選択（ＡＤＤ／ＳＵＢ）とを有する符号付き数Ｚで
ある。 Ｓ（Ｚ）＝Ｓ（Ａ）∧Ｓ（Ｂ） （１５）
【数３】 「ウェッジ」演算子∧は、論理ＡＮＤ演算を表す。図１
２に、符号演算子と、出力信号Ｚに関して、４個の可能
な演算を列挙するテーブルを示す。さらに、減算の場合
（Ａ−Ｂ、Ｂ−Ａ）に正しい入力を選択するためにはマ
ルチプレクサが必要である。数Ｚは、その符号Ｓ（Ｚ）
とともに、後続の加算器構造に渡される。第１段には、
係数のための追加セレクタのみがあればよい。２個の数
ＡとＢを加算するには、最初の演算Ａ＋Ｂのみがあれば
よい。
２に、符号演算子と、出力信号Ｚに関して、４個の可能
な演算を列挙するテーブルを示す。さらに、減算の場合
（Ａ−Ｂ、Ｂ−Ａ）に正しい入力を選択するためにはマ
ルチプレクサが必要である。数Ｚは、その符号Ｓ（Ｚ）
とともに、後続の加算器構造に渡される。第１段には、
係数のための追加セレクタのみがあればよい。２個の数
ＡとＢを加算するには、最初の演算Ａ＋Ｂのみがあれば
よい。
【００２９】図１２および図１３で説明したように符号
を別個に扱うと、いくつかの追加の利点もある。例え
ば、ＱＰＳＫコンステレーションは（より大きなＱＡＭ
コンステレーションも同様）、ＡおよびＢの符号に対し
てさまざまな値を割り当てることによって実現可能であ
る。したがって、変調は、既に加算器ツリーの一部とな
っている。図１４に、この特徴を例示する、高速ＦＩＲ
フィルタ実装のための加算器ツリーの第１段を示す。こ
のツリーの第１段は、図示のように相互接続されたスイ
ッチ６０−１、６０−２、６０−３および６０−４と、
加減算ユニット６２−１および６２−２とを有する。
を別個に扱うと、いくつかの追加の利点もある。例え
ば、ＱＰＳＫコンステレーションは（より大きなＱＡＭ
コンステレーションも同様）、ＡおよびＢの符号に対し
てさまざまな値を割り当てることによって実現可能であ
る。したがって、変調は、既に加算器ツリーの一部とな
っている。図１４に、この特徴を例示する、高速ＦＩＲ
フィルタ実装のための加算器ツリーの第１段を示す。こ
のツリーの第１段は、図示のように相互接続されたスイ
ッチ６０−１、６０−２、６０−３および６０−４と、
加減算ユニット６２−１および６２−２とを有する。
【００３０】符号を別個に扱うもう１つの利点は、符号
情報を、加算器ツリーにおける次の加減算段に渡すこと
ができ、それにより、追加のインバータを必要とせずに
後続の加法演算に符号情報を含めることができる点であ
る。ツリー構造の最後では、符号の最終的補正を行うた
めに１個のインバータが必要となることがある。以下の
セクションで示されるように、ＬＭＳアルゴリズムは、
この符号情報を直接に使用することが可能であり、この
最後のインバータさえも不要である。
情報を、加算器ツリーにおける次の加減算段に渡すこと
ができ、それにより、追加のインバータを必要とせずに
後続の加法演算に符号情報を含めることができる点であ
る。ツリー構造の最後では、符号の最終的補正を行うた
めに１個のインバータが必要となることがある。以下の
セクションで示されるように、ＬＭＳアルゴリズムは、
この符号情報を直接に使用することが可能であり、この
最後のインバータさえも不要である。
【００３１】前述のように、加算器ツリーは図１３に示
すような加減算構造を有し、第１段は、係数の選択と加
法演算を結合することができる。これを図１４の構造に
示す。これは、２個の複素係数ＡR＋ｊＡI、およびＢR
＋ｊＢIが、対応するビット｛ａ0，ａ1｝および｛ｂ0，
ｂ1｝でＱＰＳＫ変調されることを仮定する。出力ＺR＋
ｊＺIの出力符号情報は次式で与えられる。
すような加減算構造を有し、第１段は、係数の選択と加
法演算を結合することができる。これを図１４の構造に
示す。これは、２個の複素係数ＡR＋ｊＡI、およびＢR
＋ｊＢIが、対応するビット｛ａ0，ａ1｝および｛ｂ0，
ｂ1｝でＱＰＳＫ変調されることを仮定する。出力ＺR＋
ｊＺIの出力符号情報は次式で与えられる。
【数４】 後続の加算器段は、式（１５）および（１６）に従って
直接に構成される。
直接に構成される。
【００３２】［２．２ ＬＭＳアルゴリズム］ＬＭＳア
ルゴリズムは、計算量（複雑さ）が２Ｍであり、一般
に、１つの複素入力に対して８Ｍ個の実乗算を要する。
その計算量は、次の２段階により定義される。すなわ
ち、誤差方程式 ｅ（ｉ）＝ｄ（ｉ）−ｕiｗi T （１９） ただし、 ｕi＝［ｕ（ｉ），ｕ（ｉ−１），...，ｕ（ｉ−Ｍ＋１）］ （２０） と、係数更新方程式 ｗi+1＝ｗi＋μｅ（ｉ）ｕi * （２１） ただし、 ｗi＝［ｗi（０），ｗi（１），...，ｗi（Ｍ−１）］ （２２） であり、ｗi（ｌ）は、時刻ｉにおけるタップ重みを表
し、添字ｌは０からＭ−１までにわたる。前セクション
で説明した技術を適用すれば、誤差ｅ（ｉ）の計算のた
めの乗算を、選択および加減算で置き換えることができ
る。係数更新（式（２１））を計算するため、ステップ
サイズμが２の累乗（μ＝２-t）である場合、乗算μｅ
（ｉ）は、簡単なシフト演算子で置き換えることができ
る。シンボルｕiとの残りの乗算も、本発明の新規な技
術で達成される。あと残るのは係数を更新することだけ
であり、これは複素加算である。
ルゴリズムは、計算量（複雑さ）が２Ｍであり、一般
に、１つの複素入力に対して８Ｍ個の実乗算を要する。
その計算量は、次の２段階により定義される。すなわ
ち、誤差方程式 ｅ（ｉ）＝ｄ（ｉ）−ｕiｗi T （１９） ただし、 ｕi＝［ｕ（ｉ），ｕ（ｉ−１），...，ｕ（ｉ−Ｍ＋１）］ （２０） と、係数更新方程式 ｗi+1＝ｗi＋μｅ（ｉ）ｕi * （２１） ただし、 ｗi＝［ｗi（０），ｗi（１），...，ｗi（Ｍ−１）］ （２２） であり、ｗi（ｌ）は、時刻ｉにおけるタップ重みを表
し、添字ｌは０からＭ−１までにわたる。前セクション
で説明した技術を適用すれば、誤差ｅ（ｉ）の計算のた
めの乗算を、選択および加減算で置き換えることができ
る。係数更新（式（２１））を計算するため、ステップ
サイズμが２の累乗（μ＝２-t）である場合、乗算μｅ
（ｉ）は、簡単なシフト演算子で置き換えることができ
る。シンボルｕiとの残りの乗算も、本発明の新規な技
術で達成される。あと残るのは係数を更新することだけ
であり、これは複素加算である。
【００３３】図１５に、さまざまな変調方式について、
本発明の技術を用いて実装した場合の、ＬＭＳアルゴリ
ズムの計算量および最小レイテンシのテーブルを示す。
ＱＰＳＫコンステレーションは、誤差方程式と、係数の
更新とを評価するために、２Ｍ個の加減算を要する。１
６−ＱＡＭの場合、誤差計算は４Ｍ個の加減算を要し、
乗算ｅ（ｉ）ｕi *は２Ｍ個の加減算を要し、係数更新は
２Ｍ個の加減算を要する。すなわち、全部で８Ｍ個の加
減算を要する。まとめると、ＱＰＳＫ、１６−ＱＡＭお
よび６４−ＱＡＭコンステレーションに対して、それぞ
れ、４Ｍ、８Ｍおよび１２Ｍ個の加減算を要する。この
ように、コンステレーションサイズが４倍に増大する
と、さらに４Ｍ個の追加演算が必要となる。
本発明の技術を用いて実装した場合の、ＬＭＳアルゴリ
ズムの計算量および最小レイテンシのテーブルを示す。
ＱＰＳＫコンステレーションは、誤差方程式と、係数の
更新とを評価するために、２Ｍ個の加減算を要する。１
６−ＱＡＭの場合、誤差計算は４Ｍ個の加減算を要し、
乗算ｅ（ｉ）ｕi *は２Ｍ個の加減算を要し、係数更新は
２Ｍ個の加減算を要する。すなわち、全部で８Ｍ個の加
減算を要する。まとめると、ＱＰＳＫ、１６−ＱＡＭお
よび６４−ＱＡＭコンステレーションに対して、それぞ
れ、４Ｍ、８Ｍおよび１２Ｍ個の加減算を要する。この
ように、コンステレーションサイズが４倍に増大する
と、さらに４Ｍ個の追加演算が必要となる。
【００３４】セクション２．１で述べたように、より高
速な実現が要求されることがある。ＬＭＳアルゴリズム
の場合、更新は、誤差信号が利用可能になるまで実行す
ることができない。このため、非常に高速なＦＩＲフィ
ルタチェインが重要となる。これは、セクション２．１
で説明した階層ツリー構造を用いて実現される。図１６
に、このタイプの例示的な実装を示す。これは、加減算
ユニット７０−１および７０−２、セレクタ７２−１〜
７２−４、ならびに加減算階層ツリー構造７４を有す
る。この場合の誤差信号の計算は、追加の減算ｅ（ｉ）
＝ｄ（ｉ）−ｕiｗi Tを要する。フィルタの次数をＭ＝
２L−１となるように選んだ場合、ｄ（ｉ）は、１個の
フィルタタップ重み要素として扱うことができ、追加遅
延は不要である。
速な実現が要求されることがある。ＬＭＳアルゴリズム
の場合、更新は、誤差信号が利用可能になるまで実行す
ることができない。このため、非常に高速なＦＩＲフィ
ルタチェインが重要となる。これは、セクション２．１
で説明した階層ツリー構造を用いて実現される。図１６
に、このタイプの例示的な実装を示す。これは、加減算
ユニット７０−１および７０−２、セレクタ７２−１〜
７２−４、ならびに加減算階層ツリー構造７４を有す
る。この場合の誤差信号の計算は、追加の減算ｅ（ｉ）
＝ｄ（ｉ）−ｕiｗi Tを要する。フィルタの次数をＭ＝
２L−１となるように選んだ場合、ｄ（ｉ）は、１個の
フィルタタップ重み要素として扱うことができ、追加遅
延は不要である。
【００３５】前述のように、最後の信号（この場合は誤
差信号）の符号に依存して、最後の２の補数インバータ
が必要となることがある。これは、追加遅延のコストが
かかることになる。２の補数インバータはキャリーリプ
ル効果を引き起こすためである。しかし、ＬＭＳアルゴ
リズムでは、最後のインバータは、係数更新の選択プロ
セスに含めることが可能である。すなわち、負の情報が
アクティブである場合、μｅ（ｉ）ではなく−μｅ
（ｉ）が加えられる。
差信号）の符号に依存して、最後の２の補数インバータ
が必要となることがある。これは、追加遅延のコストが
かかることになる。２の補数インバータはキャリーリプ
ル効果を引き起こすためである。しかし、ＬＭＳアルゴ
リズムでは、最後のインバータは、係数更新の選択プロ
セスに含めることが可能である。すなわち、負の情報が
アクティブである場合、μｅ（ｉ）ではなく−μｅ
（ｉ）が加えられる。
【００３６】この修正されたセクションは、より高速で
ある。これは簡単な論理ゲートによって実現され、加算
器構造を必要としないからである。ＱＰＳＫの場合、１
回の更新サイクルで、ＦＩＲ誤差部分にステップサイズ
μを乗算するために、Ｔaｌｏｇ2Ｍ（おそらくはＴa）
を要し、最後に、係数の更新に１回の加算を要する。し
たがって、最小更新時間は、（ｌｏｇ2Ｍ＋２）Ｔaで与
えられる。ステップサイズμが２の負べきである場合、
誤差との乗算は簡単なスケーリング演算であるため、追
加時間遅延なしで実現可能である。他のステップサイズ
の値は、２個のこのような値の和で近似することができ
る（すなわち、
ある。これは簡単な論理ゲートによって実現され、加算
器構造を必要としないからである。ＱＰＳＫの場合、１
回の更新サイクルで、ＦＩＲ誤差部分にステップサイズ
μを乗算するために、Ｔaｌｏｇ2Ｍ（おそらくはＴa）
を要し、最後に、係数の更新に１回の加算を要する。し
たがって、最小更新時間は、（ｌｏｇ2Ｍ＋２）Ｔaで与
えられる。ステップサイズμが２の負べきである場合、
誤差との乗算は簡単なスケーリング演算であるため、追
加時間遅延なしで実現可能である。他のステップサイズ
の値は、２個のこのような値の和で近似することができ
る（すなわち、
【数５】 ）ため、誤差との乗算には１個の加減算で十分である。
この操作は、可能なステップサイズの値の範囲を広くす
る。可能な追加演算は、図１６において破線のボックス
７５で示されている。
この操作は、可能なステップサイズの値の範囲を広くす
る。可能な追加演算は、図１６において破線のボックス
７５で示されている。
【００３７】例として、次数Ｍ＝１５のチャネル推定器
をトレーニングするためにＬＭＳアルゴリズムを適用
し、使用される技術は、１ｎｓで加減算を実行し、６ｎ
ｓで乗算を実行すると仮定する。この場合、ＢＰＳＫ／
ＱＰＳＫトレーニング系列の完全な更新は、加減算によ
り６ｎｓで実行することができるが、乗算器を使用する
と約１２ｎｓかかる。他方、必要なチップ面積およびパ
ワー消費は、乗算器を実装すると１０倍大きくなる。こ
の場合、１／６ｎｓ＝毎秒１６６Ｍシンボルまでのリア
ルタイム処理が可能である。
をトレーニングするためにＬＭＳアルゴリズムを適用
し、使用される技術は、１ｎｓで加減算を実行し、６ｎ
ｓで乗算を実行すると仮定する。この場合、ＢＰＳＫ／
ＱＰＳＫトレーニング系列の完全な更新は、加減算によ
り６ｎｓで実行することができるが、乗算器を使用する
と約１２ｎｓかかる。他方、必要なチップ面積およびパ
ワー消費は、乗算器を実装すると１０倍大きくなる。こ
の場合、１／６ｎｓ＝毎秒１６６Ｍシンボルまでのリア
ルタイム処理が可能である。
【００３８】［２．３ ＭＬ系列検出］シンボル間干渉
（ＩＳＩ：Inter-Symbol Interference）を生じるチャ
ネルを通じて情報を伝送するディジタル通信システムで
は、最適な検出器は最尤シンボル系列検出器（ＭＬＳ
Ｄ：Maximum-likelihood symbol sequence detector）
である。これは、例えば、 ・J. G. Proakis, "Channel equalization", The Commu
nications Handbook,CRC Press, 1997, Chapter 26 ・G. D. Forney, Jr., "Maximum-likelihood sequence
detection in the presence of intersymbol interfere
nce", IEEE Trans. on Information Theory, Vol.IT-1
8, pp.363-378, May 1972に記載されている。
（ＩＳＩ：Inter-Symbol Interference）を生じるチャ
ネルを通じて情報を伝送するディジタル通信システムで
は、最適な検出器は最尤シンボル系列検出器（ＭＬＳ
Ｄ：Maximum-likelihood symbol sequence detector）
である。これは、例えば、 ・J. G. Proakis, "Channel equalization", The Commu
nications Handbook,CRC Press, 1997, Chapter 26 ・G. D. Forney, Jr., "Maximum-likelihood sequence
detection in the presence of intersymbol interfere
nce", IEEE Trans. on Information Theory, Vol.IT-1
8, pp.363-378, May 1972に記載されている。
【００３９】ＭＬＳＤを実現する効率的なアルゴリズム
はビタビアルゴリズムである。これは、もともと畳込み
符号を復号するために考案されたものである（前掲のJ.
G.Proakisの文献、および、G. D. Forney, Jr., "The
Viterbi algorithm", IEEEProceedings, Vol.61, pp.26
8-278, March 1973、を参照）。この場合、ＩＳＩチャ
ネルは、ＰM-1個の状態を有するトレリスと呼ばれる有
限状態機械（ＦＳＭ）としてモデル化される。ここで、
Ｐは、情報シンボルアルファベットサイズであり、Ｍ
は、複素値チャネルＦＩＲフィルタ係数ｗlの個数であ
る。トレリスには、各状態から分かれるＰ個の遷移があ
り、これらは、情報シンボルｕ（ｋ）のＰ個の相異なる
値に対応する。状態間の遷移に対応する値はｗlｕ
（ｋ）であり、これは、与えられた推定チャネル係数ｗ
lに対する可能な受信値である。
はビタビアルゴリズムである。これは、もともと畳込み
符号を復号するために考案されたものである（前掲のJ.
G.Proakisの文献、および、G. D. Forney, Jr., "The
Viterbi algorithm", IEEEProceedings, Vol.61, pp.26
8-278, March 1973、を参照）。この場合、ＩＳＩチャ
ネルは、ＰM-1個の状態を有するトレリスと呼ばれる有
限状態機械（ＦＳＭ）としてモデル化される。ここで、
Ｐは、情報シンボルアルファベットサイズであり、Ｍ
は、複素値チャネルＦＩＲフィルタ係数ｗlの個数であ
る。トレリスには、各状態から分かれるＰ個の遷移があ
り、これらは、情報シンボルｕ（ｋ）のＰ個の相異なる
値に対応する。状態間の遷移に対応する値はｗlｕ
（ｋ）であり、これは、与えられた推定チャネル係数ｗ
lに対する可能な受信値である。
【００４０】受信系列がｒ（ｋ）であり、推定チャネル
係数がｗlであり、入力情報シンボルがｕ（ｋ）である
と仮定すると、ビタビアルゴリズムは、トレリス内で、
ノイズを含む受信系列ｒ（ｋ）にユークリッド距離で最
も近いパスを再帰的に求めることによって、最尤送信シ
ンボル、バーｕ（ｋ）を求める。すなわち、バーｕ
（ｋ）に関して次式を再帰的に最小にすることによっ
て、ＭＬ検出器判断基準を実装する。
係数がｗlであり、入力情報シンボルがｕ（ｋ）である
と仮定すると、ビタビアルゴリズムは、トレリス内で、
ノイズを含む受信系列ｒ（ｋ）にユークリッド距離で最
も近いパスを再帰的に求めることによって、最尤送信シ
ンボル、バーｕ（ｋ）を求める。すなわち、バーｕ
（ｋ）に関して次式を再帰的に最小にすることによっ
て、ＭＬ検出器判断基準を実装する。
【数６】 各再帰ステップで、ビタビアルゴリズムは、ＰM個の可
能な遷移にわたる探索を行う。チャネルモデル係数が再
帰ごとに異なる場合、Ｍ個の推定チャネル係数ｗ lのそ
れぞれについて、シンボルアルファベットのＰ個のシン
ボルとのＰ回の乗算が必要である。このため、さまざま
な項を最初に比較するためには全部でＰＭ＝Ｏ（ＰＭ）
個の複素乗算が必要である。ＦＳＭ内の状態間のＰM個
の遷移のコストメトリックを計算するためには、さらに
（Ｍ−１）×ＰM＝Ｏ（ＭＰM）個の複素加算が必要であ
る。通常の方法を用いてこれを行う場合、複素乗算は、
シンボルに依存して４〜８個の加減算で実行される。例
えば、値（３＋７ｊ）は、３による乗算に１個の加算
（３＝１＋２）を要し、７には１個の減算を要する（７
＝８−１）。これは、係数の実部および虚部で実行する
必要があるため、Ｏ（ＰＭ）＝４ＰＭとなる。最後に、
実部および虚部をｒ（ｋ）に加算する必要があり、さら
に２個の加算を要する。したがって、Ｍ個の係数および
ＰM個の状態のすべてに対して、全部でＯ（ＭＰM）＝２
ＭＰM個の加算がある。
能な遷移にわたる探索を行う。チャネルモデル係数が再
帰ごとに異なる場合、Ｍ個の推定チャネル係数ｗ lのそ
れぞれについて、シンボルアルファベットのＰ個のシン
ボルとのＰ回の乗算が必要である。このため、さまざま
な項を最初に比較するためには全部でＰＭ＝Ｏ（ＰＭ）
個の複素乗算が必要である。ＦＳＭ内の状態間のＰM個
の遷移のコストメトリックを計算するためには、さらに
（Ｍ−１）×ＰM＝Ｏ（ＭＰM）個の複素加算が必要であ
る。通常の方法を用いてこれを行う場合、複素乗算は、
シンボルに依存して４〜８個の加減算で実行される。例
えば、値（３＋７ｊ）は、３による乗算に１個の加算
（３＝１＋２）を要し、７には１個の減算を要する（７
＝８−１）。これは、係数の実部および虚部で実行する
必要があるため、Ｏ（ＰＭ）＝４ＰＭとなる。最後に、
実部および虚部をｒ（ｋ）に加算する必要があり、さら
に２個の加算を要する。したがって、Ｍ個の係数および
ＰM個の状態のすべてに対して、全部でＯ（ＭＰM）＝２
ＭＰM個の加算がある。
【００４１】上記のセクション１．１で説明したような
本発明の技術を用いると、計算量を大幅に低減すること
ができる。ＱＰＳＫの場合、各係数ｗlとｕ（ｋ）との
乗算は選択プロセスとなり、Ｏ（ＭＰM）＝０である。
遷移の計算のみが、式（１６）の
本発明の技術を用いると、計算量を大幅に低減すること
ができる。ＱＰＳＫの場合、各係数ｗlとｕ（ｋ）との
乗算は選択プロセスとなり、Ｏ（ＭＰM）＝０である。
遷移の計算のみが、式（１６）の
【数７】 を計算するために、Ｏ（ＭＰM）＝２ＭＰMが残る。１６
−ＱＡＭの場合、第１段階は選択プロセスであり、次の
段階は、それぞれシンボルごとに乗算を計算する２個の
加減算であるため、Ｏ（ＰＭ）＝２ＰＭ＝３２Ｍであ
る。６４−ＱＡＭの場合、４個のシンボルからなるそれ
ぞれのサブセットで、乗算を計算するために１０個の加
減算が必要であるため、Ｏ（ＰＭ）＝１６０Ｍである。
この技術の適用は、追加のレジスタのためにあまり多く
のチップ面積を追加せずにパイプライン化が容易に可能
であるという追加の利点を有する。
−ＱＡＭの場合、第１段階は選択プロセスであり、次の
段階は、それぞれシンボルごとに乗算を計算する２個の
加減算であるため、Ｏ（ＰＭ）＝２ＰＭ＝３２Ｍであ
る。６４−ＱＡＭの場合、４個のシンボルからなるそれ
ぞれのサブセットで、乗算を計算するために１０個の加
減算が必要であるため、Ｏ（ＰＭ）＝１６０Ｍである。
この技術の適用は、追加のレジスタのためにあまり多く
のチップ面積を追加せずにパイプライン化が容易に可能
であるという追加の利点を有する。
【００４２】パイプライン化の複雑さの増大とひきかえ
に、セクション１．２で説明した極小演算は、さらに計
算の複雑さを低減することができる。例えば、１６−Ｑ
ＡＭ変調の場合、Ｏ（ＰＭ）＝１４Ｍであり、６４−Ｑ
ＡＭの場合、Ｏ（ＰＭ）＝６８Ｍとなる。
に、セクション１．２で説明した極小演算は、さらに計
算の複雑さを低減することができる。例えば、１６−Ｑ
ＡＭ変調の場合、Ｏ（ＰＭ）＝１４Ｍであり、６４−Ｑ
ＡＭの場合、Ｏ（ＰＭ）＝６８Ｍとなる。
【００４３】等化プロセスの最初にトレリスを初期化す
ることは、一度シンボルアルファベット内のすべての要
素ですべての可能な乗算を計算することを要する。これ
は、チャネルが１フレームのデータにわたり一定である
ことを仮定する。チャネルがシンボルごとに急速に変化
している場合、この初期化は、トレリスの遷移値を更新
する再帰ごとに実行しなければならない。得られる値
は、ビタビアルゴリズムでユークリッドノルムを計算す
るために、ルックアップテーブルに記憶することができ
る。図１７に、さまざまなタイプの変調について、セク
ション１．１およびセクション１．２の実装の初期化の
複雑さ（Ｏ（ＰＭ））を、従来の実装と比較したテーブ
ルを示す。
ることは、一度シンボルアルファベット内のすべての要
素ですべての可能な乗算を計算することを要する。これ
は、チャネルが１フレームのデータにわたり一定である
ことを仮定する。チャネルがシンボルごとに急速に変化
している場合、この初期化は、トレリスの遷移値を更新
する再帰ごとに実行しなければならない。得られる値
は、ビタビアルゴリズムでユークリッドノルムを計算す
るために、ルックアップテーブルに記憶することができ
る。図１７に、さまざまなタイプの変調について、セク
ション１．１およびセクション１．２の実装の初期化の
複雑さ（Ｏ（ＰＭ））を、従来の実装と比較したテーブ
ルを示す。
【００４４】ビタビアルゴリズムの完全な計算量を得る
ためには、トレリス中の完全探索を行う場合はＯ（ＭＰ
M）を加える必要がある。この部分は、Ｏ（ＰＭ）の初
期計算量を容易に超過することがある。そのため、例え
ば、M. Eyuboglu and S. Qureshi, "Reduced-state seq
uence estimation for coded modulation on intersymb
ol interference channels", IEEE Journal on Selecte
d Areas in Communications, Vol.7, pp.989-995, Augu
st 1989、に記載されている、トレリス中の探索を限定
する簡約状態系列推定法のような計算量縮小技術を適用
することが可能である。この場合、初期計算量は非常に
大きくなることがある。加算を実装するために本発明に
よるツリー構造を使用することにより、上記のセクショ
ン１．１で説明したように、計算量をさらに縮小するこ
とが可能である。
ためには、トレリス中の完全探索を行う場合はＯ（ＭＰ
M）を加える必要がある。この部分は、Ｏ（ＰＭ）の初
期計算量を容易に超過することがある。そのため、例え
ば、M. Eyuboglu and S. Qureshi, "Reduced-state seq
uence estimation for coded modulation on intersymb
ol interference channels", IEEE Journal on Selecte
d Areas in Communications, Vol.7, pp.989-995, Augu
st 1989、に記載されている、トレリス中の探索を限定
する簡約状態系列推定法のような計算量縮小技術を適用
することが可能である。この場合、初期計算量は非常に
大きくなることがある。加算を実装するために本発明に
よるツリー構造を使用することにより、上記のセクショ
ン１．１で説明したように、計算量をさらに縮小するこ
とが可能である。
【００４５】［３．受信機の例］図１８に、上記の信号
処理操作を実装可能な受信機１００の実施例を示す。受
信機１００は、送信機１０２によって送信されたシンボ
ル系列を受信する。シンボルは、上記のように回転され
たコンステレーションに従って送信機１０２によって送
信される。受信機１００は、ビタビアルゴリズムを実装
するＭＬ系列検出器（ＭＬＳＤ）１０４を有する。ＭＬ
ＳＤ１０４は、ＬＭＳ推定器１０６と並列に接続され
る。ＭＬＳＤ１０４およびＬＭＳ推定器１０６の一方ま
たは両方は、上記の計算技術を用いて実装される。ＬＭ
Ｓ推定器１０６からのチャネル推定値は図示のようにＭ
ＬＳＤに供給される。オプションとして、チャネル復号
器１０８も受信機１００に含まれる。
処理操作を実装可能な受信機１００の実施例を示す。受
信機１００は、送信機１０２によって送信されたシンボ
ル系列を受信する。シンボルは、上記のように回転され
たコンステレーションに従って送信機１０２によって送
信される。受信機１００は、ビタビアルゴリズムを実装
するＭＬ系列検出器（ＭＬＳＤ）１０４を有する。ＭＬ
ＳＤ１０４は、ＬＭＳ推定器１０６と並列に接続され
る。ＭＬＳＤ１０４およびＬＭＳ推定器１０６の一方ま
たは両方は、上記の計算技術を用いて実装される。ＬＭ
Ｓ推定器１０６からのチャネル推定値は図示のようにＭ
ＬＳＤに供給される。オプションとして、チャネル復号
器１０８も受信機１００に含まれる。
【００４６】図１９に、本発明を実装可能なもう１つの
例示的な受信機１２０を示す。受信機１２０は、判定フ
ィードバック等化（ＤＦＥ：decision feedback equali
zation）技術を実装し、ＭＬＳＤ１０４、ＬＭＳ推定器
１０６およびオプションのチャネル復号器１０８を有す
るとともに、フィードフォワードフィルタのセット１２
２およびフィードバックフィルタのセット１２４を有す
る。この場合、ＬＭＳ推定器の出力は、フィードバック
フィルタのセット１２４の適応フィルタタップを決定す
るために使用される。受信シンボルは、フィードフォワ
ードフィルタ１２２を通して処理された後、ＭＬＳＤ１
０４に送られる。ＭＬＳＤの出力は、フィードバックフ
ィルタ１２４を通してフィードバックされる。
例示的な受信機１２０を示す。受信機１２０は、判定フ
ィードバック等化（ＤＦＥ：decision feedback equali
zation）技術を実装し、ＭＬＳＤ１０４、ＬＭＳ推定器
１０６およびオプションのチャネル復号器１０８を有す
るとともに、フィードフォワードフィルタのセット１２
２およびフィードバックフィルタのセット１２４を有す
る。この場合、ＬＭＳ推定器の出力は、フィードバック
フィルタのセット１２４の適応フィルタタップを決定す
るために使用される。受信シンボルは、フィードフォワ
ードフィルタ１２２を通して処理された後、ＭＬＳＤ１
０４に送られる。ＭＬＳＤの出力は、フィードバックフ
ィルタ１２４を通してフィードバックされる。
【００４７】なお、注意すべき点であるが、図１８およ
び図１９の構成は単なる例示であり、他の実施例は、要
素の異なる構成や明示的に図示していない追加要素を含
むことも可能である。
び図１９の構成は単なる例示であり、他の実施例は、要
素の異なる構成や明示的に図示していない追加要素を含
むことも可能である。
【００４８】
【発明の効果】［４．結論］本発明は、ＰＳＫあるいは
ＱＡＭコンステレーション内のコンステレーション点と
係数との乗算を必要とする計算アルゴリズムの実装のた
めに計算量を大幅に低減することを可能にする効率的な
計算の方法および装置を提供する。乗算を、より簡単な
関数で置き換えることにより、チップ面積とレイテンシ
を縮小することができる。なお、この技術を適用して
も、近似や精度の低下は起こらず、単に、面積を要求す
る演算および時間を要求する演算が除去されるだけであ
ることに注意すべきである。
ＱＡＭコンステレーション内のコンステレーション点と
係数との乗算を必要とする計算アルゴリズムの実装のた
めに計算量を大幅に低減することを可能にする効率的な
計算の方法および装置を提供する。乗算を、より簡単な
関数で置き換えることにより、チップ面積とレイテンシ
を縮小することができる。なお、この技術を適用して
も、近似や精度の低下は起こらず、単に、面積を要求す
る演算および時間を要求する演算が除去されるだけであ
ることに注意すべきである。
【００４９】注意すべき点であるが、上記の実施例は、
ハードウェア、ソフトウェア、または、ハードウェアと
ソフトウェアの組合せのいずれでも実現可能である。例
えば、図３〜図６、図８、図９、図１１、図１３、図１
４および図１６に例示した計算構造は、ディジタル通信
システム受信機のチャネル推定器、チャネル等化器、復
調器、復号器あるいはその他の要素で用いられる特定用
途向け集積回路（ＡＳＩＣ）あるいはその他のディジタ
ルデータ処理デバイスの要素として実現可能である。
ハードウェア、ソフトウェア、または、ハードウェアと
ソフトウェアの組合せのいずれでも実現可能である。例
えば、図３〜図６、図８、図９、図１１、図１３、図１
４および図１６に例示した計算構造は、ディジタル通信
システム受信機のチャネル推定器、チャネル等化器、復
調器、復号器あるいはその他の要素で用いられる特定用
途向け集積回路（ＡＳＩＣ）あるいはその他のディジタ
ルデータ処理デバイスの要素として実現可能である。
【図１】（ａ）は、通常のＱＰＳＫコンステレーション
の例を示し、（ｂ）は、回転したＱＰＳＫコンステレー
ションの例を示す図である。
の例を示し、（ｂ）は、回転したＱＰＳＫコンステレー
ションの例を示す図である。
【図２】本発明による回転ＱＰＳＫコンステレーション
点への２ビットのマッピングを示すテーブルの図であ
る。
点への２ビットのマッピングを示すテーブルの図であ
る。
【図３】本発明に従って、係数と、ＱＰＳＫコンステレ
ーションからのシンボルとの複素乗算を実行する基本セ
レクタ動作の図である。
ーションからのシンボルとの複素乗算を実行する基本セ
レクタ動作の図である。
【図４】本発明に従って、図３の基本セレクタ動作を利
用したフィルタ動作を実行する他の構成を示す図であ
る。
用したフィルタ動作を実行する他の構成を示す図であ
る。
【図５】本発明に従って、図３の基本セレクタ動作を利
用したフィルタ動作を実行する他の構成を示す図であ
る。
用したフィルタ動作を実行する他の構成を示す図であ
る。
【図６】本発明による完全ベクトル積計算のための再帰
加減算を示す図である。
加減算を示す図である。
【図７】１６−ＱＡＭコンステレーションの回転と、そ
の４個のサブセットへの分割を示す図である。
の４個のサブセットへの分割を示す図である。
【図８】本発明による１６−ＱＡＭセットにおける乗算
の２ステップチェインを示す図である。
の２ステップチェインを示す図である。
【図９】本発明による６４−ＱＡＭセットにおける乗算
の３ステップチェインを示す図である。
の３ステップチェインを示す図である。
【図１０】本発明に従って、Ｍ個の複素値タップを有す
るＦＩＲフィルタを実装するために必要な加減算数を示
すテーブルの図である。
るＦＩＲフィルタを実装するために必要な加減算数を示
すテーブルの図である。
【図１１】本発明による乗算のための６４−ＱＡＭブロ
ックを有するＦＩＲフィルタチェインを示す図である。
ックを有するＦＩＲフィルタチェインを示す図である。
【図１２】本発明による選択演算を示すテーブルの図で
ある。
ある。
【図１３】本発明に従ってＦＩＲフィルタを実装する基
本加減算構造を示す図である。
本加減算構造を示す図である。
【図１４】本発明に従ってＦＩＲフィルタを実装する加
算器ツリーの第１段を示す図である。
算器ツリーの第１段を示す図である。
【図１５】相異なるタイプの変調に対して、本発明によ
るＬＭＳ技術における、必要な加減算数と対応するレイ
テンシとを比較するテーブルの図である。
るＬＭＳ技術における、必要な加減算数と対応するレイ
テンシとを比較するテーブルの図である。
【図１６】本発明によるＬＭＳ更新動作を示す図であ
る。
る。
【図１７】相異なるタイプの変調に対して、本発明に従
って、ビタビアルゴリズムのトレリスを初期化するため
に係数あたり必要な加減算数を比較するテーブルの図で
ある。
って、ビタビアルゴリズムのトレリスを初期化するため
に係数あたり必要な加減算数を比較するテーブルの図で
ある。
【図１８】本発明の技術を実装可能な通信システム受信
機の例を示す図である。
機の例を示す図である。
【図１９】本発明の技術を実装可能な通信システム受信
機の例を示す図である。
機の例を示す図である。
１０ インバータ １２ スイッチ １４ 加算器 １６ 加減算ユニット ３０ セレクタ（ＳＥＬ） ３２ 左シフト（Ｌ−ＳＨ）要素 ３４ 再帰セレクタ（ＲＥＣ） ３６ 左シフト要素 ３８ 再帰セレクタ ４０ ６４−ＱＡＭブロック ４２ 加算器 ５０ スイッチ ５２ 加減算構造 ６０ スイッチ ６２ 加減算ユニット ７０ 加減算ユニット ７２ セレクタ ７４ 加減算階層ツリー構造 １００ 受信機 １０２ 送信機 １０４ ＭＬ系列検出器（ＭＬＳＤ） １０６ ＬＭＳ推定器 １０８ チャネル復号器 １２０ 受信機 １２２ フィードフォワードフィルタ １２４ フィードバックフィルタ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 フイ−リン ロウ アメリカ合衆国、07974 ニュージャージ ー、ムレイ ヒル、エサン ドライブ 41、アパートメント １Ａ (72)発明者 マークス ラップ オランダ、3431 ＪＺ、ニューべガイン、 ツァーデルステーデ １−10
Claims (25)
- 【請求項１】 ディジタル通信システムの受信機で情報
を処理する方法において、該方法は、 送信シンボル系列に信号処理操作を適用するステップを
有し、 送信シンボルは、第１変調コンステレーション内の点に
対応し、該第１変調コンステレーションは、第２変調コ
ンステレーションを回転したものに対応し、各送信シン
ボルは、特定数の情報ビットを表し、 前記第１変調コンステレーションの使用により、前記信
号処理操作は、前記第２変調コンステレーションで要求
される演算数に比べて少数の演算を用いて実行可能とな
ることを特徴とする情報処理方法。 - 【請求項２】 前記第１変調コンステレーションの使用
により、前記信号処理操作は、乗算なしで実行可能とな
ることを特徴とする請求項１に記載の方法。 - 【請求項３】 前記第１変調コンステレーションは、前
記第２変調コンステレーションを４５°回転することに
より生成されることを特徴とする請求項１に記載の方
法。 - 【請求項４】 前記第２変調コンステレーションは、Ｐ
ＳＫコンステレーションおよびＱＡＭコンステレーショ
ンのうちの１つからなることを特徴とする請求項１に記
載の方法。 - 【請求項５】 前記信号処理操作は、有限インパルス応
答（ＦＩＲ）フィルタリング操作、最小平均二乗（ＬＭ
Ｓ）推定操作、およびビタビアルゴリズムを用いた最尤
（ＭＬ）系列検出操作のうちの少なくとも１つを含むこ
とを特徴とする請求項１に記載の方法。 - 【請求項６】 前記信号処理操作は、セレクタを用い
て、チャネル推定値係数と、前記第１変調コンステレー
ションからのシンボルとの複素乗算を実行することを特
徴とする請求項１に記載の方法。 - 【請求項７】 前記セレクタは、チャネル推定値係数の
要素の実部および虚部を入力として受け取り、乗算を利
用することなく、該チャネル推定値係数の要素と、与え
られたシンボルの対応する要素との積の実部および虚部
を出力することを特徴とする請求項６に記載の方法。 - 【請求項８】 前記セレクタは、第１および第２のスイ
ッチならびに第１および第２の加減算ユニットを有し、 前記第１および第２のスイッチはそれぞれ、対応する加
減算ユニットに入力するために、チャネル推定値係数の
要素の実部または虚部のうちの一方を選択することによ
り、加減算ユニットは、ベクトル内積の実部および虚部
の要素を計算することを特徴とする請求項７に記載の方
法。 - 【請求項９】 加減算ユニットの出力から対応する加減
算ユニットの入力へのフィードバックを含むことによ
り、前記セレクタを用いてＦＩＲフィルタ操作を実現す
ることを特徴とする請求項８に記載の方法。 - 【請求項１０】 前記信号処理操作は、乗法演算なしで
実現された多段演算を含み、該多段演算の各段は１つの
セレクタに対応し、左シフト要素が、与えられた段の出
力と、後続段の対応する入力との間に配置されることを
特徴とする請求項１に記載の方法。 - 【請求項１１】 前記信号処理操作は、乗法演算なし
で、多段階層加算器ツリーを利用して実現されることを
特徴とする請求項１に記載の方法。 - 【請求項１２】 ディジタル通信システムの受信機で情
報を処理する際に使用する装置において、該装置は、 送信シンボル系列を処理する信号処理回路を有し、 送信シンボルは、第１変調コンステレーション内の点に
対応し、該第１変調コンステレーションは、第２変調コ
ンステレーションを回転したものに対応し、各送信シン
ボルは、特定数の情報ビットを表し、 前記第１変調コンステレーションの使用により、信号処
理操作は、前記第２変調コンステレーションで要求され
る演算数に比べて少数の演算を用いて実行可能となるこ
とを特徴とする情報処理装置。 - 【請求項１３】 前記第１変調コンステレーションの使
用により、前記信号処理操作は、乗算なしで実行可能と
なることを特徴とする請求項１２に記載の装置。 - 【請求項１４】 前記第１変調コンステレーションは、
前記第２変調コンステレーションを４５°回転すること
により生成されることを特徴とする請求項１２に記載の
装置。 - 【請求項１５】 前記第２変調コンステレーションは、
ＰＳＫコンステレーションおよびＱＡＭコンステレーシ
ョンのうちの１つからなることを特徴とする請求項１２
に記載の装置。 - 【請求項１６】 前記信号処理回路は、有限インパルス
応答（ＦＩＲ）フィルタ、最小平均二乗（ＬＭＳ）推定
器、およびビタビアルゴリズムを用いて実現された最尤
（ＭＬ）系列検出器のうちの少なくとも１つを含むこと
を特徴とする請求項１２に記載の装置。 - 【請求項１７】 前記信号処理回路は、チャネル推定値
係数と、前記第１変調コンステレーションからのシンボ
ルとの複素乗算を実行するように動作する少なくとも１
つのセレクタを有することを特徴とする請求項１２に記
載の装置。 - 【請求項１８】 前記セレクタは、チャネル推定値係数
の要素の実部および虚部を入力として受け取り、乗算を
利用することなく、該チャネル推定値係数の要素と、与
えられたシンボルの対応する要素との積の実部および虚
部を出力することを特徴とする請求項１７に記載の装
置。 - 【請求項１９】 前記セレクタは、第１および第２のス
イッチならびに第１および第２の加減算ユニットを有
し、 前記第１および第２のスイッチはそれぞれ、対応する加
減算ユニットに入力するために、チャネル推定値係数の
要素の実部または虚部のうちの一方を選択することによ
り、加減算ユニットは、ベクトル内積の実部および虚部
の要素を計算することを特徴とする請求項１８に記載の
装置。 - 【請求項２０】 前記信号処理回路は、加減算ユニット
の出力から対応する加減算ユニットの入力へのフィード
バックを含むセレクタを用いて実現されたＦＩＲフィル
タを有することを特徴とする請求項１９に記載の装置。 - 【請求項２１】 前記信号処理回路は、乗法演算なしで
実現された多段回路を含み、該多段回路の各段は１つの
セレクタに対応し、左シフト要素が、与えられた段の出
力と、後続段の対応する入力との間に配置されることを
特徴とする請求項１２に記載の装置。 - 【請求項２２】 前記信号処理回路は、乗法演算なし
で、多段階層加算器ツリーを利用して実現されることを
特徴とする請求項１２に記載の装置。 - 【請求項２３】 ディジタル通信システムの受信機で情
報を処理する際に使用する装置において、該装置は、 送信シンボル系列に信号処理操作を適用する信号処理手
段を有し、 送信シンボルは、第１変調コンステレーション内の点に
対応し、該第１変調コンステレーションは、第２変調コ
ンステレーションを回転したものに対応し、各送信シン
ボルは、特定数の情報ビットを表し、 前記第１変調コンステレーションの使用により、前記信
号処理操作は、前記第２変調コンステレーションで要求
される演算数に比べて少数の演算を用いて実行可能とな
ることを特徴とする情報処理装置。 - 【請求項２４】 ディジタル通信システムの送信機で情
報を処理する方法において、該方法は、 送信シンボル系列を発生するステップを有し、 送信シンボルは、第１変調コンステレーション内の点に
対応し、該第１変調コンステレーションは、第２変調コ
ンステレーションに所定の回転を施すことによって生成
され、各送信シンボルは、特定数の情報ビットを表し、 前記第１変調コンステレーションの使用により、前記シ
ステムの対応する受信機における信号処理操作は、前記
第２変調コンステレーションで要求される演算数に比べ
て少数の演算を用いて実行可能となることを特徴とする
情報処理方法。 - 【請求項２５】 ディジタル通信システムの送信機で情
報を処理する際に使用する装置において、該装置は、 送信シンボル系列を発生する手段を有し、 送信シンボルは、第１変調コンステレーション内の点に
対応し、該第１変調コンステレーションは、第２変調コ
ンステレーションを回転したものに対応し、各送信シン
ボルは、特定数の情報ビットを表し、 前記第１変調コンステレーションの使用により、前記シ
ステムの対応する受信機における信号処理操作は、前記
第２変調コンステレーションで要求される演算数に比べ
て少数の演算を用いて実行可能となることを特徴とする
情報処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/390389 | 1999-09-03 | ||
| US09/390,389 US6914934B1 (en) | 1999-09-03 | 1999-09-03 | Multiplier-free methods and apparatus for signal processing in a digital communication system |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009158459A Division JP2009232476A (ja) | 1999-09-03 | 2009-07-03 | 情報処理方法および情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001160768A true JP2001160768A (ja) | 2001-06-12 |
| JP4397515B2 JP4397515B2 (ja) | 2010-01-13 |
Family
ID=23542290
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000264844A Expired - Fee Related JP4397515B2 (ja) | 1999-09-03 | 2000-09-01 | 情報処理方法および情報処理装置 |
| JP2009158459A Ceased JP2009232476A (ja) | 1999-09-03 | 2009-07-03 | 情報処理方法および情報処理装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009158459A Ceased JP2009232476A (ja) | 1999-09-03 | 2009-07-03 | 情報処理方法および情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6914934B1 (ja) |
| EP (1) | EP1081908B1 (ja) |
| JP (2) | JP4397515B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009538031A (ja) * | 2006-05-19 | 2009-10-29 | エルジー エレクトロニクス インコーポレイティド | 効率的で効果的な無線通信のための無線資源を用いて操作する方法 |
| JP2011061384A (ja) * | 2009-09-08 | 2011-03-24 | Toshiba Corp | 直交変調器、および送信装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020150155A1 (en) * | 2001-02-26 | 2002-10-17 | Itzhak Florentin | Convergence speed, lowering the excess noise and power consumption of equalizers |
| DE10210234B4 (de) * | 2002-03-08 | 2011-02-03 | Advanced Micro Devices, Inc., Sunnyvale | LMS-basierte Kanalschätzung |
| US7184488B2 (en) * | 2002-03-15 | 2007-02-27 | Lucent Technologies Inc. | Quasi-orthogonal space-time codes |
| US7483933B2 (en) * | 2005-02-17 | 2009-01-27 | Samsung Electronics Co., Ltd. | Correlation architecture for use in software-defined radio systems |
| US7864832B2 (en) * | 2005-05-06 | 2011-01-04 | Samsung Electronics Co., Ltd. | Multi-code correlation architecture for use in software-defined radio systems |
| US8135058B2 (en) * | 2008-10-10 | 2012-03-13 | Csr Technology Inc. | Adaptive known signal canceller |
| US20150295649A1 (en) * | 2014-04-11 | 2015-10-15 | Futurewei Technologies, Inc. | Method and system for performing fiber nonlinearity compensation for optical 16qam |
| US9787408B2 (en) * | 2015-10-06 | 2017-10-10 | Huawei Technologies Co., Ltd. | Apparatus and method for unified mitigation of correlative additive and multiplicative noise |
| EP3217554B1 (en) * | 2016-03-11 | 2019-10-02 | Intel IP Corporation | Apparatuses and methods for compensating phase fluctuations |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4381546A (en) | 1979-03-02 | 1983-04-26 | Paradyne Corporation | System for the quantitative measurement of impairments in the communication channel of a quadrature amplitude modulation data communication system |
| US4520490A (en) * | 1983-08-05 | 1985-05-28 | At&T Information Systems Inc. | Differentially nonlinear convolutional channel coding with expanded set of signalling alphabets |
| US5289501A (en) * | 1991-11-26 | 1994-02-22 | At&T Bell Laboratories | Coded modulation with unequal error protection for fading channels |
| JPH06112983A (ja) * | 1992-09-25 | 1994-04-22 | Kokusai Electric Co Ltd | フレーム同期回路 |
| JPH1127156A (ja) * | 1997-07-07 | 1999-01-29 | Matsushita Electric Ind Co Ltd | 誤り訂正復号装置 |
| JP3209157B2 (ja) * | 1997-09-09 | 2001-09-17 | 松下電器産業株式会社 | ピーク制御装置 |
| US6233271B1 (en) * | 1997-12-31 | 2001-05-15 | Sony Corporation | Method and apparatus for decoding trellis coded direct sequence spread spectrum communication signals |
| JPH11220505A (ja) * | 1998-01-30 | 1999-08-10 | Matsushita Electric Ind Co Ltd | 変調方式とそれを用いた無線通信システム |
| JP2000216711A (ja) * | 1999-01-21 | 2000-08-04 | Matsushita Electric Ind Co Ltd | 無線受信装置及び信号処理方法 |
| US6611567B1 (en) * | 1999-01-29 | 2003-08-26 | Agere Systems, Inc. | Method and apparatus for pulse shaping |
-
1999
- 1999-09-03 US US09/390,389 patent/US6914934B1/en not_active Expired - Fee Related
-
2000
- 2000-08-29 EP EP00307409.3A patent/EP1081908B1/en not_active Expired - Lifetime
- 2000-09-01 JP JP2000264844A patent/JP4397515B2/ja not_active Expired - Fee Related
-
2009
- 2009-07-03 JP JP2009158459A patent/JP2009232476A/ja not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009538031A (ja) * | 2006-05-19 | 2009-10-29 | エルジー エレクトロニクス インコーポレイティド | 効率的で効果的な無線通信のための無線資源を用いて操作する方法 |
| JP2011061384A (ja) * | 2009-09-08 | 2011-03-24 | Toshiba Corp | 直交変調器、および送信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1081908A2 (en) | 2001-03-07 |
| EP1081908B1 (en) | 2014-02-19 |
| JP4397515B2 (ja) | 2010-01-13 |
| EP1081908A3 (en) | 2002-09-18 |
| JP2009232476A (ja) | 2009-10-08 |
| US6914934B1 (en) | 2005-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009232476A (ja) | 情報処理方法および情報処理装置 | |
| KR100785410B1 (ko) | 하이브리드 서바이버 메모리 구조체 | |
| US5214672A (en) | Trellis precoding for fractional bits/baud | |
| EP1065851A1 (en) | Decision feedback equaliser with reduced-state sequence estimation | |
| JPH1075274A (ja) | 軟判定復号器 | |
| CN101106386A (zh) | 时域自适应均衡器 | |
| JP4717557B2 (ja) | 通信システムおよび送受信装置 | |
| JP2004509521A (ja) | 適応アルゴリズムを用いて適応チャネル等化器の重みベクトルのスパーシティを活用する装置および方法 | |
| US5272726A (en) | Blind type sequence estimator for use in communications system | |
| JP7200363B2 (ja) | 狭帯域フィルタ済み信号のためのノイズホワイトニング後補償の効率的実施 | |
| JP2000036777A (ja) | 定数モジュラス・アルゴリズムとマルチモジュラス・アルゴリズムの両方を使用するブラインド形等化アルゴリズム | |
| JP3699344B2 (ja) | 復号器 | |
| JPH10163934A (ja) | 受信装置 | |
| US20220150093A1 (en) | Adaptive Equalizer with a Real Feedforward Filter and a Single Complex Feedforward Tap | |
| JPH0310423A (ja) | 変調方式用トレリスコーディング | |
| JP4443634B2 (ja) | 周波数選択デジタル伝送チャネルの等化及び復号装置 | |
| Si-yuan et al. | A computationally efficient multi-modulus blind equalization algorithm | |
| US7188302B2 (en) | Parallel decision-feedback decoder and method for joint equalizing and decoding of incoming data stream | |
| Eyuboglu | Flexible precoding for V. fast (modem) | |
| Chen et al. | Fractionally spaced blind equalization with low‐complexity concurrent constant modulus algorithm and soft decision‐directed scheme | |
| JPH1141115A (ja) | ディジタルデータ復調装置 | |
| Rupp et al. | On efficient multiplier-free implementation of channel estimation and equalization | |
| JPH11239083A (ja) | Ｑａｍ復調器 | |
| Larsson | Adaptive phase shifting in FIR filters with application to equalizers | |
| Noorbakhsh et al. | Combined turbo equalisation and block turbo coded modulation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050202 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050502 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050530 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050913 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051121 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051209 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080702 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080707 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090403 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090408 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090703 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090706 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091021 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131030 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |