JP2001142224A

JP2001142224A - 半導体装置の作製方法

Info

Publication number: JP2001142224A
Application number: JP2000258450A
Authority: JP
Inventors: Manabu Katsumura; 学勝村; Shiro Isoda; 志郎磯田; Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1999-08-31
Filing date: 2000-08-29
Publication date: 2001-05-25
Anticipated expiration: 2020-08-29
Also published as: JP4628531B2

Abstract

(57)【要約】【課題】微細なパターンを有する半導体装置を生産性
良く作製する方法を提供する。【解決手段】同一基板上に表示装置と、微細素子を有
する半導体装置とを作製する際に、微細加工が必要な被
加工物に対して、表示装置のパターンを露光する第１の
露光手段と、半導体装置のパターンを露光する第２の露
光手段とを用いてレジストを露光することにより、線幅
ルールの異なる半導体装置を生産性良く作製することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置を基板
上に作製するに際し、同一基板上に複数種類の半導体装
置を作製する方法に関する。特に、半導体装置の回路の
パターンを形成するリソグラフィ技術に関する。

【０００２】本明細書中で、半導体装置とは、半導体素
子（薄膜トランジスタ（以下ＴＦＴという）、薄膜ダイ
オード、半導体を用いた容量など）を組み合わせたもの
をいい、具体的には半導体素子を用いた表示装置（液晶
表示装置（以下ＬＣＤという）、ＥＬディスプレイな
ど）、ＣＭＯＳやＣＣＤなどを用いたイメージセンサ
ー、ＩＣ、ＬＳＩなどが挙げられる。

【０００３】

【従来の技術】近年低温ポリシリコン技術の発展によ
り、ガラス基板にＬＣＤの画素部に併せて画素を駆動す
る駆動回路（シフトレジスタ回路、バッファ回路、サン
プリング回路）を同時に形成することが成されている
が、ガラス基板上に表示装置に併せて、イメージセンサ
ー、ＣＰＵ、メモリーなどの種々の半導体装置を集積し
た構造を得るのはまだまだ夢物語である。本明細書中
で、ガラス基板上に画素部に併せて形成された該駆動回
路は、単独の半導体装置ではなく、表示装置の一部と認
識する。

【０００４】本明細書において、半導体素子または回路
のパターンの最小線幅を線幅ルールと称する。電界効果
トランジスタを用いた回路ではゲート長を最も細くする
ため、通常ゲート長が線幅ルールとなるが、回路中にゲ
ート長よりも細い線幅のパターンがあればその線幅の長
さが線幅ルールとなる。例えば、ゲート長が１．５μｍ
のＴＦＴと１．３μｍのソース配線とを有する回路は、
線幅ルールが１．３μｍである。

【０００５】ＣＰＵやメモリーなどのＬＳＩには、線幅
ルールが３μｍ以下の半導体素子、好ましくは１μｍ以
下というサブミクロンの半導体素子（以下これらを併せ
て微細素子という）を組み合わせることが望まれてい
る。

【０００６】現在、ＴＦＴを用いたＬＣＤの作製に使用
されているライン（以下ＬＣＤラインという）では、大
面積のガラス基板（ラインに投入される基板を指して以
下マザーガラスという）を用いて複数の液晶表示パネル
を多面取りしている。ここで、ラインとは、ある目的物
を作製するときに用いられる製造装置全般または製造装
置の配置を指す。マザーガラスの寸法は、第２世代のラ
インで３６０×４６５ｍｍ程度、第３世代のラインで５
５０×６５０ｍｍ程度、第４世代のラインで８００×９
５０ｍｍ程度と、生産性の向上のために増大の一途をた
どっている。

【０００７】しかしながら、大面積のマザーガラスは、
ガラスの撓みや収縮により、パターンを形成する工程
（以下パターニング工程という）における重ね合わせ精
度が難しく、線幅ルールの制限の一つとなっている。ま
た、ＬＣＤラインでは、微細素子を作製するためのリソ
グラフィ技術が確立していない。そのため、既存のＬＣ
Ｄラインでは微細素子の形成は困難であった。

【０００８】一方、ＩＣ作製に使用されているライン
（以下ＩＣラインという）では、半導体基板に線幅ルー
ルが１μｍ以下の回路を作製することが可能であり、微
細素子を作製するためのリソグラフィ技術が確立してい
る。しかし、ＩＣラインは、直径が８インチ若しくは最
近では１２インチの円形の基板を最大寸法として装置が
設計されている。前述のとおり、ＬＣＤラインは、生産
性を上げるため、矩形で大面積のマザーガラスを用いて
対角十数インチのＬＣＤパネル（以下表示装置のサイズ
は特に断りのない場合は、対角線の長さで表す）を多面
どりをしているのである。そのため、十数インチのＬＣ
Ｄパネルの生産を、最大１２インチの基板しか使用でき
ないＩＣラインに適用することは問題外であった。

【０００９】ところで、ＬＣＤラインおよびＩＣライン
におけるリソグラフィ技術で使用されている露光装置に
は、一括露光方式と逐次露光方式とがあり、一括露光方
式として密着露光、プロキシミティ露光およびミラープ
ロジェクション（以下ＭＰＡという）があり、逐次露光
方式としてステッパがある。密着露光、プロキシミティ
露光は、解像性およびパターン欠陥の点で劣るため、微
細加工が必要なプロセスでは用いられていない。

【００１０】ＭＰＡは、露光範囲が最大で４００ｍｍ角
と広く処理能力が高いため、生産性の点で非常に有利で
ある。ＭＰＡは、ＩＣラインではイオン注入工程など重
ね合せ余裕が十分取れる工程の処理に用いられており、
ＬＣＤラインにおいても十数インチものパネルを一括露
光することが可能であり用いられている。しかし、ＭＰ
Ａのライン・アンド・スペース（Ｌ＆Ｓ）の解像度（以
下解像度はＬ＆Ｓの解像度をいう）はせいぜい３μｍで
あり、重ね合わせ精度などの余裕（マージン）を考える
と線幅ルールとしては３μｍ以上となる。そのため、Ｍ
ＰＡで微細素子を作製することは困難であり、サブミク
ロンの半導体素子を作製することはできない。

【００１１】ステッパは、パターニング工程で使用され
る代表的な露光手段である。ステッパは、レチクル上の
パターンを光学系で投影し、基板側ステージを動作およ
び停止（ステップ・アンド・リピート）することにより
レジストにパターンを露光する。ＩＣラインで使用され
るステッパは、レチクルパターンを光学系で１／５或い
は１／４に縮小して露光する方式であり、サブミクロン
の半導体素子のパターニングが可能であるが、露光範囲
は最大で２５ｍｍ角程度である。

【００１２】ＬＣＤラインで使用されるステッパは、レ
チクルパターンを光学系で１／２に縮小、等倍あるいは
１．２５倍に拡大して露光する方式が採用されており、
ＩＣラインで使用されているステッパに比べ露光範囲が
１３０ｍｍ角と大面積化している。しかしながら、解像
度は３μｍであり、微細素子のパターンを形成すること
はできない。

【００１３】ステッパでは、光源として水銀ランプのｇ
線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）若しく
はｉ線（波長３６５ｎｍ）またはＫｒＦ（波長２４８ｎ
ｍ）若しくはＡｒＦ（波長１９３ｎｍ）のエキシマレー
ザーが使用される。

【００１４】

【発明が解決しようとする課題】本発明は、ガラス基板
上に表示装置に併せて、イメージセンサー、ＣＰＵ、メ
モリーなどの種々の半導体装置を集積した構造を得るこ
とを大きな課題とする。換言すれば、本発明は、基板上
に複数種類の半導体装置、特に微細素子を有する半導体
装置をその一つとして集積することである。１インチよ
りも大きい表示装置は、微細素子が使用されていると後
述の露光範囲の問題から１インチ程度の小さいパネルし
か作製することができないため、微細素子を使用せずに
作製する。最終的に半導体装置は、基板上に形成された
半導体回路を切り出し、配線を接続する等の過程を経て
製品の状態となるが、本明細書中では基板上に形成され
た半導体回路の状態でも半導体装置と称する。また、最
終的に表示装置は、基板上に形成されたアクティブマト
リクスパネルを切り出し、様々な工程を行い完成するの
である（ＬＣＤでは対向電極を有するパネルが張り合わ
された構成となる。これについては後に詳述する）が、
本明細書では便宜上、アクティブマトリクスパネルの状
態であっても表示装置と称する。

【００１５】表示装置と、微細素子を有する半導体装置
とが混載した基板を以下混載基板と称する。表示装置と
微細素子を用いた半導体装置とは、一つのパネルとして
集積していてもよい（つまり、表示装置と半導体装置と
は電気的に接続していてもよい）し、夫々独立していて
もよい。

【００１６】現在のＬＣＤラインは、微細素子を作製す
るためのリソグラフィ技術が確立していない。また、Ｌ
ＣＤラインは、大面積のＬＣＤパネルについては作製す
る技術が確立されているが、大面積のマザーガラスの採
用しているため、露光範囲の狭い露光手段により微細素
子を作製することは困難である。さらに、リソグラフィ
技術を確立し、微細素子を作製するためにマザーガラス
の寸法を適当なサイズにしても、ラインの変更、新設に
伴う投資は莫大なものとなる。

【００１７】そこで、本発明者は、線幅ルールが１μｍ
以下の素子を作製するリソグラフィ技術がＩＣラインに
おいて確立されているため、微細素子を作製する際に既
存のＩＣラインの一部を適用することを検討した。

【００１８】現状ＩＣラインで使用している製造装置を
用いて、高温ポリシリコンＬＣＤが製造されているが、
高温ポリシリコンＬＣＤにおいても同一基板上にせいぜ
い駆動回路を形成するのみであり、同一基板上に複数種
類の半導体装置を形成したものではない。

【００１９】混載基板をＩＣラインの一部を適用して作
製しようとすると様々な問題が生じる。その要因の一つ
は、混載基板ではＩＣやＬＳＩに比べて基板の専有面積
が大きい表示装置、例えば４インチの表示装置も同一基
板上に作製するためである。

【００２０】第一の問題は、ＩＣラインと同様、混載ラ
インでも円形の基板（現状最大で１２インチの円形基
板）を用いると、基板に対する専有面積の大きい半導体
装置を作製する際に、多面取りしても基板に無駄な領域
が多く形成され生産性が低下するということである。例
えば１２インチの基板に対し、４インチの表示装置を作
製すると、４枚取りしかできず基板の利用面積は５０％
程度となる。

【００２１】第一の問題に対して、本発明者は、基板の
不要な部分にデバイス面積（ＩＣ、ＬＳＩなどの回路で
はチップ面積を、表示装置の場合はパネル面積を指す）
の小さい半導体装置を作製することにより対処した。そ
の結果、基板の不要な部分を有効に利用することができ
る。

【００２２】第二の問題は、混載基板のパターニング工
程における露光手段として、ＩＣラインと同様のステッ
パを使用すると、露光範囲が最大で２５ｍｍ角程度であ
るため、２５ｍｍ角以下の半導体装置、例えばＬＳＩ
（通常１〜２０ｍｍ角程度）に対しては１ショットで露
光することができるが、２５ｍｍ角以上の面積の半導体
装置、例えば１インチ以上の表示装置については１ショ
ットで露光することができないことである。

【００２３】ステッパによる分割露光は、ＬＣＤライン
のステッパでアモルファスシリコンＴＦＴを用いたＬＣ
Ｄ作製に使用されている。このＬＣＤラインで使用して
いるステッパは、露光範囲を広いできるが解像度が低く
微細素子をパターニングすることはできない。また、分
割露光は、繋ぎ合わせ精度が低く、微細素子を有する半
導体装置に使用すると配線の断線や短絡などのパターニ
ング不良となってしまう。

【００２４】このように、露光手段の露光範囲と線幅ル
ールはトレードオフの関係にある。露光範囲を優先する
と線幅ルールは３μｍ以上となり、線幅ルールを優先す
ると、例えば微細素子、特にサブミクロンの素子を形成
しようとすると、デバイス面積は２５ｍｍ角以下と制限
される。

【００２５】従来リソグラフィ工程において、レジスト
に対し使用する露光手段は一種類であることが当然であ
った。そのため、当該露光手段の性能にしたがって、半
導体装置のデバイス面積や最小線幅が決定されていた。

【００２６】

【課題を解決するための手段】本発明の基本的な概念
は、ある被加工物にパターンを形成するレジストに対し
て複数の露光手段を用いて露光することにより、半導体
装置のデバイス面積や線幅ルールの制限を克服すること
である。

【００２７】レジストのエッジリンスの方法に、周辺露
光があるが、本発明とは全く概念を異にすることは明ら
かである。また、従来複数の露光工程に対し、工程に応
じて異なる露光装置を適宜選択して用いるミックス・ア
ンド・マッチは行われていたが、本発明の概念を導くも
のではない。本発明の概念は広く、無限の可能性を秘め
ているが、現状考えられる具体例として、以下にその構
成を示す。

【００２８】つまり本発明は、半導体装置の作製方法に
おいて、被加工物を基板上に形成する工程と、前記被加
工物上にレジストを塗布する工程と、前記レジストに第
１のパターンを露光する工程と、前記レジストに第２の
パターンを露光する工程とを有し、前記第１のパターン
を露光する工程における露光手段と、第２のパターンを
露光する工程における露光手段が異なることを特徴とす
る。

【００２９】また、他の発明は、被加工物を基板上に形
成する工程と、前記被加工物上にレジストを塗布する工
程と、前記レジストの一部に第１のパターンを露光する
工程と、前記レジストの他の一部に第２のパターンを露
光する工程とを有し、前記第１のパターンを露光する工
程における露光手段と、第２のパターンを露光する工程
における露光手段が異なることを特徴とする。

【００３０】また、他の発明は、同一基板上に表示装置
と、微細素子を有する半導体装置とを作製する方法であ
って、前記表示装置および前記微細素子を有する半導体
装置に共通して使用される被膜を形成する工程と、前記
被膜にパターンを形成する工程とを有し、前記被膜に表
示装置のパターンを形成するリソグラフィ工程における
露光手段と、前記被膜に微細素子を有する半導体装置の
パターンを形成するリソグラフィ工程における露光手段
とが異なることを特徴とする。

【００３１】本明細書中の異なる露光手段とは、露光装
置が異なること、露光範囲が異なることまたは解像度が
異なることをいう。例えば、ステッパとＭＰＡを用いる
場合、露光範囲が２５ｍｍ角のステッパと露光範囲が１
００ｍｍ角のステッパを用いた場合、解像度が０．３５
μｍのステッパと解像度が３μｍのステッパを用いた場
合などは異なる露光手段を用いている。勿論、同じ露光
装置を用いても、光源を変えれば異なる露光手段とな
る。

【００３２】また、露光装置とは、レジストを露光する
放射エネルギー源（光源源、電子線源またはＸ線源）を
有し、放射エネルギー源を用いて原画（レチクルまたは
マスク）上のパターンをレジストに露光させる装置であ
る。使用可能な露光装置としては、現状ステッパやＭＰ
Ａなどが主であるが、電子線による露光とＸ線による露
光もレジストを共通に用いることができ、本発明の適用
が可能である。

【００３３】

【発明の実施の形態】本発明の実施の形態を以下に説明
する。図７は、基板７０１の上に形成された被加工物７
０２のパターニング工程の断面工程図である。

【００３４】図７（Ａ）は被加工物７０２を有する基板
７０１を示している。基板７０１は、半導体装置を作製
できる基板であれば特に制限はない。例えば、石英基
板、ガラス基板、プラスチック基板、半導体基板などが
使用できる。また、被加工物７０２は、半導体装置を構
成する被膜の一つで、特に微細加工の必要な被膜、例え
ば半導体膜、導電膜、絶縁膜である。被加工物の加工
は、レジストパターンをマスクとした被加工物のエッチ
ング、レジストパターンをマスクとした被加工物への不
純物のドーピングなどがある。

【００３５】半導体装置の作製工程において微細加工が
必要な工程は、特に活性層を形成する際のエッチング、
ゲート電極となる導電膜のエッチング、ＬＤＤ領域を形
成するためのドーピング、コンタクトホールを開口する
ための層間絶縁膜のエッチング、ソース配線となる導電
膜のエッチングなどがある。

【００３６】まず、被加工物上にレジスト７０３を塗布
する（図７（Ｂ））。塗布法は特に限定はなく、スピン
コータやロールコータを用いればよい。レジストは、ポ
ジ型、ネガ型の何れも使用可能であり、露光手段の光源
に応じて選択できる。但し、本発明は２種類の露光手段
の光源が同じ場合は何の問題もないが、光源が異なる場
合は、両方の光源に対して十分に感光する材料を使用す
る必要がある。

【００３７】また、化学増幅系レジストは、露光から露
光後ベーク（ＰＥＢ）までに時間がかかると、大気中の
塩基や水分および基板からの塩基や水分と反応して、得
られるレジストパターンにＴ−トップやパターン下部の
裾引き、或いはパターン上部の丸まりやパターン下部の
食い込みなどの問題が発生する。そのため、２種類の露
光手段のうち、線幅ルールの厳しいパターンの露光工程
を後にする。つまり、線幅ルールが３μｍの表示装置
と、１μｍの半導体装置を同時に作製するときは、表示
装置のパターンを先に露光し、その後にＬＳＩのパター
ンを露光する。また、第１の露光手段から第２の露光手
段までをクラスタ化（途中で大気開放をしない構成）
し、大気中の水分や塩基をフィルタにより除去すること
も有効である。

【００３８】次に、レジストにプリベークを行い、レジ
スト中の残留溶媒を揮発させ、レジストと被加工物との
密着性を高め、さらにレジスト特性を安定化させた。

【００３９】そして、第１の露光手段によりレジストに
第１のパターン７０５ａ〜ｃを形成する。図７はポジ型
のレジストを使用した場合を例示しており、露光された
領域７０４ａ〜ｄが後の現像工程により溶解、除去され
る（図７（Ｃ））。第１の露光手段の露光範囲は、線幅
ルールの大きいパターンを露光するため広くすることが
できる。ポジ型レジストを用いる場合は、露光されたレ
ジストが除去されるため、基板上の半導体装置が形成さ
れない不要な部分のレジストも露光範囲の広い第１の露
光手段により露光する。使用する露光装置は、ＭＰＡや
ＬＣＤラインで使用されているような露光範囲の広いス
テッパを用いればよい。

【００４０】さらに、第２の露光手段により第１のパタ
ーン７０５ａに第２のパターン７０７ａおよび７０７ｂ
を形成する。７０６ａ〜ｃは、第２の露光手段により露
光された領域である（図７（Ｄ））。図７ではポジ型レ
ジストを用いているため、第１の露光手段により露光さ
れた領域７０４ａおよび７０４ｂの一部と、第２の露光
手段により露光された領域７０６ａおよび７０６ｃの一
部が重っている。第２の露光手段の露光範囲は、前述し
たトレードオフの問題から線幅ルールの小さいパターン
を露光するため小さくなるが、必要な部分、例えば微細
素子を有する半導体装置の部分のみに露光できればよ
い。第２の露光手段に使用する露光装置は、微細素子の
パターンを露光できるステッパがよい。

【００４１】その後、必要によりＰＥＢを行い、現像す
る。この現像工程により、第１および第２の露光手段に
より形成されたレジストパターン７０５ｂ、７０５ｃ、
７０７ａおよび７０７ｂが形成される（図７（Ｅ））。

【００４２】このようして形成されたレジストパターン
を用いて、被加工物をエッチングする、或いは被加工物
にドーピングを行う。

【００４３】以下の実施例で、実際の半導体装置の作製
工程において、本発明の具体的な実施を説明する。

【００４４】

【実施例】［実施例１］図１は、混載基板の上面図であ
り、円形の基板１０１、本実施例では直径１２インチの
石英基板上に表示装置１０２、本実施例では周辺に駆動
回路を有し画面サイズが４インチのアクティブマトリク
スパネルを４枚どりし、基板の余った領域に微細素子を
有しデバイス面積の小さい半導体装置１０３、本実施例
では論理回路を作製した構成である。夫々の線幅ルール
は、表示装置１０２が３．５μｍ、半導体装置１０３が
０．８μｍとした。ただし、表示装置１０２において、
線幅ルールの３．５μｍを決定しているのは駆動回路部
におけるＴＦＴのゲート長である。

【００４５】本実施例では、半導体装置１０３として論
理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正
回路、差動増幅回路等）を作製するが、Ｎチャネル型Ｔ
ＦＴ（ＮＴＦＴ）とＰチャネル型ＴＦＴ（ＰＴＦＴ）を
組み合わせることにより、その他に様々な回路を設計す
ることが可能である。半導体装置１０３は、表示装置１
０２と電気的に接続して形成してもよいし、独立して形
成してもよい。

【００４６】円形の基板１０１に矩形で専有面積の大き
い表示装置１０２を形成するため、基板に無駄な部分が
発生する。その無駄な部分に半導体装置１０３を形成す
ることにより、基板を有効に利用している。

【００４７】半導体装置としては、ＩＣ、ＬＳＩ、表示
装置、イメージセンサーなどが挙げられるが、表示装置
と集積するのであれば、ＩＣ、ＬＳＩまたはイメージセ
ンサーを形成し表示装置１０２と電気的に接続すればよ
いし、独立した半導体装置を形成するのであれば、パネ
ルサイズの小さい表示装置やイメージセンサーを形成す
ればよい。

【００４８】図２〜４は、混載基板の作製工程の断面図
で、微細素子を有する半導体装置１０３として論理回路
を構成する基本素子であるＮＴＦＴおよびＰＴＦＴを組
み合わせたＣＭＯＳを図面左側に、表示装置１０２の駆
動回路部を構成するＣＭＯＳを図面中央に、表示装置１
０２の画素ＴＦＴおよび保持容量を図面右側に示す。

【００４９】まず、基板として石英基板２０１を用意
し、その上に非晶質珪素膜（アモルファスシリコン）を
形成する。この時、下地膜として窒化酸化珪素膜、酸化
珪素膜または窒化珪素膜（以下これらを珪素を含む絶縁
膜という）を形成した上で大気解放しないまま連続的に
非晶質珪素膜を形成しても良い。こうすることで非晶質
珪素膜の下表面に大気中に含まれるボロン等の不純物が
吸着することを防ぐことができる。

【００５０】なお、本実施例では非晶質珪素膜を用いる
が、他の半導体膜であっても構わない。例えば、微結晶
質珪素（マイクロクリスタルシリコン）膜でも良いし、
非晶質シリコンゲルマニウム膜でも良い。また、膜厚は
後の熱酸化工程も考慮して、最終的にＴＦＴが完成した
状態で２５〜４０nmとなるように形成する。本実施例で
は熱酸化工程で２５nmの膜減りを見込んで、予め６５nm
の膜厚とする。

【００５１】次に、非晶質珪素膜の結晶化を行う。本実
施例では結晶化手段として、特開平９−３１２２６０号
公報に記載された技術を用いる。同公報に記載された技
術は、結晶化を助長する触媒元素としてニッケル、コバ
ルト、パラジウム、ゲルマニウム、白金、鉄、銅から選
ばれた元素を用いている。

【００５２】本実施例では触媒元素としてニッケルを選
択し、非晶質珪素膜上にニッケルを含んだ層を形成し、
５５０℃で４時間の熱処理を行って結晶化する。そし
て、結晶質珪素（ポリシリコン）膜２０２を得る。（図
２（Ａ））この結晶質珪素膜の結晶構造については後述
する。

【００５３】なお、ここで結晶質珪素膜２０２に対して
ＴＦＴのしきい値電圧を制御するための不純物元素（リ
ンまたはボロン）を添加しても良い。リンまたはボロン
を打ち分けても良いし、どちらか一方のみを添加しても
良い。

【００５４】また、本実施例では非晶質珪素膜上にニッ
ケルを含んだ層を形成する手段として、上記公報に記載
されたニッケルを含む溶液を非晶質珪素膜上に塗布する
手段を用いるが、スパッタ法や蒸着法を用いることもで
きる。

【００５５】次に、結晶質珪素膜２０２上に１００nm厚
の酸化珪素膜でなるマスク膜２０３を形成し、その上に
図示しないレジストパターンを用いてマスク膜をエッチ
ングし、開口部を形成する。後に形成されるリン添加領
域は、微細なパターンを形成する必要がないため、この
マスク膜のパターニング工程では、露光装置にＭＰＡを
用いて基板全面を一括露光した。

【００５６】この状態で１５族に属する元素（本実施例
ではリン）を添加し、リンドープ領域（リン添加領域）
２０５a、２０５bを形成する。なお、添加するリンの濃
度は５×１０¹⁸〜１×１０²⁰atoms/cm³（好ましくは１
×１０¹⁹〜５×１０¹⁹atoms/cm³）が好ましい。但し、
添加すべきリンの濃度は、後のゲッタリング工程の温
度、時間、さらにはリンドープ領域の面積によって変化
するため、この濃度範囲に限定されるものではない。

【００５７】次に、レジストパターンを除去して４５０
〜６５０℃（好ましくは５００〜６００℃）の熱処理を
２〜１６時間加え、結晶質珪素膜中に残存するニッケル
のゲッタリングを行う。ゲッタリング作用を得るために
は熱履歴の最高温度から±５０℃程度の温度が必要であ
るが、結晶化のための熱処理が５５０〜６００℃で行わ
れるため、５００〜６５０℃の熱処理で十分にゲッタリ
ング作用を得ることができる。

【００５８】本実施例では６００℃、１２時間の熱処理
を加えることによってニッケルが矢印（図２（Ｂ）参
照）の方向に移動し、リンドープ領域２０５a、２０５b
にゲッタリングされる。こうして２０４で示される結晶
質珪素膜に残存するニッケルの濃度は２×１０¹⁷atoms/
cm³以下（好ましくは１×１０¹⁶atoms/cm³以下）にまで
低減される。但し、この濃度は質量二次イオン分析（Ｓ
ＩＭＳ）による測定結果であり、測定限界の関係で現状
ではこれ以下の濃度は確認できていない（図２
（Ｂ））。

【００５９】こうしてニッケルのゲッタリング工程が終
了したら、結晶質珪素膜２０４をパターニングするため
のレジスト２０６を塗布する。レジスト２０６として
は、スピンコータによりジアゾナフトキノン‐ノボラッ
ク樹脂系のレジストを用いた。その後、基板に１２０℃
以下で３０秒〜３００秒、本実施例では１１０℃で９０
秒のプリベークを行いレジスト中の残留溶媒を揮発さ
せ、レジストと被加工物との密着性を高め、さらにレジ
スト特性を安定化させた。

【００６０】そして、第１露光工程として、第１の露光
手段を用いて表示装置の結晶性珪素膜の活性層を形成す
るためのパターンをレジストに露光する（図２
（Ｃ））。この工程により露光したレジスト２０７a〜c
は後の現像工程により溶解し、除去される。

【００６１】第１の露光手段は、解像度が３μｍ、露光
範囲が１２０ｍｍ角、水銀ランプのｉ線を光源とするス
テッパを用いた。そして、図１において第１の露光範囲
１０４で示すように、表示装置のパターンを１ショット
で露光した。そして、順次基板をステップ動作して、他
の表示装置のパターンも露光する。この第１露光工程
で、表示装置の部分だけではなく、基板全面に露光し
て、表示装置も半導体装置も形成されない領域のレジス
トを露光する。この際、半導体装置１０３の部分は露光
されないようなレチクルパターンを用いた。

【００６２】本実施例では第１の露光手段にステッパを
用いてステップ動作により露光を行ったが、ＭＰＡを用
いて基板全面を一括露光してもよい。

【００６３】続いて、第２の露光手段を用いて、半導体
装置の結晶性珪素膜の活性層を形成するためのパターン
をレジストに露光する第２露光工程を行う（図２
（Ｄ））。第２露光工程により露光されたレジスト２０
８ａ，２０８ｂは、後の現像工程により溶解し、除去さ
れる。

【００６４】第２の露光手段としては、第１の露光手段
と同じく水銀ランプのｉ線を光源とするステッパを用い
た。ただし、露光範囲は２２ｍｍ角で、解像度が０．３
５μｍと微細素子のパターンを露光することが可能であ
る。そして、図１の第２の露光範囲１０５に示すよう
に、１ショットで半導体装置１０３を一つ露光する。そ
して、順次基板をステップ動作して、他の半導体装置の
パターンも露光する。

【００６５】結晶性珪素膜のパターニング工程により後
のＴＦＴのチャネル幅が決定されるため、微細素子を有
する半導体装置は非常に微細なパターンが必要となる。
そのため、微細素子を有する半導体装置には、露光範囲
が狭く解像度が高い第２の露光手段を用いて露光した。
一方、それほど微細なパターンを必要としないがデバイ
ス面積の広い表示装置のパターンには、露光範囲が広く
解像度が低い第１の露光手段を用いて露光した。

【００６６】本実施例では、第２の露光手段の１ショッ
トにより、半導体装置１０３を一つ露光しているが、半
導体装置のデバイス面積が小さい場合は、第２の露光手
段の１ショットにより複数の半導体装置を同時に露光す
ることができる。

【００６７】本実施例では、第１の露光手段と第２の露
光手段の光源が同じであるため、同じレジストを問題な
く両方の手段に適用することが可能である。

【００６８】そして、露光した基板を加熱炉に搬入し、
１００〜１４０℃で３０〜３００秒、本実施例では１２
０℃で１８０秒のＰＥＢを行う。このＰＥＢにより、定
在波の影響を減少させることができる。定在波は、単一
波長の放射エネルギーによって露光すると発生しやす
く、レジストの膜厚と波長に応じて形成される。定在波
によりレジストの感光量に分布が生じ、パターンにギザ
ギザな形状ができる。化学増幅系のレジストを用いる場
合には、ＰＥＢは非常に重要であり、厳密な温度管理が
必要である。

【００６９】そして、現像装置、例えばスピンデベロッ
パで現像液（ＴＭＡＨ）により露光されたレジストを溶
解する。そして、純水による洗浄で現像液および現像液
に溶解したレジストを除去する。こうして形成されたレ
ジストパターン２０９ａ〜ｃをマスクとして、結晶性半
導体膜をエッチングして活性層２１０〜２１２を形成す
る。こうして、半導体装置のＣＭＯＳにおける活性層２
１０、駆動回路の活性層２１１、画素ＴＦＴ用及び保持
容量用の活性層２１２が形成される。このパターニング
工程で、ニッケルを捕獲したリンドープ領域２０５a、
２０５bを完全に除去することが望ましい。（図３
（Ａ））

【００７０】レジストパターン２０９ａ〜ｃをアッシン
グした後に、プラズマＣＶＤ法により１１０nm厚の酸化
珪素膜２１３を形成し、その上にレジストパターン２１
４a〜ｆを形成する。次に、その状態で１５族に属する
元素の添加工程を行う。本実施例では、２×１０¹⁶〜５
×１０¹⁹atoms/cm³（好ましくは５×１０¹⁷〜５×１０
¹⁸atoms/cm³）の濃度でリンを含む不純物領域（ｎ^-領
域）２１５a〜ｅを形成する（図３（Ｂ））。

【００７１】ここで、半導体装置のＣＭＯＳに形成され
るｎ^-領域のレジストパターン２１４ａ、ｂの露光手段
は、ＣＭＯＳの構造により選択される。実施例３に詳述
するが、図６（Ｂ）で示す構造を半導体装置が有してい
る場合は、この工程によりチャネル形成領域が画定する
ため、非常に厳密なパターンを形成する必要がある。し
たがって、活性層２１０を形成する際に使用した第２の
露光手段を半導体装置のパターンを形成する際に使用す
るべきである。しかし、図６（Ａ）で示す構造であれ
ば、重ね合わせ精度は重要であるが、微細なパターンを
必要とするわけではないため、全面を一括露光できるＭ
ＰＡや露光面積の大きいステッパを用いればよい。後述
するが、図６（Ｃ）で示す構造ではこの工程が不要にな
る。

【００７２】本実施例では、半導体装置のＣＭＯＳの構
造を図６（Ａ）に示す構造としたため、ＭＰＡにより基
板全面を一括露光することにより、レジストパターン２
１４ａ〜ｆを形成する。

【００７３】この工程では基本的にＮＴＦＴとなる領域
に対してリンを添加する。但し、半導体装置と表示装置
の駆動回路部に使用されるＮＴＦＴは、後にチャネル形
成領域とソース領域となる領域の上にレジストパターン
２１４a、２１４ｃを設け、ドレイン領域となる領域の
みにｎ^-領域２１５a、２１５ｂを形成する。また、画素
ＴＦＴにおいては後のチャネル形成領域２１８a、bが画
定する。

【００７４】次に、レジストパターン２１４ａ〜ｆおよ
び酸化珪素膜２１３を除去し、プラズマＣＶＤ法または
スパッタ法により珪素を含む絶縁膜を形成し、パターニ
ングすることによりゲート絶縁膜２１９を形成する。こ
のゲート絶縁膜２１９は画素ＴＦＴのゲート絶縁膜とし
て機能することになる絶縁膜であり、本実施例では６０
nm厚の酸化珪素膜を用いる。但し、後の熱酸化工程で膜
厚が増加するので、それを考慮して最終的に５０〜２０
０nm（好ましくは８０〜１２０nm）となるようにする。
この時、ゲート絶縁膜２１９を画素ＴＦＴの部分に形成
し、半導体装置のＣＭＯＳ回路、駆動回路部のＣＭＯＳ
回路および保持容量となる領域では除去する（図３
（Ｃ））。

【００７５】なお、本実施例ではＣＭＯＳ回路のみで説
明しているが、実際には半導体装置や駆動回路の一部
（特に高速動作を要求される回路）となる領域におい
て、ゲート絶縁膜２１９は除去される。バッファ回路や
サンプリング回路（サンプルホールド回路ともいう）な
どのようにゲート絶縁膜に高電圧が印加されるような回
路の場合に限っては、ゲート絶縁膜２１９を残しておく
ことが望ましい。

【００７６】ゲート絶縁膜２１９をパターニングする工
程では、特に微細なパターンを形成する必要はなく、Ｍ
ＰＡを用いた一括露光で露光した。

【００７７】こうして図３（Ｃ）の状態が得られたら、
次に、８００〜１１５０℃（好ましくは９００〜１１０
０℃）の温度で１５分〜８時間（好ましくは３０分〜２
時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化
工程）。本実施例では酸素雰囲気中で９５０℃、３０分
の熱処理工程を行う。

【００７８】なお、酸化性雰囲気としては、ドライ酸素
雰囲気でもウェット酸素雰囲気でも良いが、半導体層中
の結晶欠陥の低減にはドライ酸素雰囲気が適している。
また、酸素雰囲気中にハロゲン元素を含ませた雰囲気で
も良い。このハロゲン元素を含ませた雰囲気による熱酸
化工程では、結晶化に用いたニッケルを除去する効果も
期待できるので有効である。

【００７９】こうして熱酸化工程を行うことにより、半
導体装置および駆動回路部の活性層の表面と、保持容量
となる領域において露呈した半導体層の表面には、５〜
５０nm（好ましくは１０〜３０nm）の酸化珪素膜（熱酸
化膜）２２０、２２１、２２２が形成される。本実施例
では５０nm厚の酸化珪素膜を形成し、酸化珪素膜２２０
は、半導体装置のＣＭＯＳのゲート絶縁膜として、酸化
珪素膜２２１は駆動回路部のＣＭＯＳのゲート絶縁膜と
して、酸化珪素膜２２２は保持容量の誘電体として用い
ることにする。

【００８０】また、画素ＴＦＴに残存した酸化珪素膜で
なるゲート絶縁膜２１９と、その下の半導体層との界面
においても酸化反応が進行する。そのため、最終的に画
素ＴＦＴのゲート絶縁膜２２３の膜厚は、予め形成され
ていた６０nm厚の絶縁膜と熱酸化により形成された５０
nm厚の絶縁膜とを合計して１１０nmの膜厚を有する絶縁
膜となる。また、この熱酸化工程により約２５nmの半導
体層が酸化され、活性層２１０、２１１、２１２の膜厚
は４０nmとなる。この膜厚が最終的に完成したＴＦＴの
活性層の膜厚となる。

【００８１】こうして熱酸化工程を終了したら、次にＴ
ＦＴのゲート配線および容量電極となる導電膜を形成す
る。ゲート配線および容量電極の形成材料としては、７
００〜１１５０℃（好ましくは９００〜１１００℃）の
温度に耐える耐熱性を有する導電膜を用いる。代表的に
は、導電性を有する珪素膜（例えばリンドープシリコン
膜、ボロンドープシリコン膜等）や金属膜（例えばタン
グステン膜、タンタル膜、モリブデン膜、チタン膜等）
でも良いし、前記金属膜をシリサイド化したシリサイド
膜、窒化した窒化膜（窒化タンタル膜、窒化タングステ
ン膜、窒化チタン膜等）またはこれらの材料を組み合わ
せた合金膜でも良い。また、以上の薄膜を自由に組み合
わせて積層した積層膜でも良い。また、前記金属膜を用
いる場合には、金属膜の酸化を防止するために珪素膜と
の積層構造とすることが望ましい。また、酸化防止とい
う意味では、金属膜を窒化珪素膜で覆った構造が有効で
ある。本実施例では導電膜として、下層から珪素膜（導
電性を持たせたリンドープシリコン膜）／窒化タングス
テン膜／タングステン膜（または下層から珪素膜／タン
グステンシリサイド膜）という積層膜を４００nmに設け
る。

【００８２】なお、本実施例では最下層の珪素膜を、減
圧熱ＣＶＤ法を用いて形成する。半導体装置および駆動
回路部のゲート絶縁膜は５〜５０nmと薄いため、スパッ
タ法やプラズマＣＶＤ法を用いた場合、条件によっては
半導体層（活性層）へダメージを与える恐れがある。従
って、化学的気相反応で成膜できる熱ＣＶＤ法が好まし
い。

【００８３】そして、導電膜をパターニングするが、ゲ
ート配線は、電界効果トランジスタを有する回路におい
て最も微細化が求められる層であり、半導体装置のゲー
ト配線のパターニングには、微細なパターンが露光でき
る露光手段を用いる必要がある。本実施例では、活性層
２１０をパターニングする際に使用したステッパを用い
てゲート長が０．８μｍであるパターンを形成する。

【００８４】一方、表示装置においては、ゲート長が
３．５μｍのパターンを形成すればよく、活性層２１
１、２１２をパターニングする際に使用したステッパを
用いてパターンを形成した。

【００８５】そして、レジストパターンを基に、導電膜
をエッチングして、半導体装置のＣＭＯＳのゲート配線
２２４、２２５と、駆動回路のＣＭＯＳのゲート配線２
２６、２２７と、画素ＴＦＴのゲート配線２２８，２２
９と、保持容量の電極２３０が形成される（図３
（Ｄ））。

【００８６】次に、レジストパターン２３１ａ〜ｄを形
成して、再び１５族に属する元素（本実施例ではリン）
を添加する。本実施例では５×１０¹⁹〜３×１０²¹atom
s/cm ³（好ましくは１×１０²⁰〜５×１０²⁰atoms/cm³）
の濃度でリンを含む不純物領域（ｎ⁺領域）２３２、２
３３、２３６、２３７、２４０、２４１、２４２、２４
３を形成する。半導体装置のレジストパターン２３１ａ
は、ＣＭＯＳのＰＴＦＴにリンが添加することを防止す
ればよく、微細にする必要がないため、ＭＰＡを用いて
基板全面に一括露光を行い形成された。

【００８７】この工程は、ゲート絶縁膜の膜厚が薄い半
導体装置や駆動回路部のＣＭＯＳと、ゲート絶縁膜の膜
厚が厚い画素ＴＦＴとで分けて行っても良いし、同時に
行っても良い。また、リンの添加工程は質量分離を行う
イオンインプランテーション法を用いても良いし、質量
分離を行わないプラズマドーピング法を用いても良い。
また、加速電圧やドーズ量の条件等は実施者が最適値を
設定すれば良い。

【００８８】この工程により、半導体装置のＣＭＯＳの
ＮＴＦＴに、ソース領域２３２、ドレイン領域２３３、
ＬＤＤ領域２３５およびチャネル形成領域２３４が画定
する。また、駆動回路部のＣＭＯＳのＮＴＦＴに、ソー
ス領域２３６、ドレイン領域２３７、ＬＤＤ領域２３９
およびチャネル形成領域２３８が画定する。そして、画
素部に、画素ＴＦＴのソース領域２４０、ドレイン領域
２４２およびＬＤＤ領域２４４a〜ｄ、並びにｎ⁺領域２
４１、２４３および保持容量の電極２４５が画定する
（画素ＴＦＴのチャネル領域は、既にｎ^-領域を形成す
る工程で画定している）。（図４（Ａ））

【００８９】この時、画素ＴＦＴのＬＤＤ領域２４４a
〜ｄは一部がゲート配線２２８、２２９と重なるように
形成される。この構造を採ることにより、いわゆるＧＯ
ＬＤ（Gate-drain Overlapped LDD）構造のようにホッ
トキャリア注入に起因する劣化に強い構造を得ることが
できる。また、ゲート配線２２８、２２９に重ならない
部分は、オフ電流の増加を防ぐために絶大な効果をも
つ。本実施例では、ソース領域２４０またはドレイン領
域２４２に接するＬＤＤ領域２４４a、２４４ｄのう
ち、ゲート配線２２８、２２９に重なる部分の長さ
（幅）を０．３〜２．０μm（好ましくは０．５〜１．
０μm）とし、重ならない部分の長さ（幅）を１．０〜
４．０μm（好ましくは２．０〜３．０μm）とする。

【００９０】半導体装置および駆動回路部のＣＭＯＳの
ＮＴＦＴは、ＬＤＤ領域２３５、３９がゲート配線２２
４、２２６と重なる構造である。

【００９１】次に、ＣＭＯＳのＰＴＦＴとなる領域以外
をレジストパターン２４６ａ〜ｃで隠し、１３族に属す
る元素（本実施例ではボロン）の添加工程を行う。本実
施例では３×１０²⁰〜３×１０²¹atoms/cm³の濃度でボ
ロンが添加されるように調節する。このレジストパター
ン２４６ａは、半導体装置のＮＴＦＴにボロンが添加す
ることを防止すればよく、微細にする必要がないため、
ＭＰＡを用いて基板全面に一括露光を行い形成された。

【００９２】勿論、この工程も質量分離を行うイオンイ
ンプランテーション法を用いても良いし、質量分離を行
わないプラズマドーピング法を用いても良い。また、加
速電圧やドーズ量の条件等は実施者が最適値を設定すれ
ば良い。

【００９３】この工程により、半導体装置のＣＭＯＳを
形成するＰＴＦＴのソース領域２４８、ドレイン領域２
４７、チャネル形成領域２４９が画定し、駆動回路部の
ＣＭＯＳを形成するＰＴＦＴのソース領域２５１、ドレ
イン領域２５０、チャネル形成領域２５２が画定する。
（図４（Ｂ））

【００９４】こうして全ての不純物領域を形成し終えた
ら、レジストパターン２４６ａ〜ｃを除去する。そし
て、ゲート配線２２４〜２２９および容量電極２３０を
覆って２００nm厚の窒化酸化珪素膜でなる保護膜２５３
を形成する。この保護膜はゲート配線２２４〜２２９お
よび容量電極２３０の酸化を防ぐ効果をもつ。保護膜２
５３として、他の珪素を含む絶縁膜を用いても良い。

【００９５】保護膜を形成したら、６００〜１０００℃
（好ましくは６００〜８５０℃）の温度範囲で２０分〜
１２時間の熱処理工程を行う。本実施例では、８００℃
で１時間の熱処理を不活性雰囲気中において行う。この
工程により添加した不純物元素の活性化及び非晶質化し
た珪素膜の再結晶化を行う。

【００９６】活性化が終えたら水素化処理を行う。水素
化処理は熱処理またはプラズマ処理により励起させた水
素を添加する処理であり、熱処理による場合は３〜１０
０％の水素を含む雰囲気中で３００〜４５０℃、２〜６
時間の熱処理工程を行えば良い。水素化処理は、ソース
配線及びドレイン配線を形成した後で行ってもよい。

【００９７】次に第１層間絶縁膜２５４を形成する。本
実施例では、プラズマＣＶＤ法により形成した８００nm
厚の酸化珪素膜を用いる。そして、ソース領域およびド
レイン領域のコンタクトホールを形成する。

【００９８】このコンタクトホールを形成するためのパ
ターニング工程では、集積化を重視するのであれば、２
つの露光手段を用いて微細なコンタクトホールを半導体
装置のＣＭＯＳのソース領域およびドレイン領域に形成
すればよい。半導体装置においては微細なパターンとす
ることが集積化の上では重要であるが、生産性の点では
表示装置と同じ露光手段を用いることが望まれる。その
ため、活性層２１０のパターンを工夫し、ソースおよび
ドレイン領域のコンタクトホールを形成する部分を大き
くすることにより、表示装置と同じ露光手段を使用する
ことが可能である。本実施例では、集積化を重視して、
活性層のパターニングと同様に第１の露光手段により、
駆動回路のＣＭＯＳと画素ＴＦＴのコンタクトホール
を、第２の露光手段を用いて半導体装置のＣＭＯＳのコ
ンタクトホールをパターニングした。また、図示しない
が、この工程において、ゲート配線２２４〜２２９およ
び保持容量の電極２３０にも引き出し用のコンタクトホ
ールが形成される。

【００９９】そして、ソース配線２５５、２５７、２５
８、２６０、２６１と、ドレイン配線２５６、２５９、
２６２を形成する。本実施例ではこれらの配線を、アル
ミニウムを主成分とする導電膜をチタン膜で挟んだ積層
膜で形成する。ここで、図４ではＣＯＭＳのドレイン配
線がＮＴＦＴとＰＴＦＴとで共通であるが、これは図を
簡略化するための概略であり、夫々ドレイン配線を設け
てもよい。

【０１００】ソース配線およびドレイン配線のパターニ
ングには、活性層のパターニングと同様に２つの露光手
段を用いて、駆動回路部および画素ＴＦＴのソース配線
２５８、２６０、２６１とドレイン配線２５９、２６２
は、第１の露光手段によりパターニングを行い。半導体
装置のソース配線２５５、２５７とドレイン配線２５６
は第２の露光手段によりパターニングを行った。この工
程において、図示していないが、ゲート配線２２４〜２
２９および保持容量の電極２３０にも引き出し用の電極
がコンタクトホールを介して形成される。

【０１０１】次に、パッシベーション膜２６３を形成す
る。パッシベーション膜としては、窒化珪素膜、酸化窒
化珪素膜、窒化酸化珪素膜、またはこれらの絶縁膜と酸
化珪素膜との積層膜を用いることができる。本実施例で
は３００nm厚の窒化珪素膜をパッシベーション膜として
用いる。

【０１０２】なお、本実施例では窒化珪素膜を形成する
前処理として、アンモニアガスを用いたプラズマ処理を
行い、そのままパッシベーション膜２６３を形成する。
この前処理によりプラズマで活性化した（励起した）水
素が第１層間絶縁膜２５４中に閉じこめられるため、Ｔ
ＦＴの活性層（半導体層）の水素終端を促進させること
ができる。

【０１０３】そして、パッシベーション膜を形成したら
３５０〜４５０℃の熱処理工程を行う。これはパッシベ
ーション膜の膜質を改善するための熱処理ではあるが、
同時に先ほどの水素化で第１層間絶縁膜中に添加された
水素が熱拡散によって下層に下がるため。効率良く活性
層を水素化することができる。勿論、この熱処理自体
を、水素を含む雰囲気中で行っても構わない。

【０１０４】次に、第２層間絶縁膜２６４として１μm
厚のアクリル膜を形成する。アクリル膜以外にも、ポリ
イミド膜、ポリアミド膜、ポリイミドアミド膜またはＢ
ＣＢ（ベンゾシクロブテン）膜等の有機系樹脂膜を用い
ることができる。これらの樹脂膜は比誘電率が低く、平
坦性が高いため有効である。

【０１０５】そして、その上に金属膜を２００nmの厚さ
に形成してパターニングを行い、遮蔽膜２６５、２６６
を形成する。本実施例では遮蔽膜としてチタン膜または
アルミニウム膜とチタン膜との積層膜を用いる。遮蔽膜
は微細化の必要は少ない層であり、半導体装置のＣＭＯ
Ｓには使用しない層であるため、ＭＰＡにより基板全体
を一括露光しパターニングすればよい。

【０１０６】次に、第２層間絶縁膜と同じく有機系樹脂
材料でなる第３層間絶縁膜２６７を１μmの厚さに形成
する。そして、第３層間絶縁膜、第２層間絶縁膜および
パッシベーション膜を順次エッチングして、画素ＴＦＴ
のドレイン配線２６２に達するコンタクトホールを形成
し、画素電極２７０を形成する。画素電極は、透過型液
晶表示装置とする場合には透明導電膜を用い、反射型の
液晶表示装置とする場合には金属膜を用いれば良い。こ
こでは透過型の液晶表示装置とするために、酸化インジ
ウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ
法で形成する。また、反射型の液晶表示装置とする場合
には、第２層間絶縁膜およびパッシベーション膜を形成
した後に、画素ＴＦＴのドレイン配線に達するコンタク
トホールを形成し、遮蔽膜を画素電極として利用するこ
とができ、透過型に比べてマスクを一枚減らすことがで
きる。

【０１０７】また、この工程で、半導体装置のＣＭＯＳ
のソース配線２５５、２５７に達するコンタクトホール
を形成し、引き出し電極２６８、２６９をＩＴＯで形成
する。

【０１０８】このコンタクトホールの開口と、画素電極
および引き出し電極のパターニング工程では、微細な加
工を必要としていないためＭＰＡを用いて基板全面を一
括録することにより夫々形成した。

【０１０９】本実施例の混載基板は、同一基板上に形成
された半導体装置および駆動回路のＣＭＯＳのＴＦＴと
画素ＴＦＴでゲート絶縁膜の膜厚が異なる。

【０１１０】さらに、半導体装置および駆動回路のＣＭ
ＯＳのゲート絶縁膜と、画素部に設けられる保持容量の
誘電体を同時に形成することで工程簡略化を図る点にも
特徴がある。

【０１１１】このように、半導体装置および駆動回路の
ＣＭＯＳのゲート絶縁膜を薄く形成するための工程を、
保持容量の誘電体を薄くするための工程と兼ねる点に特
徴がある。このような構成により面積を広げることなく
保持容量のキャパシティを増加させることが可能とな
る。

【０１１２】本実施例の特徴の一つとして、複数のパタ
ーニング工程において、２つの露光手段を用いる場合
と、１つの露光手段を用いる場合を使い分けることによ
り、生産性を向上している。すなわち、微細な加工が必
要なパターニング工程では２つの露光手段を用い、微細
な加工が必要ではないパターニング工程では１つの露光
手段で広い面積を露光している。本実施例において、微
細な加工が必要なパターニング工程は、活性層２１０の
パターニング工程、ゲート配線２２４および２２５のパ
ターニング工程、ソース配線２５５、２５７およびドレ
イン配線２５６のコンタクトホールのパターニング工
程、ソース配線２５５、２５７およびドレイン配線２５
６のパターニング工程である。

【０１１３】また、本実施例の作製工程に従うと、最終
的なＴＦＴの活性層（半導体層）は、結晶格子に連続性
を持つ特異な結晶構造の結晶質珪素膜で形成される。こ
こでは、本実施例の作製工程に従って結晶質珪素膜を形
成する段階まで実験的に行い、そうして形成した膜を分
析した結果について以下に説明する。

【０１１４】上記作製工程に従って形成した結晶質珪素
膜は、微視的に見れば複数の針状又は棒状の結晶（以
下、棒状結晶と略記する）が集まって並んだ結晶構造を
有する。このことはＴＥＭ（透過型電子顕微鏡法）によ
る観察で容易に確認できた。

【０１１５】また、電子線回折及びエックス線（Ｘ線）
回折を利用すると結晶質珪素膜の表面（チャネルを形成
する部分）が、結晶軸に多少のずれが含まれているもの
の主たる配向面として｛１１０｝面を有することを確認
できた。本出願人がスポット径約１．５μmの電子線回
折写真を詳細に観察した結果、｛１１０｝面に対応する
回折斑点がきれいに現れているが、各斑点は同心円上に
分布を持っていることが確認された。

【０１１６】また、本出願人は個々の棒状結晶が接して
形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子
顕微鏡法）により観察し、結晶粒界において結晶格子に
連続性があることを確認した。これは観察される格子縞
が結晶粒界において連続的に繋がっていることから容易
に確認できた。

【０１１７】なお、結晶粒界における結晶格子の連続性
は、その結晶粒界が「平面状粒界」と呼ばれる粒界であ
ることに起因する。本明細書における平面状粒界の定義
は、「Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement ；Ryuichi Shi
mokawa and Yutaka Hayashi，Japanese Journal ofAppl
ied Physics vol.27，No.5，pp.751-758，1988」に記載
された「Planar boundary 」である。

【０１１８】上記論文によれば、平面状粒界には双晶粒
界、特殊な積層欠陥、特殊なtwist粒界などが含まれ
る。この平面状粒界は電気的に不活性であるという特徴
を持つ。即ち、結晶粒界でありながらキャリアの移動を
阻害するトラップとして機能しないため、実質的に存在
しないと見なすことができる。

【０１１９】特に結晶軸（結晶面に垂直な軸）が〈１１
０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒
界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、小さいほど整合性の良い
粒界であることが知られている。

【０１２０】本出願人が本実施例の作製工程に従って形
成した結晶質珪素膜を詳細にＴＥＭを用いて観察した結
果、結晶粒界の殆ど（９０％以上、典型的には９５％以
上）がΣ３の対応粒界、即ち｛２１１｝双晶粒界である
ことが判明した。

【０１２１】つまり、二つの結晶粒の間に形成された結
晶粒界において、両方の結晶の面方位が｛１１０｝であ
る場合、｛１１１｝面に対応する格子縞がなす角をθと
すると、θ＝70.5°の時にΣ３の対応粒界となることが
知られている。本実施例の作製工程に従って形成した結
晶質珪素膜は、結晶粒界において隣接する結晶粒の各格
子縞がまさに約70.5°の角度で連続しており、その事か
らこの結晶粒界は｛２１１｝双晶粒界であるという結論
に辿り着いた。

【０１２２】なお、θ＝ 38.9 °の時にはΣ９の対応粒
界となるが、この様な他の結晶粒界も存在した。

【０１２３】この様な対応粒界は、同一面方位の結晶粒
間にしか形成されない。即ち、本実施例の作製工程に従
って形成した結晶質珪素膜は面方位が概略｛１１０｝で
揃っているからこそ、広範囲に渡ってこの様な対応粒界
を形成しうる。

【０１２４】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は
実質的に結晶粒界が存在しないと見なすことができる。

【０１２５】またさらに、７００〜１１５０℃という高
い温度での熱処理工程（本実施例における熱酸化工程に
あたる）によって結晶粒内に存在する欠陥が殆ど消滅し
ていることがＴＥＭ観察によって確認されている。これ
はこの熱処理工程の前後で欠陥数が大幅に低減されてい
ることからも明らかである。

【０１２６】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では、本実施例の作製工程に
従って形成した結晶質珪素膜のスピン密度は、少なくと
も 5×10¹⁷spins/cm³以下（好ましくは 3×10¹⁷spins/c
m³以下）であることが判明している。ただし、この測定
値は現存する測定装置の検出限界に近いので、実際のス
ピン密度はさらに低いと予想される。

【０１２７】以上の事から、本実施例を実施して得られ
た結晶質珪素膜は、結晶粒内及び結晶粒界が実質的に存
在しないため、単結晶シリコン膜又は実質的な単結晶シ
リコン膜と考えて良い。本出願人はこのような結晶構造
を有する結晶質珪素膜をＣＧＳ(Continuous Grain Sili
con)と呼んでいる。

【０１２８】ＣＧＳに関する記載は本出願人による特願
平１０−０４４６５９号、特願平１０−１５２３１６
号、特願平１０−１５２３０８号または特願平１０−１
５２３０５号の出願を参照すれば良い。

【０１２９】〔実施例２〕本実施例では、半導体装置と
表示装置が電気的に接続しているアクティブマトリクス
パネルの例を図５を用いて説明する。図５において、図
面左側に半導体装置を構成するＣＭＯＳの断面図を、図
面中央および右側に表示装置の駆動回路部を構成するＣ
ＭＯＳおよび画素部の画素ＴＦＴと保持容量の断面図を
示す。実施例１と共通する部分は、同一の符号を用いて
いる。

【０１３０】第３層間絶縁膜の形成までは、実施例１と
同様の工程で作製する。そして、画素電極のコンタクト
ホールを形成する工程において、同時に半導体装置およ
び駆動回路部のＣＭＯＳ上に形成されている第３層間絶
縁膜２６７’および第２層間絶縁膜２６４’を全てエッ
チングし、パッシベーション膜２６３’に半導体装置の
ＣＭＯＳの引き出し電極と駆動回路のＣＭＯＳの引き出
し電極用コンタクトホールを開口する。

【０１３１】そして、画素電極２７０を形成する工程
で、画素電極と同じ導電膜を用いて引き出し電極２６
８’、２６９’を形成する。引き出し電極２６９’によ
り、半導体装置のドレイン配線２５６と表示装置の駆動
回路部におけるＮＴＦＴのソース電極２５８とが、電気
的に接続されている。

【０１３２】このように、本実施例では、画素電極と同
じ導電膜を用いて半導体装置と表示装置が電気的に接続
している。これは、ソース配線およびドレイン配線のパ
ターン形成において、半導体装置の配線パターン２５５
〜２５７を形成する露光手段と、駆動回路部および画素
部の配線パターン２５８〜２６２を形成する露光手段と
が異なるため、半導体装置のドレイン配線２５６を延在
することで、駆動回路部のソース配線２３６と電気的に
接続することが難しいからである。

【０１３３】また、本実施例において、半導体装置およ
び駆動回路部のＣＭＯＳ上に形成されている第３層間絶
縁膜および第２層間絶縁膜を全てエッチングしている。
これは、画素部においては、画素電極２７０は平坦であ
ることが好ましいが、半導体装置および駆動回路部にお
いては、コンタクトホールが深くなることにより、コン
タクトホールの直径が大きくなる、アスペクト比が高く
なり断線が起こるなどの問題が生じる。そのため、集積
化をする必要のある半導体装置および駆動回路部の第３
層間絶縁膜および第２層間絶縁膜を全てエッチングし、
コンタクトホールを浅く、小さくすることができる。こ
の構成は、実施例１においても適用可能である。

【０１３４】［実施例３］本実施例は、半導体装置を構
成するＣＭＯＳの構造を図６（Ａ）〜（Ｃ）に示す。図
６（Ａ）〜（Ｃ）に示す構造のＣＭＯＳを必要とする特
性に応じて選択し、配置することにより、機能的な半導
体装置を実現できる。図６（Ａ）〜（Ｃ）において、Ｐ
ＴＦＴは同一の構造である。

【０１３５】図６（Ａ）の構造は、ＮＴＦＴのＬＤＤ領
域５０１がゲート配線に重なってチャネル領域とドレイ
ン領域の間にのみ設けられており、ホットキャリア注入
によるオン電流値の劣化を防ぐ効果を有する。このＬＤ
Ｄ領域は、少なくともドレイン領域側に設けてあればよ
い。この構造を有するＣＭＯＳは、高速動作を必要とす
る回路に配置することが好ましい。なお、ＬＤＤ領域５
０１の長さは０．３〜１μm（代表的には０．５〜０．
８μm）が好ましい。

【０１３６】図６（Ｂ）の構造は、ＬＤＤ領域５０２、
５０３がチャネル形成領域の両側に挟み込むようにして
設けられており、ゲート配線に重なった部分によりホッ
トキャリア注入に起因する劣化を防止し、重ならない部
分によりオフ電流の増加を防ぐ効果を有する。この構造
を有するＣＭＯＳは、ソース領域とドレイン領域の機能
が反転し、信頼性を必要とする回路に配置することが好
ましい。ゲート配線と重なったＬＤＤ領域の長さは０．
３〜２μm（代表的には１．０〜１．５μm）、ゲート配
線と重ならないＬＤＤ領域の長さは１．０〜２．５μm
（代表的には１．５〜２．０μm）とすればよい。

【０１３７】図６（Ｃ）の構造は、ＬＤＤ領域５０５、
５０６がチャネル形成領域の両側に挟み込むようにして
設けられており、ゲート配線に重ならないためオフ電流
の増加を防ぐ効果を有する。この構造は、ソース領域と
ドレイン領域の機能が反転する回路において、特にオフ
電流を低減する必要のある回路に配置することが好まし
い。

【０１３８】図６（Ａ）の構造は、実施例１の半導体装
置のＣＭＯＳの作製方法を適用すれば得られ、（Ｂ）の
構造は、画素ＴＦＴの作製工程をＣＭＯＳのＮＴＦＴに
適用すれば得られる。

【０１３９】図６（Ｃ）のＮＴＦＴの構造を得る方法の
一つを、実施例１の画素ＴＦＴの製造工程を例に説明す
る。実施例１の図３（Ｂ）のリンの添加工程（ｎ^-）を
画素ＴＦＴには行わず、図４（Ａ）のレジストパターン
２３１ｃ、ｄによりソース領域およびドレイン領域を形
成する。そして、レジストパターン２３１ａ〜ｄを除去
した後に、リンの添加工程（ｎ^-）を画素ＴＦＴに行い
ＮＴＦＴのゲート配線をマスクとしてセルフアラインで
ＬＤＤ領域を形成する。こうして、ゲート配線と重なら
ないＬＤＤ領域をチャネル領域の両側に設けることがで
きる。このリンの添加工程（ｎ^-）でＰＴＦＴのソース
領域およびドレイン領域にもリンが添加されるが、後の
ボロンの添加工程により１０倍以上のｐ型不純物が添加
されるため、ＰＴＦＴのソース領域およびドレイン領域
としての機能にリンは影響を与えない。

【０１４０】以上のように、得られる特性の異なるＣＭ
ＯＳを必要に応じて適宜選択し、使い分けて回路を設計
することにより、機能的な半導体装置を形成することが
できる。

【０１４１】なお、本実施例の構成を実現するにあたっ
て、実施例１の作製工程を用いることは可能である。ま
た、本実施例で示した数値範囲などを実施例１の作製工
程を実施するにあたって適用することは有効である。

【０１４２】［実施例４］本実施例では、実施例１に示
した作製工程で基板上にアクティブマトリクスパネルを
形成し、実際にそのパネルを用いて表示装置を作製した
場合について説明する。

【０１４３】図４（Ｃ）の状態が得られたら、画素電極
２７０上に配向膜を８０nmの厚さに形成する。次に、対
向電極を有するパネルとしてガラス基板上にカラーフィ
ルタ、透明電極（対向電極）、配向膜を形成したものを
準備し、それぞれの配向膜に対してラビング処理を行
い、シール材（封止材）を用いてアクティブマトリクス
パネルと対向電極を有するパネルとを貼り合わせる。そ
して、その間に液晶を保持させる。このセル組み工程は
公知の手段を用いれば良いので詳細な説明は省略する。

【０１４４】なお、セルギャップを維持するためのスペ
ーサは必要に応じて設ければ良い。従って、１インチ以
下の表示装置のようにスペーサがなくてもセルギャップ
を維持できる場合は特に設けなくても良い。

【０１４５】次に、以上のようにして作製した表示装置
の外観を図８に示す。アクティブマトリクスパネル（図
４（Ｃ）のＴＦＴが形成された基板を指す）１１には画
素部１２、駆動回路（ソースドライバ回路１３、ゲート
ドライバ回路１４）、微細素子を有する半導体装置であ
る論理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ
補正回路、差動増幅回路等）１５が形成され、ＦＰＣ
（フレキシブルプリントサーキット）１６が取り付けら
れている。なお、１７は対向電極を有するパネルであ
る。

【０１４６】これらの画素部、駆動回路および論理回路
を形成するＴＦＴは実施例１の作製工程に従って形成さ
れる。また、ＴＦＴ構造は実施例１を参考にして最適な
ものを配置すれば良い。なお、本実施例は実施例１〜３
のいずれの実施例とも自由に組み合わせることが可能で
ある。

【０１４７】〔実施例５〕本発明は従来のＭＯＳＦＥＴ
上に層間絶縁膜を形成し、その上にＴＦＴを形成する際
に用いることも可能である。即ち、半導体回路上に反射
型表示装置が形成された三次元構造の半導体装置を実現
することも可能である。

【０１４８】また、前記半導体回路はＳＩＭＯＸ、Ｓｍ
ａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ
（キャノン株式会社の登録商標）などのＳＯＩ基板上に
形成されたものであっても良い。

【０１４９】なお、本実施例を実施するにあたって、実
施例１〜４のいずれの構成を組み合わせても構わない。

【０１５０】〔実施例６〕本発明は表示装置としてアク
ティブマトリクス型ＥＬディスプレイに適用することも
可能である。その例を図９に示す。

【０１５１】図９はアクティブマトリクス型ＥＬディス
プレイの回路図である。８１は画素部を表しており、そ
の周辺にはＸ方向制御回路８２、Ｙ方向制御回路８３が
設けられている。また、画素部８１の各画素は、スイッ
チ用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８
６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４に
Ｘ方向信号線８８a（または８８b）、Ｙ方向信号線８９
a（または８９b、８９c）が接続される。また、電流制
御用ＴＦＴ８６には、電源線９０a、９０bが接続され
る。

【０１５２】本実施例のアクティブマトリクス型ＥＬデ
ィスプレイでは、Ｘ方向制御回路８２、Ｙ方向制御回路
８３として実施例１に示す駆動回路のＣＭＯＳを用い、
電流制御用ＴＦＴ８６として実施例１に示す駆動回路の
ＣＭＯＳのＮＴＦＴを用い、スイッチ用ＴＦＴ８４とし
て実施例１に示す画素ＴＦＴを用いることが可能であ
る。

【０１５３】なお、本実施例のアクティブマトリクス型
ＥＬディスプレイは図４（Ｃ）に示したアクティブマト
リクス基板を作製した後、公知の手段によりＥＬ層を形
成すれば良い。従って、実施例１の作製工程を用いるこ
とは可能である。

【０１５４】〔実施例７〕本発明によって作製された液
晶表示装置は様々な液晶材料を用いることが可能であ
る。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリ
マー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ
（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物
（反強誘電性混合液晶）が挙げられる。

【０１５５】例えば、「H.Furue et al.;Charakteristi
cs and Drivng Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability,SID,199
8」、「T.Yoshida et al.;A Full-Color Thresholdless
Antiferroelectric LCD Exhibiting Wide Viewing Ang
le with Fast Response Time,841,SID97DIGEST,199
7」、「S.Inui et al.;Thresholdless antiferroelectr
icity in liquid crystals and its application to di
splays,671-673,J.Mater.Chem.6(4),1996」、または米
国特許第5,594,569号に開示された材料を用いることが
できる。

【０１５６】特に、電場に対して透過率が連続的に変化
する電気光学応答特性を示す無しきい値反強誘電性混合
液晶（Thresholdless Antiferroelectric LCD：ＴＬ−
ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電
気光学応答特性を示すものがあり、その駆動電圧が約±
２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出
されている。そのため、画素回路用の電源電圧が５〜８
Ｖ程度で済む場合があり、駆動回路と画素回路を同じ電
源電圧で動作させる可能性が示唆されている。即ち、液
晶表示装置全体の低消費電力化を図ることができる。

【０１５７】また、強誘電性液晶や反強誘電性液晶はＴ
Ｎ液晶に比べて応答速度が速いという利点をもつ。本発
明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴ
を実現しうるため、強誘電性液晶や反強誘電性液晶の応
答速度の速さを十分に生かした画像応答速度の速い液晶
表示装置を実現することが可能である。

【０１５８】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。

【０１５９】なお、本実施例の構成は実施例１、２、４
または５に示した表示装置に用いることが可能である。
また、本実施例の液晶表示装置をパーソナルコンピュー
タ等の電子機器の表示ディスプレイとして用いることが
有効であることは言うまでもない。

【０１６０】〔実施例８〕表示装置或いは半導体装置を
組み込んだ電子機器全てに本発明を実施できる。

【０１６１】その様な電子機器としては、液晶ディスプ
レイ、ビデオカメラ、デジタルスチルカメラ、プロジェ
クター（リア型またはフロント型）、ゴーグル型ディス
プレイ（ヘッドマウントディスプレイ）、カーナビゲー
ション、パーソナルコンピュータ、携帯情報端末（モバ
イルコンピュータ、携帯電話または電子書籍等）、記録
媒体を備えた画像再生装置（具体的にはコンパクトディ
スク（ＣＤ）、レーザーディスク（登録商標）（ＬＤ）
又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を
再生し、その画像を表示しうるディスプレイを備えた装
置）などが挙げられる。それら電子機器の例を図１０に
示す。

【０１６２】図１０（Ａ）はパーソナルコンピュータで
あり、本体２００１、受像部２００２、表示装置２００
３、キーボード２００４等で構成される。本発明は表示
装置２００３および半導体装置としてイメージセンサー
を形成すれば受像部２００２に用いることができる。

【０１６３】図１０（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６等で構成される。本発明を表示装置２１０２および
半導体装置としてイメージセンサーを形成すれば受像部
２１０６に用いることができる。

【０１６４】図１０（Ｃ）はゴーグル型ディスプレイで
あり、本体２２０１、表示装置２２０２、アーム部２２
０３等で構成される。本発明は表示装置２２０２に用い
ることができる。

【０１６５】図１０（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２３０
１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２３０２、
操作スイッチ２３０３、表示装置（ａ）２３０４、表示
装置（ｂ）２３０５等で構成される。表示装置（ａ）は
主として画像情報を表示し、表示装置（ｂ）は主として
文字情報を表示するが、本発明はこれら表示装置
（ａ）、（ｂ）に用いることができる。なお、記録媒体
を備えた画像再生装置としては、ＣＤ再生装置、ゲーム
機器などに本発明を用いることができる。

【０１６６】図１０（Ｅ）はフロント型プロジェクター
であり、本体２４０１、光源、光学系レンズ及び表示装
置を含む光学エンジン２４０２等で構成され、スクリー
ン２４０３に画像を表示することができる。本発明は光
学エンジン２４０２に内蔵される表示装置（図示せず）
に用いることができる。なお、表示装置は３枚用いる方
式でも１枚用いる方式でも良く、透過型表示装置であっ
ても反射型表示装置であっても良い。

【０１６７】図１０（Ｆ）はリア型プロジェクターであ
り、本体２５０１、光源、光学系レンズ及び表示装置を
含む光学エンジン２５０２、リフレクター２５０３、２
５０４、スクリーン２５０５等で構成される。本発明は
光学エンジン２５０２に内蔵される表示装置（図示せ
ず）に用いることができる。なお、表示装置は３枚用い
る方式でも１枚用いる方式でも良く、透過型表示装置で
あっても反射型表示装置であっても良い。

【０１６８】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜７の構成
を組み合わせて実現することができる。

【０１６９】

【発明の効果】本発明は、同一基板上に異なる線幅ルー
ルの半導体装置を任意に作製することができるため、表
示装置に加えてＣＰＵやメモリーなどの半導体装置を集
積した付加価値の高い製品が得られる。

【０１７０】また、既存のＩＣラインの一部を適用する
ことにより、設備投資を減らすことができる。

【０１７１】専有面積の大きい半導体装置を円形の基板
に作製する際に、余った部分にデバイス面積の小さい半
導体装置を作りこむことができ、基板を有効に利用する
ことができる。

【０１７２】また、必要な露光工程においてのみ２つの
露光手段を用いるため、生産性をあまり低下させること
なく複数種類の半導体装置を作製することができる。ま
た、半導体装置の各部位が要求する仕様に応じて適切な
性能のＴＦＴを配置することが可能となり、半導体装置
の性能や信頼性を大幅に向上させることができる。

【図面の簡単な説明】

【図１】混載基板の上面図。

【図２】アクティブマトリクスパネルの作製工程を
示す断面図。

【図３】アクティブマトリクスパネルの作製工程を
示す断面図。

【図４】アクティブマトリクスパネルの作製工程を
示す断面図。

【図５】アクティブマトリクスパネルの断面図。

【図６】ＣＭＯＳの構造を示す断面図。

【図７】本発明を実施したリソグラフィ工程図。

【図８】表示装置の外観を示す図。

【図９】アクティブマトリクス型ＥＬ表示装置の回
路構成を示す図。

【図１０】電子機器の例を示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｆ 27/08 ３３１３２１Ｎ 29/786 29/78 ６１２Ｄ 21/336 ６１２Ｂ

Claims

【特許請求の範囲】

【請求項１】被加工物を基板上に形成する工程と、前記被加工物上にレジストを塗布する工程と、前記レジストに第１のパターンを露光する工程と、前記レジストに第２のパターンを露光する工程とを有
し、前記第１のパターンを露光する工程における露光手段
と、第２のパターンを露光する工程における露光手段が
異なることを特徴とする半導体装置の作製方法。
【請求項２】被加工物を基板上に形成する工程と、前記被加工物上にレジストを塗布する工程と、前記レジストの一部に第１のパターンを露光する工程
と、前記レジストの他の一部に第２のパターンを露光する工
程とを有し、前記第１のパターンを露光する工程における露光手段
と、第２のパターンを露光する工程における露光手段が
異なることを特徴とする半導体装置の作製方法。
【請求項３】同一基板上に表示装置と、微細素子を有す
る半導体装置とを作製する方法であって、前記表示装置および前記微細素子を有する半導体装置に
共通して使用される被膜を形成する工程と、前記被膜にパターンを形成する工程とを有し、前記被膜に表示装置のパターンを形成するリソグラフィ
工程における露光手段と、前記被膜に微細素子を有する
半導体装置のパターンを形成するリソグラフィ工程にお
ける露光手段とが異なることを特徴とする半導体装置の
作製方法。
【請求項４】請求項３において、前記微細素子を有する
半導体装置は、同一基板に作製された表示装置と電気的
に接続していることを特徴とする半導体装置の作製方
法。
【請求項５】請求項３または４において、前記表示装置
は、液晶表示装置もしくはＥＬディスプレイであること
を特徴とする半導体装置の作製方法。