JP2001127639A - デジタルデータ再生装置およびデジタルデータ伝送装置 - Google Patents
デジタルデータ再生装置およびデジタルデータ伝送装置Info
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
Abstract
(57)【要約】
【課題】 簡単な構成で、本体装置および外部からの両
デジタルオーディオを再生し、また、あらゆるデジタル
情報を、忠実に記録・伝送する。 【解決手段】 入力端子Ｂに入力されるデジタルオーデ
ィオ信号は、デジタルフィルタ回路２によって、ｆｓ’
のｎ倍にオーバーサンプリングされる。該データＤｎ
と、入力端子Ａから入力され、受信回路１により変換さ
れたパラレルデータｄｎとは、デジタル加算器５によっ
てそのままデジタル加算された後、デジタル−アナログ
変換されて出力される。このようにすることで、実際に
は、ｎ倍のｆｓ’単位でデジタル加算が実現されて、し
かも全く異なるｆｓレートの特性もそのまま伝達されて
ＤＡ変換されることになる。
デジタルオーディオを再生し、また、あらゆるデジタル
情報を、忠実に記録・伝送する。 【解決手段】 入力端子Ｂに入力されるデジタルオーデ
ィオ信号は、デジタルフィルタ回路２によって、ｆｓ’
のｎ倍にオーバーサンプリングされる。該データＤｎ
と、入力端子Ａから入力され、受信回路１により変換さ
れたパラレルデータｄｎとは、デジタル加算器５によっ
てそのままデジタル加算された後、デジタル−アナログ
変換されて出力される。このようにすることで、実際に
は、ｎ倍のｆｓ’単位でデジタル加算が実現されて、し
かも全く異なるｆｓレートの特性もそのまま伝達されて
ＤＡ変換されることになる。
Description
【０００１】
【発明の属する技術分野】本発明は、本体装置とは独立
したオーディオ等の外部デジタルインターフェースを付
加的に備え、本体装置経由で再生または伝送するデジタ
ルデータ再生装置およびデジタルデータ伝送装置に関す
る。
したオーディオ等の外部デジタルインターフェースを付
加的に備え、本体装置経由で再生または伝送するデジタ
ルデータ再生装置およびデジタルデータ伝送装置に関す
る。
【０００２】
【従来の技術】従来、本体装置とは独立したオーディオ
等の外部デジタルインターフェースを付加的に備え、本
体装置経由で記録または再生するシステムにおいては、
クロックの同期をとるか、または本体装置のサンプリン
グレートおよび同期を合わせるべく、高度なデジタル信
号処理回路でサンプリングレート変換させて処理してい
た。
等の外部デジタルインターフェースを付加的に備え、本
体装置経由で記録または再生するシステムにおいては、
クロックの同期をとるか、または本体装置のサンプリン
グレートおよび同期を合わせるべく、高度なデジタル信
号処理回路でサンプリングレート変換させて処理してい
た。
【０００３】クロックの同期をとる方法としては、外部
ソースを駆動する装置のマスタクロックを本体装置から
出力させて用いる方法、あるいは本体装置内部にＰＬＬ
（Phase Locked Loop）を設けて外部インターフェース
に同期したクロックを生成し、それで本体装置を駆動す
る方法などがある。但し、これらの方法は、外部デジタ
ルソースと本体装置で動作しているサンプリングレート
とが同一でなければ不可能である。そこで、このような
場合には、本体装置で外部デジタルソースに対してサン
プリングレート変換処理を施すことによってデータその
ものを加工することで、レートを統一してしまうことが
一般的である。
ソースを駆動する装置のマスタクロックを本体装置から
出力させて用いる方法、あるいは本体装置内部にＰＬＬ
（Phase Locked Loop）を設けて外部インターフェース
に同期したクロックを生成し、それで本体装置を駆動す
る方法などがある。但し、これらの方法は、外部デジタ
ルソースと本体装置で動作しているサンプリングレート
とが同一でなければ不可能である。そこで、このような
場合には、本体装置で外部デジタルソースに対してサン
プリングレート変換処理を施すことによってデータその
ものを加工することで、レートを統一してしまうことが
一般的である。
【０００４】
【発明が解決しようとする課題】ところで、従来技術で
は、上述したように、クロックの同期をとるための、Ｐ
ＬＬまたは高度なサンプリングレート変換回路が必要に
なり、コストアップにつながるというだけでなく、ＰＬ
Ｌでは、異なるサンプリングレート同士では、対応がと
れないことと、サンプリングレート変換することによっ
て忠実なデジタルデータを記録、伝送することができな
くなるという問題があった。
は、上述したように、クロックの同期をとるための、Ｐ
ＬＬまたは高度なサンプリングレート変換回路が必要に
なり、コストアップにつながるというだけでなく、ＰＬ
Ｌでは、異なるサンプリングレート同士では、対応がと
れないことと、サンプリングレート変換することによっ
て忠実なデジタルデータを記録、伝送することができな
くなるという問題があった。
【０００５】また、サンプリングレート変換処理によっ
てデータそのものを加工する場合には、従来のオーディ
オ信号であれば、デジタルデータそのものを変換してし
まってもかまわないケースが多かったが、圧縮等の符号
化されたデータであったり、オーディオビジュアルとは
異なり、データ変換が許されないデジタル情報データを
既存フォーマットを利用してオーディオサンプリングレ
ートにのせて伝送するようなケースにおいては役に立た
なかった。
てデータそのものを加工する場合には、従来のオーディ
オ信号であれば、デジタルデータそのものを変換してし
まってもかまわないケースが多かったが、圧縮等の符号
化されたデータであったり、オーディオビジュアルとは
異なり、データ変換が許されないデジタル情報データを
既存フォーマットを利用してオーディオサンプリングレ
ートにのせて伝送するようなケースにおいては役に立た
なかった。
【０００６】この発明は上述した事情に鑑みてなされた
もので、簡単な構成で本体装置および外部からの両デジ
タルオーディオを再生することができるデジタルデータ
再生装置を提供することを目的とする。また、この発明
は上述した事情に鑑みてなされたもので、あらゆるデジ
タル情報に係り、記録においても、簡単な構成で、受信
されたデジタルデータを変換することなく、忠実なデー
タのまま記録・伝送することができるデジタルデータ伝
送装置を提供することを目的とする。
もので、簡単な構成で本体装置および外部からの両デジ
タルオーディオを再生することができるデジタルデータ
再生装置を提供することを目的とする。また、この発明
は上述した事情に鑑みてなされたもので、あらゆるデジ
タル情報に係り、記録においても、簡単な構成で、受信
されたデジタルデータを変換することなく、忠実なデー
タのまま記録・伝送することができるデジタルデータ伝
送装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、当該装置で主に処
理される第１のデジタルデータに加えて、当該装置から
独立した外部装置から、非同期でかつ自身のサンプリン
グレートに依存する第２のデジタルデータが入力される
インターフェースを備え、当該装置経由で再生するデジ
タルデータ再生装置において、第１のデジタルデータを
そのサンプリングレートのｎ倍にオーバーサンプリング
するフィルタ手段と、前記フィルタ手段によってオーバ
ーサンプリングされた第１のデジタルデータと、前記イ
ンターフェースを介して入力された第２のデジタルデー
タとを加算する加算手段と、前記加算手段によって加算
されたデジタルデータをアナログ信号に変換する変換手
段とを具備することを特徴とする。
るために、請求項１記載の発明では、当該装置で主に処
理される第１のデジタルデータに加えて、当該装置から
独立した外部装置から、非同期でかつ自身のサンプリン
グレートに依存する第２のデジタルデータが入力される
インターフェースを備え、当該装置経由で再生するデジ
タルデータ再生装置において、第１のデジタルデータを
そのサンプリングレートのｎ倍にオーバーサンプリング
するフィルタ手段と、前記フィルタ手段によってオーバ
ーサンプリングされた第１のデジタルデータと、前記イ
ンターフェースを介して入力された第２のデジタルデー
タとを加算する加算手段と、前記加算手段によって加算
されたデジタルデータをアナログ信号に変換する変換手
段とを具備することを特徴とする。
【０００８】また、請求項２記載の発明では、請求項１
記載のデジタルデータ再生装置において、前記インター
フェースは、第２のデジタルデータを、０次ホールドし
て前記加算器に供給することを特徴とする。
記載のデジタルデータ再生装置において、前記インター
フェースは、第２のデジタルデータを、０次ホールドし
て前記加算器に供給することを特徴とする。
【０００９】また、請求項３記載の発明では、請求項１
記載のデジタルデータ再生装置において、前記インター
フェースは、前記第２のデジタルデータを、１次補間し
て前記加算器に供給することを特徴とする。
記載のデジタルデータ再生装置において、前記インター
フェースは、前記第２のデジタルデータを、１次補間し
て前記加算器に供給することを特徴とする。
【００１０】また、上述した問題点を解決するために、
請求項４記載の発明では、第１のサンプリングレートで
デジタルデータを伝送する第１のインターフェースと、
前記第１のデジタルデータとは非同期で、かつ独立した
第２のサンプリングレートでデジタルデータを伝送する
第２のインターフェースと、前記第１のインターフェー
スから入力されたデジタルデータを、フラグとともに主
線路を用いて前記第２のインターフェースへ間欠的に伝
送する主線制御手段と、前記第１のサンプリングレート
が前記第２のサンプリングレートより大であるときに
は、前記主線路による伝送だけではオーバーフローする
データを、フラグとともに副線路を用いて前記第２のイ
ンターフェースへ伝送する副線制御手段とを具備するこ
とを特徴とする。
請求項４記載の発明では、第１のサンプリングレートで
デジタルデータを伝送する第１のインターフェースと、
前記第１のデジタルデータとは非同期で、かつ独立した
第２のサンプリングレートでデジタルデータを伝送する
第２のインターフェースと、前記第１のインターフェー
スから入力されたデジタルデータを、フラグとともに主
線路を用いて前記第２のインターフェースへ間欠的に伝
送する主線制御手段と、前記第１のサンプリングレート
が前記第２のサンプリングレートより大であるときに
は、前記主線路による伝送だけではオーバーフローする
データを、フラグとともに副線路を用いて前記第２のイ
ンターフェースへ伝送する副線制御手段とを具備するこ
とを特徴とする。
【００１１】また、請求項５記載の発明では、請求項４
記載のデジタルデータ伝送装置において、前記第２のイ
ンターフェースから入力される第２のデジタルデータを
そのサンプリングレートのｎ倍にオーバーサンプリング
するフィルタ手段と、前記フィルタ手段によってオーバ
ーサンプリングされた第２のデジタルデータと、前記第
１のインターフェースを介して入力された第１のデジタ
ルデータとを加算する加算手段と、前記加算手段によっ
て加算されたデジタルデータをアナログ信号に変換する
変換手段とを具備することを特徴とする。
記載のデジタルデータ伝送装置において、前記第２のイ
ンターフェースから入力される第２のデジタルデータを
そのサンプリングレートのｎ倍にオーバーサンプリング
するフィルタ手段と、前記フィルタ手段によってオーバ
ーサンプリングされた第２のデジタルデータと、前記第
１のインターフェースを介して入力された第１のデジタ
ルデータとを加算する加算手段と、前記加算手段によっ
て加算されたデジタルデータをアナログ信号に変換する
変換手段とを具備することを特徴とする。
【００１２】この発明では、フィルタ手段によってサン
プリングレートのｎ倍にオーバーサンプリングした第１
のデジタルデータと、前記インターフェースを介して入
力された第２のデジタルデータとを加算手段により直接
加算する。したがって、全く異なるサンプリングレート
を有する第２のデジタルデータの特性もそのまま伝達さ
れてＤＡ変換されることになり、簡単な構成で本体装置
および外部からの両デジタルオーディオを再生すること
が可能となる。
プリングレートのｎ倍にオーバーサンプリングした第１
のデジタルデータと、前記インターフェースを介して入
力された第２のデジタルデータとを加算手段により直接
加算する。したがって、全く異なるサンプリングレート
を有する第２のデジタルデータの特性もそのまま伝達さ
れてＤＡ変換されることになり、簡単な構成で本体装置
および外部からの両デジタルオーディオを再生すること
が可能となる。
【００１３】また、この発明では、主線制御手段によ
り、前記第１のインターフェースから入力されたデジタ
ルデータを、フラグとともに主線路を用いて前記第２の
インターフェースへ間欠的に伝送する一方、前記第１の
サンプリングレートが前記第２のサンプリングレートよ
り大であるときには、副線制御手段により、前記主線路
による伝送だけではオーバーフローするデータを、フラ
グとともに副線路を用いて前記第２のインターフェース
へ伝送する。したがって、あらゆるデジタル情報に係
り、記録においても、簡単な構成で、受信されたデジタ
ルデータを変換することなく、忠実なデータのまま記録
・伝送することが可能となる。
り、前記第１のインターフェースから入力されたデジタ
ルデータを、フラグとともに主線路を用いて前記第２の
インターフェースへ間欠的に伝送する一方、前記第１の
サンプリングレートが前記第２のサンプリングレートよ
り大であるときには、副線制御手段により、前記主線路
による伝送だけではオーバーフローするデータを、フラ
グとともに副線路を用いて前記第２のインターフェース
へ伝送する。したがって、あらゆるデジタル情報に係
り、記録においても、簡単な構成で、受信されたデジタ
ルデータを変換することなく、忠実なデータのまま記録
・伝送することが可能となる。
【００１４】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。 Ａ．第１実施形態 図１は、本発明の第１実施形態によるオーディオ再生装
置の構成を示す回路図である。図において、Ａは、外部
からのデジタルオーディオインターフェース信号が入力
される入力端子であり、入力されるデジタルデータは、
そのオーディオのサンプリング周波数ｆｓに依存したレ
ートと固有のタイミングあるいはフォーマットとを有す
る。Ｂは、本装置が主に再生するメインのデジタルオー
ディオ信号（主信号）が入力される入力端子であり、入
力されるオーディオのサンプリングレートはｆｓ’であ
る。
の形態を説明する。 Ａ．第１実施形態 図１は、本発明の第１実施形態によるオーディオ再生装
置の構成を示す回路図である。図において、Ａは、外部
からのデジタルオーディオインターフェース信号が入力
される入力端子であり、入力されるデジタルデータは、
そのオーディオのサンプリング周波数ｆｓに依存したレ
ートと固有のタイミングあるいはフォーマットとを有す
る。Ｂは、本装置が主に再生するメインのデジタルオー
ディオ信号（主信号）が入力される入力端子であり、入
力されるオーディオのサンプリングレートはｆｓ’であ
る。
【００１５】受信回路１は、入力端子Ａに入力されるデ
ジタルオーディオインターフェース信号を受信し、パラ
レルデータへ変換し、データｄｎとしてデジタル加算器
５に供給する。デジタルフィルタ回路２は、入力端子Ｂ
に入力されるデジタルオーディオ信号をオーバーサンプ
リングしてローパスフィルタリングし、データＤｎとし
て加算器５に供給する。デジタル加算器５は、上記デー
タＤｎとデータｄｎとをデジタル加算し、その結果（Ｄ
＋ｄ）ｎをΔΣ変調器３に供給する。ΔΣ変調器３は、
デジタル加算された（Ｄ＋ｄ）ｎをΔΣ変調し、１ビッ
トストリームデータに変換してローパスフィルタ４に供
給する。ローパスフィルタ４は、アナログ回路であっ
て、先のΔΣ変調された１ビットストリームデータを、
アナログオーディオ信号に変換するＤＡ変換の機能を有
する。分周器６は、上記デジタルフィルタ回路２による
フィルタリングおよびΔΣ変調器３によるΔΣ変調を実
行するためにｆｓ’レートに同期したマスタクロックＭ
ＣＫを分周してデジタルフィルタ回路２およびΔΣ変調
器３に供給するようになっている。
ジタルオーディオインターフェース信号を受信し、パラ
レルデータへ変換し、データｄｎとしてデジタル加算器
５に供給する。デジタルフィルタ回路２は、入力端子Ｂ
に入力されるデジタルオーディオ信号をオーバーサンプ
リングしてローパスフィルタリングし、データＤｎとし
て加算器５に供給する。デジタル加算器５は、上記デー
タＤｎとデータｄｎとをデジタル加算し、その結果（Ｄ
＋ｄ）ｎをΔΣ変調器３に供給する。ΔΣ変調器３は、
デジタル加算された（Ｄ＋ｄ）ｎをΔΣ変調し、１ビッ
トストリームデータに変換してローパスフィルタ４に供
給する。ローパスフィルタ４は、アナログ回路であっ
て、先のΔΣ変調された１ビットストリームデータを、
アナログオーディオ信号に変換するＤＡ変換の機能を有
する。分周器６は、上記デジタルフィルタ回路２による
フィルタリングおよびΔΣ変調器３によるΔΣ変調を実
行するためにｆｓ’レートに同期したマスタクロックＭ
ＣＫを分周してデジタルフィルタ回路２およびΔΣ変調
器３に供給するようになっている。
【００１６】本実施形態の構成の特徴は、主信号を処理
するデジタルフィルタ回路２から出力されるデータＤｎ
がｆｓ’のｎ倍にオーバーサンプリングされたパラレル
データであって、該データＤｎと、入力端子Ａから入力
され、受信回路１から出力されるパラレルデータｄｎと
を、デジタル加算器５によってそのままデジタル加算し
て、前述した処理にてＤＡ（デジタル−アナログ）変換
することにある。この場合、ｆｓとｆｓ’とが非同期で
全く異なるレートであっても、双方のデジタルデータを
直接加算する。
するデジタルフィルタ回路２から出力されるデータＤｎ
がｆｓ’のｎ倍にオーバーサンプリングされたパラレル
データであって、該データＤｎと、入力端子Ａから入力
され、受信回路１から出力されるパラレルデータｄｎと
を、デジタル加算器５によってそのままデジタル加算し
て、前述した処理にてＤＡ（デジタル−アナログ）変換
することにある。この場合、ｆｓとｆｓ’とが非同期で
全く異なるレートであっても、双方のデジタルデータを
直接加算する。
【００１７】受信回路１は、その意味では、単にパラレ
ルデータへの変換が実現できればよい。この場合、０次
ホールドされたデジタルデータｄｎとｎ倍のｆｓ’（ｎ
・ｆｓ’）でオーバーサンプリングされたＤｎとを加算
することになる。少なくとも入力端子Ａへ入力されるデ
ジタルオーディオインターフェース信号の周波数レート
ｆｓの周期でパラレルデータｄｎが更新されるようにす
る。このようにすることで、実際には、ｎ倍のｆｓ’単
位でデジタル加算が実現されて、しかも全く異なるｆｓ
レートの特性もそのまま伝達されてＤＡ変換されること
になる。
ルデータへの変換が実現できればよい。この場合、０次
ホールドされたデジタルデータｄｎとｎ倍のｆｓ’（ｎ
・ｆｓ’）でオーバーサンプリングされたＤｎとを加算
することになる。少なくとも入力端子Ａへ入力されるデ
ジタルオーディオインターフェース信号の周波数レート
ｆｓの周期でパラレルデータｄｎが更新されるようにす
る。このようにすることで、実際には、ｎ倍のｆｓ’単
位でデジタル加算が実現されて、しかも全く異なるｆｓ
レートの特性もそのまま伝達されてＤＡ変換されること
になる。
【００１８】正確には、データｄｎの変化点での非同期
誤差が発生するが、それは、１／（ｎ・ｆｓ）精度であ
る。この結果、ＤＡ変換されたオーディオは、若干の折
り返し雑音と１／（ｎ・ｆｓ）のレート誤差変動による
歪特性を悪化させることになる。しかし、オーバーサン
プリング加算後、ΔΣ変調器３によりノイズも可聴外高
域にシェービングされるため、聴感上はほとんど違和感
を覚えることなく再生することが可能となる。該技術
は、一種のサンプリングレート変換処理の１つとも言え
なくもないが、本第１実施形態によれば、もともと主信
号の処理に必要な構成のなかで外部オーディオデータを
同時に処理するのに、最もコストパフォーマンスが高い
手段の１つを実現することが可能となる。
誤差が発生するが、それは、１／（ｎ・ｆｓ）精度であ
る。この結果、ＤＡ変換されたオーディオは、若干の折
り返し雑音と１／（ｎ・ｆｓ）のレート誤差変動による
歪特性を悪化させることになる。しかし、オーバーサン
プリング加算後、ΔΣ変調器３によりノイズも可聴外高
域にシェービングされるため、聴感上はほとんど違和感
を覚えることなく再生することが可能となる。該技術
は、一種のサンプリングレート変換処理の１つとも言え
なくもないが、本第１実施形態によれば、もともと主信
号の処理に必要な構成のなかで外部オーディオデータを
同時に処理するのに、最もコストパフォーマンスが高い
手段の１つを実現することが可能となる。
【００１９】Ｂ．第２実施形態（変形例） 上述した第１実施形態においては、外部からのデジタル
オーディオインターフェース信号を受信する受信回路１
において、０次ホールドされたデータについて説明した
が、これに限らず、１次補間データを生成するようにし
てもよい。ここで、図２は、本発明の第２実施形態によ
る１次補間で処理する受信回路およびデジタル加算の一
構成例を示す回路図である。図において、シリアルパラ
レル（Ｓ／Ｐ）変換回路１０は、外部デジタルオーディ
オインターフェースから入力される２チャンネルステレ
オデータＳ−ＤＡＴＡをパラレルデータに変換する。Ｎ
１，Ｎ２は、インバータ回路である。１１ａ〜１１ｃ
は、パラレルデータラッチ回路である。１２ａ，１２ｂ
は、デジタルオーディオのゲインを１／２にする除算器
である。１３ａ，１３ｂは、デジタル加算器である。１
４は、２系列のパラレルデータのいずれか一方を選択す
る切替回路である。１５は、ΔΣ変調器である。１６
は、図示するＬｃｈと同一の構成からなるステレオＲチ
ャンネル側の処理回路である。
オーディオインターフェース信号を受信する受信回路１
において、０次ホールドされたデータについて説明した
が、これに限らず、１次補間データを生成するようにし
てもよい。ここで、図２は、本発明の第２実施形態によ
る１次補間で処理する受信回路およびデジタル加算の一
構成例を示す回路図である。図において、シリアルパラ
レル（Ｓ／Ｐ）変換回路１０は、外部デジタルオーディ
オインターフェースから入力される２チャンネルステレ
オデータＳ−ＤＡＴＡをパラレルデータに変換する。Ｎ
１，Ｎ２は、インバータ回路である。１１ａ〜１１ｃ
は、パラレルデータラッチ回路である。１２ａ，１２ｂ
は、デジタルオーディオのゲインを１／２にする除算器
である。１３ａ，１３ｂは、デジタル加算器である。１
４は、２系列のパラレルデータのいずれか一方を選択す
る切替回路である。１５は、ΔΣ変調器である。１６
は、図示するＬｃｈと同一の構成からなるステレオＲチ
ャンネル側の処理回路である。
【００２０】外部デジタルオーディオインターフェース
から受信された２チャンネルステレオデータＳ−ＤＡＴ
Ａは、シリアルパラレル変換回路１０によってシリアル
／パラレル変換されて、そのうち、Ｌｃｈデータがラッ
チ回路１１ａでラッチされる。ラッチ回路１１ａにおけ
るラッチ信号は、外部インターフェースのレートｆｓに
依存する、例えばＬＲＣＫ信号である。ラッチ回路１１
ａのデータは、さらにＬＲＣＫ信号によって、ラッチ回
路１１ｂで遅延させられてラッチされた後、それぞれの
データのゲインが除算器１２ａ，１２ｂで１／２に減衰
された後、加算器１３ａで加算される。これは、時系列
的に連続する２個のデータを加算して２で割るいわゆる
平均値を生成する回路である。
から受信された２チャンネルステレオデータＳ−ＤＡＴ
Ａは、シリアルパラレル変換回路１０によってシリアル
／パラレル変換されて、そのうち、Ｌｃｈデータがラッ
チ回路１１ａでラッチされる。ラッチ回路１１ａにおけ
るラッチ信号は、外部インターフェースのレートｆｓに
依存する、例えばＬＲＣＫ信号である。ラッチ回路１１
ａのデータは、さらにＬＲＣＫ信号によって、ラッチ回
路１１ｂで遅延させられてラッチされた後、それぞれの
データのゲインが除算器１２ａ，１２ｂで１／２に減衰
された後、加算器１３ａで加算される。これは、時系列
的に連続する２個のデータを加算して２で割るいわゆる
平均値を生成する回路である。
【００２１】次に、上記平均値と原データとを２ｆｓの
レートで切替回路１４によって切り替えることにより、
平均値補間による２倍オーバーサンプリングデータとな
る。２ｆｓ周期で切り替わる切替回路１４の出力データ
は、メインオーディオ信号を処理するｎ・ｆｓ’のクロ
ックでラッチ回路１１ｃにラッチされた後、メインオー
ディオ信号のサンプリング周波数ｆｓ’のｎ倍にオーバ
ーサンプリング補間された各データＯＳＤと加算器１３
ｂでデジタル加算され、ΔΣ変調器１５でΔΣ変調さ
れ、Ｌｃｈの１ｂｉｔストリームデータとして出力され
る。
レートで切替回路１４によって切り替えることにより、
平均値補間による２倍オーバーサンプリングデータとな
る。２ｆｓ周期で切り替わる切替回路１４の出力データ
は、メインオーディオ信号を処理するｎ・ｆｓ’のクロ
ックでラッチ回路１１ｃにラッチされた後、メインオー
ディオ信号のサンプリング周波数ｆｓ’のｎ倍にオーバ
ーサンプリング補間された各データＯＳＤと加算器１３
ｂでデジタル加算され、ΔΣ変調器１５でΔΣ変調さ
れ、Ｌｃｈの１ｂｉｔストリームデータとして出力され
る。
【００２２】なお、他方のＲｃｈデータも処理回路１６
において同様に処理される。回路構成的には、処理クロ
ックのスピードを上げて時分割で多重処理する実施例も
容易に実現することが可能となる。
において同様に処理される。回路構成的には、処理クロ
ックのスピードを上げて時分割で多重処理する実施例も
容易に実現することが可能となる。
【００２３】次に、上述した第２実施形態の構成による
データ処理動作を、図３に示すタイミングチャートを参
照して詳細に説明する。ＬＲＣＫ，ＢＣＫ、Ｓ−ＤＡＴ
Ａで示す３線フォーマットとしてよく知られているイン
ターフェースを受信する構成を例としている。したがっ
て、シリアル／パラレル変換されたＬ，Ｒｃｈデータ
は、ＬＲＣＫの立上がりでラッチすれば、Ｌｃｈデータ
が抽出でき、立下がりでラッチすれば、Ｒｃｈデータが
抽出でき、以降はｆｓレート期間、そのデータがホール
ドされる。もちろん、オーディオサンプリングレートに
依存するタイプのインターフェースであれば、その他に
既知のＩ２Ｓや、ＳＰＤＩＦ（ＥＩＡＪ／ＣＰ１２０１
規格）などのフォーマットにおいても、要はサンプリン
グレート周期でパラレルデータが抽出できれば全て同じ
である。
データ処理動作を、図３に示すタイミングチャートを参
照して詳細に説明する。ＬＲＣＫ，ＢＣＫ、Ｓ−ＤＡＴ
Ａで示す３線フォーマットとしてよく知られているイン
ターフェースを受信する構成を例としている。したがっ
て、シリアル／パラレル変換されたＬ，Ｒｃｈデータ
は、ＬＲＣＫの立上がりでラッチすれば、Ｌｃｈデータ
が抽出でき、立下がりでラッチすれば、Ｒｃｈデータが
抽出でき、以降はｆｓレート期間、そのデータがホール
ドされる。もちろん、オーディオサンプリングレートに
依存するタイプのインターフェースであれば、その他に
既知のＩ２Ｓや、ＳＰＤＩＦ（ＥＩＡＪ／ＣＰ１２０１
規格）などのフォーマットにおいても、要はサンプリン
グレート周期でパラレルデータが抽出できれば全て同じ
である。
【００２４】このデータは、ラッチ回路１１ａにホール
ドされるが、これをそのままラッチ回路１１ｃで取り直
せば、前述した実施形態で説明した０次ホールドでデジ
タル加算する構成と同等である。１次補間データを生成
するためには、さらに、ラッチ回路１１ｂでデータを遅
延させることにより、タイミング的には、それぞれ時系
列的に連続する２個のデータ（ＬｎとＬn+1）を取得
し、各デジタルオーディオデータのゲインを１／２にす
る。実際には、２の補数表現（２'s-compliment）デジ
タルデータを１／２にするには、回路的に１ビットシフ
トするだけである。これらを加算すれば、平均値（Ｌｎ
＋Ｌn+1）／２が得られる。
ドされるが、これをそのままラッチ回路１１ｃで取り直
せば、前述した実施形態で説明した０次ホールドでデジ
タル加算する構成と同等である。１次補間データを生成
するためには、さらに、ラッチ回路１１ｂでデータを遅
延させることにより、タイミング的には、それぞれ時系
列的に連続する２個のデータ（ＬｎとＬn+1）を取得
し、各デジタルオーディオデータのゲインを１／２にす
る。実際には、２の補数表現（２'s-compliment）デジ
タルデータを１／２にするには、回路的に１ビットシフ
トするだけである。これらを加算すれば、平均値（Ｌｎ
＋Ｌn+1）／２が得られる。
【００２５】そして、ＬＲＣＫのタイミングでデータを
切り替えることによって、Ｌｎ，（Ｌｎ＋Ｌn+1）／
２，Ｌn+1，…のように、ｆｓレートの間を平均値で補
間した２倍のオーバーサンプリングデータを生成するこ
とができる。これをメインのｎ倍ｆｓ’にオーバーサン
プリングされたデータと加算する際は、ｆｓとｆｓ’と
が全く異なっていても構わず加算する。問題があるとす
れば、図中▼で示す２ｆｓレートでデータ変化する前後
のデータがｎ・ｆｓ’の周波数精度で誤差となり、初期
ｆｓレートにジッターが発生することである。しかし、
これは、主信号を処理するオーバーサンプリング次数を
高くすれば、例えば１２８倍程度に上げれば、聴感上は
十分な性能を得ることができる。
切り替えることによって、Ｌｎ，（Ｌｎ＋Ｌn+1）／
２，Ｌn+1，…のように、ｆｓレートの間を平均値で補
間した２倍のオーバーサンプリングデータを生成するこ
とができる。これをメインのｎ倍ｆｓ’にオーバーサン
プリングされたデータと加算する際は、ｆｓとｆｓ’と
が全く異なっていても構わず加算する。問題があるとす
れば、図中▼で示す２ｆｓレートでデータ変化する前後
のデータがｎ・ｆｓ’の周波数精度で誤差となり、初期
ｆｓレートにジッターが発生することである。しかし、
これは、主信号を処理するオーバーサンプリング次数を
高くすれば、例えば１２８倍程度に上げれば、聴感上は
十分な性能を得ることができる。
【００２６】Ｃ．第３実施形態 上述した実施形態では、非同期デジタルオーディオデー
タを音声再生する系について説明したが、一方では、こ
のデータを原データのまま記録・保存するシステムも必
要とされる場合が多い。この場合、本体装置として外部
インターフェース受信部と、さらに記録媒体（大容量メ
モリ等）までが一体となっていれば問題はない。しかし
ながら、現行では、一般に、これら装置は分離されてお
り、例えば記録装置には、コンピュータのメモリ／ハー
ドディスク、あるいはＤＡＴ（デジタルオーディオテー
プ）／ＭＤ（マイクロディスク）などがある。これら記
憶装置は、必ずそれらのコントローラと、コンピュータ
の場合にはＣＰＵ（中央処理装置）あるいはその他ペリ
フェラルとデータ通信する必要がある。該データ通信に
は、独自フォームでも構わないが、汎用的には共通イン
ターフェースが介在する。
タを音声再生する系について説明したが、一方では、こ
のデータを原データのまま記録・保存するシステムも必
要とされる場合が多い。この場合、本体装置として外部
インターフェース受信部と、さらに記録媒体（大容量メ
モリ等）までが一体となっていれば問題はない。しかし
ながら、現行では、一般に、これら装置は分離されてお
り、例えば記録装置には、コンピュータのメモリ／ハー
ドディスク、あるいはＤＡＴ（デジタルオーディオテー
プ）／ＭＤ（マイクロディスク）などがある。これら記
憶装置は、必ずそれらのコントローラと、コンピュータ
の場合にはＣＰＵ（中央処理装置）あるいはその他ペリ
フェラルとデータ通信する必要がある。該データ通信に
は、独自フォームでも構わないが、汎用的には共通イン
ターフェースが介在する。
【００２７】本第３実施形態では、それらあらゆるフォ
ーマットに適応・拡張して実施可能な、外部デジタルイ
ンターフェースからデータを受信し、異なるフォーマッ
トのデジタルインターフェースへ変換する回路を提供す
るものである。特に、本第３実施形態では、入力端子Ａ
が例えばデジタルオーディオのサンプリングレートｆｓ
に依存するデジタルインターフェースＩＦ１（入力）、
出力端子Ｂは別のサンプリングレートｆｓ’に依存、あ
るいは固定のデジタルインターフェースＩＦ２（出力）
とし、もちろん、サンプリングレートｆｓとサンプリン
グレートｆｓ’とは独立かつ非同期である。この場合、
ｆｓ＜ｆｓ’であれば、受信するサンプル数よりも送信
できるサンプル数の方が多いので、デジタルインターフ
ェース２へは間欠的にデータを送ることができる。その
際、有効データと無効データを、フラグと同時に送信す
ればよく、この方法は既知である。
ーマットに適応・拡張して実施可能な、外部デジタルイ
ンターフェースからデータを受信し、異なるフォーマッ
トのデジタルインターフェースへ変換する回路を提供す
るものである。特に、本第３実施形態では、入力端子Ａ
が例えばデジタルオーディオのサンプリングレートｆｓ
に依存するデジタルインターフェースＩＦ１（入力）、
出力端子Ｂは別のサンプリングレートｆｓ’に依存、あ
るいは固定のデジタルインターフェースＩＦ２（出力）
とし、もちろん、サンプリングレートｆｓとサンプリン
グレートｆｓ’とは独立かつ非同期である。この場合、
ｆｓ＜ｆｓ’であれば、受信するサンプル数よりも送信
できるサンプル数の方が多いので、デジタルインターフ
ェース２へは間欠的にデータを送ることができる。その
際、有効データと無効データを、フラグと同時に送信す
ればよく、この方法は既知である。
【００２８】ここで、図４は、本第３実施形態によるイ
ンターフェース変換回路の一構成例を示す回路図であ
る。図において、１９は、デジタルインターフェースＩ
Ｆ１を受信し、データとタイミングとを主線路インター
フェース処理回路２０および副線路インターフェース処
理回路２１に供給する受信回路である。主線路処理回路
２０は、上述した動作を実現するためのである。本第３
実施形態の特徴は、上述した方法を拡張したもので、例
えば、ｆｓ＞ｆｓ’の場合には、受信するサンプル数の
方が送信できるサンプル数より多いので、オーバーフロ
ーするデータに対して、副線路処理回路２１を備えてい
る。副線路処理回路２１は、主線路処理回路２０でオー
バーフローしたデータを含めて複数の線路にフラグでコ
ントロールしてデータを割り振りながら伝送するもので
ある。タイミング生成器２２は、マスタクロックＭＣＫ
を分周して主線路インターフェース処理回路２０および
副線路インターフェース処理回路２１に供給する。
ンターフェース変換回路の一構成例を示す回路図であ
る。図において、１９は、デジタルインターフェースＩ
Ｆ１を受信し、データとタイミングとを主線路インター
フェース処理回路２０および副線路インターフェース処
理回路２１に供給する受信回路である。主線路処理回路
２０は、上述した動作を実現するためのである。本第３
実施形態の特徴は、上述した方法を拡張したもので、例
えば、ｆｓ＞ｆｓ’の場合には、受信するサンプル数の
方が送信できるサンプル数より多いので、オーバーフロ
ーするデータに対して、副線路処理回路２１を備えてい
る。副線路処理回路２１は、主線路処理回路２０でオー
バーフローしたデータを含めて複数の線路にフラグでコ
ントロールしてデータを割り振りながら伝送するもので
ある。タイミング生成器２２は、マスタクロックＭＣＫ
を分周して主線路インターフェース処理回路２０および
副線路インターフェース処理回路２１に供給する。
【００２９】出力するデジタルインターフェースＩＦ２
は、前述したように、どのようなフォームであっても構
わない。例えば、主線路処理回路２０用の出力フォーム
を複数備えてもよい。また、１ｆｓ’内を複数のスロッ
トあるいはパケットに分割して同時に多くのデータを伝
送できるようなフォーマットであってもよい。この場
合、専用に定められた主線路用スロットの他に副線路用
スロットへデータを転送することになる。
は、前述したように、どのようなフォームであっても構
わない。例えば、主線路処理回路２０用の出力フォーム
を複数備えてもよい。また、１ｆｓ’内を複数のスロッ
トあるいはパケットに分割して同時に多くのデータを伝
送できるようなフォーマットであってもよい。この場
合、専用に定められた主線路用スロットの他に副線路用
スロットへデータを転送することになる。
【００３０】なお、スロット分割して多くのデータを転
送する方法そのものは既に実施されている。Ｉｎｔｅｌ
社がＰＣ（パーソナルコンピュータ）用のＡｕｄｉｏ
Ｃｏｄｅｃ仕様として公開している、Ａｕｄｉｏ Ｃｏ
ｄｅｃ‘９７ Ｒｅｖ２．１（Ｍａｙ ２２，１９９
８）版からその構造について図５を参照して説明する。
なお、以下では、ＡＣ９７と略す。ＡＣ９７インターフ
ェースは、ＳＹＮＣ，ＢＣＫ，Ｓ−ＤＡＴＡ−ＩＮ，Ｓ
−ＤＡＴＡ−ＯＵＴの４線からなる。従来の３線インタ
ーフェースと似ているが、異なるところは、ＢＣＫを２
５６ｆｓ’と高速にしてＳ−ＤＡＴＡをスロットに分割
し、多くのデータやコマンドの伝送を可能にしている。
送する方法そのものは既に実施されている。Ｉｎｔｅｌ
社がＰＣ（パーソナルコンピュータ）用のＡｕｄｉｏ
Ｃｏｄｅｃ仕様として公開している、Ａｕｄｉｏ Ｃｏ
ｄｅｃ‘９７ Ｒｅｖ２．１（Ｍａｙ ２２，１９９
８）版からその構造について図５を参照して説明する。
なお、以下では、ＡＣ９７と略す。ＡＣ９７インターフ
ェースは、ＳＹＮＣ，ＢＣＫ，Ｓ−ＤＡＴＡ−ＩＮ，Ｓ
−ＤＡＴＡ−ＯＵＴの４線からなる。従来の３線インタ
ーフェースと似ているが、異なるところは、ＢＣＫを２
５６ｆｓ’と高速にしてＳ−ＤＡＴＡをスロットに分割
し、多くのデータやコマンドの伝送を可能にしている。
【００３１】データは、入力と出力の２本に分離されて
いるだけであるので、その意味では、３線構成と同様で
ある。データ線は、１３スロットに分割され、スロット
０のみ１６ｂｉｔ構成で、フラグ類が載り、他スロット
は２０ｂｉｔ構成で、スロット１に制御用アドレス、ス
ロット２に制御データ、スロット３，４に主信号のステ
レオＬｃｈ／Ｒｃｈデータが載る。このように多くのデ
ータが高い周波数で多重伝送できるので、もはやＬｃｈ
／Ｒｃｈのみを分別するＬＲＣＫ信号という概念ではな
く、ｆｓ’サイクルのレートでフォーマット先頭を表す
ＳＹＮＣ信号となっている。
いるだけであるので、その意味では、３線構成と同様で
ある。データ線は、１３スロットに分割され、スロット
０のみ１６ｂｉｔ構成で、フラグ類が載り、他スロット
は２０ｂｉｔ構成で、スロット１に制御用アドレス、ス
ロット２に制御データ、スロット３，４に主信号のステ
レオＬｃｈ／Ｒｃｈデータが載る。このように多くのデ
ータが高い周波数で多重伝送できるので、もはやＬｃｈ
／Ｒｃｈのみを分別するＬＲＣＫ信号という概念ではな
く、ｆｓ’サイクルのレートでフォーマット先頭を表す
ＳＹＮＣ信号となっている。
【００３２】ＡＣ９７インターフェースのフォーマット
フレームは、ｆｓ’＝４８ｋＨｚ固定で使用されるよう
定められている。なお、固定レートのフォーマットでは
あるが、扱うデジタルオーディオデータ等は、サンプリ
ング周波数任意を前提に、フラグ類（スロット０の各ビ
ット）が用意され、各スロットデータが有効であるか無
効であるかを、このフラグで定義する。したがって、こ
のような構成において、本発明による副線路のデータと
フラグとを主線路以外のスロットに割り当てることで容
易に実現することが可能である。
フレームは、ｆｓ’＝４８ｋＨｚ固定で使用されるよう
定められている。なお、固定レートのフォーマットでは
あるが、扱うデジタルオーディオデータ等は、サンプリ
ング周波数任意を前提に、フラグ類（スロット０の各ビ
ット）が用意され、各スロットデータが有効であるか無
効であるかを、このフラグで定義する。したがって、こ
のような構成において、本発明による副線路のデータと
フラグとを主線路以外のスロットに割り当てることで容
易に実現することが可能である。
【００３３】図６は、本第３実施形態における主線路／
副線路インターフェース処理回路の一構成例を示す回路
図である。図において、３１は、シリアル−パラレル変
換回路、３２はパラレル−シリアル変換回路である。３
３は遅延回路、３４〜３７はバスドライバ−３ステート
回路、３８はバス線、３９はタイミング生成回路、４０
はインバータ回路、４１，４２はＮＡＮＤ回路、４３ａ
〜４３ｃはパラレルデータラッチ回路、４４ａ〜４４ｄ
はフリップフロップ回路である。入力インターフェース
は、先に述べた３線信号フォームを例に、出力は上述し
たＡＣ９７インターフェースフォームを例に１ｃｈデー
タ（Ｌｃｈ）のみを処理する構成で示している。
副線路インターフェース処理回路の一構成例を示す回路
図である。図において、３１は、シリアル−パラレル変
換回路、３２はパラレル−シリアル変換回路である。３
３は遅延回路、３４〜３７はバスドライバ−３ステート
回路、３８はバス線、３９はタイミング生成回路、４０
はインバータ回路、４１，４２はＮＡＮＤ回路、４３ａ
〜４３ｃはパラレルデータラッチ回路、４４ａ〜４４ｄ
はフリップフロップ回路である。入力インターフェース
は、先に述べた３線信号フォームを例に、出力は上述し
たＡＣ９７インターフェースフォームを例に１ｃｈデー
タ（Ｌｃｈ）のみを処理する構成で示している。
【００３４】シリアル−パラレル変換回路３１は、ｆｓ
レートのデジタルインターフェースＩＦ１からシリアル
データを受け、ラッチ回路４３ａでＬｃｈデータをラッ
チする。さらに、今度は、ｆｓ’から決まるタイミング
で、ラッチ回路４３ｂにデータを取り直す。このとき、
データがラッチされて準備できていると、フラグｆ１が
出力できるようフラグ処理としてフリップフロップ回路
４４ａ，４４ｂおよびＮＡＮＤ回路４１が動作する。そ
の後、準備できたフラグｆ１とデータＰＣＭ１とは、Ａ
Ｃ９７インターフェースフォーマットに従うタイミング
（ａ），（ｂ）に合わせてバス８にドライブされ、パラ
レル−シリアル変換回路３２からその他各種フォーマッ
トデータ（図示略）とともに、インターフェースＩＦ２
へ出力されると同時に、フラグｆ１がクリアされる。
レートのデジタルインターフェースＩＦ１からシリアル
データを受け、ラッチ回路４３ａでＬｃｈデータをラッ
チする。さらに、今度は、ｆｓ’から決まるタイミング
で、ラッチ回路４３ｂにデータを取り直す。このとき、
データがラッチされて準備できていると、フラグｆ１が
出力できるようフラグ処理としてフリップフロップ回路
４４ａ，４４ｂおよびＮＡＮＤ回路４１が動作する。そ
の後、準備できたフラグｆ１とデータＰＣＭ１とは、Ａ
Ｃ９７インターフェースフォーマットに従うタイミング
（ａ），（ｂ）に合わせてバス８にドライブされ、パラ
レル−シリアル変換回路３２からその他各種フォーマッ
トデータ（図示略）とともに、インターフェースＩＦ２
へ出力されると同時に、フラグｆ１がクリアされる。
【００３５】以上、主線路インターフェース変換処理回
路としての動作であるが、前述したように、ｆｓ＞ｆ
ｓ’となり、送信するデータＰＣＭ１の数よりも、受信
するサンプル数の方が多い場合には、副線路インターフ
ェース処理回路として以下に説明するように動作する。
まず、主線路インターフェースのフラグ回路としてフリ
ップフロップ回路４４ａがセットされているときに、さ
らに次のサンプル受信があった場合、すなわちオーバー
フローになった場合、副線路フラグ回路、フリップフロ
ップ回路４４ｃがセットされる。ここにセットされる
と、以降、ラッチ回路４３ａに更新されたデータは、ラ
ッチ回路４３ｃへ流れるようになる。そのときのＳＹＮ
Ｃフレームにて主線路と副線路とが同時にデータを送信
することになる。もちろん、副線路へ乗せるスロット
は、主線路と異なっており、バスドライブタイミング
は、図示する（ｄ）である。この（ａ）〜（ｄ）のタイ
ミングは、どのスロットにデータを載せるか、有効デー
タであるかにより、それぞれタイミング回路３９によっ
て制御される。但し、ＡＣ９７フォーマットに従えば、
フラグに関しては主／副ともスロット０の異なるビット
に乗せることになるので、実際としては、（ａ）と
（ｃ）とは同一タイミングである。
路としての動作であるが、前述したように、ｆｓ＞ｆ
ｓ’となり、送信するデータＰＣＭ１の数よりも、受信
するサンプル数の方が多い場合には、副線路インターフ
ェース処理回路として以下に説明するように動作する。
まず、主線路インターフェースのフラグ回路としてフリ
ップフロップ回路４４ａがセットされているときに、さ
らに次のサンプル受信があった場合、すなわちオーバー
フローになった場合、副線路フラグ回路、フリップフロ
ップ回路４４ｃがセットされる。ここにセットされる
と、以降、ラッチ回路４３ａに更新されたデータは、ラ
ッチ回路４３ｃへ流れるようになる。そのときのＳＹＮ
Ｃフレームにて主線路と副線路とが同時にデータを送信
することになる。もちろん、副線路へ乗せるスロット
は、主線路と異なっており、バスドライブタイミング
は、図示する（ｄ）である。この（ａ）〜（ｄ）のタイ
ミングは、どのスロットにデータを載せるか、有効デー
タであるかにより、それぞれタイミング回路３９によっ
て制御される。但し、ＡＣ９７フォーマットに従えば、
フラグに関しては主／副ともスロット０の異なるビット
に乗せることになるので、実際としては、（ａ）と
（ｃ）とは同一タイミングである。
【００３６】上述した動作について、図７のタイミング
チャートを参照してより詳細に説明する。図７では、Ｓ
ＹＮＣの立上がり付近のみを中心に簡略的に示してい
る。このＳＹＮＣの立上がりから次のＳＹＮＣの立上が
りまでが、ｆｓ’レートのフレームである。これに対し
て、ｆｓレートのＬＲＣＫについては、上記ＳＹＮＣと
非同期かつ異なるレートであるときに、いろいろなケー
スをフレーム（０）〜（４）に示している。ＬＲＣＫの
立上がりで受信データがラッチ回路４３ａに更新されて
いく。そのとき、フリップフロップ回路４４ａがセット
され、その後発生するＳＹＮＣによってフリップフロッ
プ回路４４ｂへフラグがラッチされると、ＮＡＮＤ回路
４１によってフリップフロップ回路４４ａがクリアされ
ると同時に、データはフリップフロップ回路４４ｂに移
ったフラグによってラッチ回路４３ｂにラッチされる。
チャートを参照してより詳細に説明する。図７では、Ｓ
ＹＮＣの立上がり付近のみを中心に簡略的に示してい
る。このＳＹＮＣの立上がりから次のＳＹＮＣの立上が
りまでが、ｆｓ’レートのフレームである。これに対し
て、ｆｓレートのＬＲＣＫについては、上記ＳＹＮＣと
非同期かつ異なるレートであるときに、いろいろなケー
スをフレーム（０）〜（４）に示している。ＬＲＣＫの
立上がりで受信データがラッチ回路４３ａに更新されて
いく。そのとき、フリップフロップ回路４４ａがセット
され、その後発生するＳＹＮＣによってフリップフロッ
プ回路４４ｂへフラグがラッチされると、ＮＡＮＤ回路
４１によってフリップフロップ回路４４ａがクリアされ
ると同時に、データはフリップフロップ回路４４ｂに移
ったフラグによってラッチ回路４３ｂにラッチされる。
【００３７】これは、前フレームの中で抽出されたデー
タが次のＳＹＮＣフレームでフラグと対応させて送信す
るための非同期吸収動作である。フラグは、ＳＹＮＣフ
レーム（１）のスロット０に相当するタイミング（ａ）
で出力され、データＬ０は特定のスロットに対応するタ
イミング（ｂ）で出力される。
タが次のＳＹＮＣフレームでフラグと対応させて送信す
るための非同期吸収動作である。フラグは、ＳＹＮＣフ
レーム（１）のスロット０に相当するタイミング（ａ）
で出力され、データＬ０は特定のスロットに対応するタ
イミング（ｂ）で出力される。
【００３８】フリップフロップ回路４４ｂのフラグ信号
は、インターフェースＩＦ２のフォーマットへ出力され
た時点（タイミング（ａ））でクリアされる。データの
受信がないフレーム（１）の場合には、フレーム（２）
へ出力するフォーマットデータへはフラグもデータもセ
ットされない。正確には、フラグ、データともに０に固
定して出力されている。
は、インターフェースＩＦ２のフォーマットへ出力され
た時点（タイミング（ａ））でクリアされる。データの
受信がないフレーム（１）の場合には、フレーム（２）
へ出力するフォーマットデータへはフラグもデータもセ
ットされない。正確には、フラグ、データともに０に固
定して出力されている。
【００３９】次のフレーム（２）においては、同一フレ
ーム内にＬＲＣＫによって２サンプルを受信する場合で
ある。まず、最初のデータＬ１を受信することによっ
て、フラグｆ１のベースがフリップフロップ回路４４ａ
にセットされ、２回目のＬ２データ受信が発生した場合
には、同一フレーム内の２回目であることをフリップフ
ロップ回路４４ａのステートで判定されて、フリップフ
ロップ回路４４ｃがセットされると同時に、Ｌ１データ
は、ラッチ回路４３ｃにラッチされ、ラッチ回路４３ａ
のデータは、新たに受信したデータＬ２へ更新される。
ーム内にＬＲＣＫによって２サンプルを受信する場合で
ある。まず、最初のデータＬ１を受信することによっ
て、フラグｆ１のベースがフリップフロップ回路４４ａ
にセットされ、２回目のＬ２データ受信が発生した場合
には、同一フレーム内の２回目であることをフリップフ
ロップ回路４４ａのステートで判定されて、フリップフ
ロップ回路４４ｃがセットされると同時に、Ｌ１データ
は、ラッチ回路４３ｃにラッチされ、ラッチ回路４３ａ
のデータは、新たに受信したデータＬ２へ更新される。
【００４０】ラッチ回路４３ｃにデータを移動する際の
タイミング関係を考慮して、図９に示すように、遅延回
路３３が挿入されている。副線路回路は、上述したよう
に、同一フレーム内に２回のデータ受信が発生しない限
り動作せず、ラッチ回路４３ｃは、次の２サンプル受信
が発生するまでデータを保持する。従って、ＳＹＮＣフ
レーム（３）では、データＬ２が主線路としてタイミン
グ（ｂ）のスロットへ、データＬ１は副線路としてタイ
ミング（ｄ）のスロットへ、同時にフラグｆ１，ｆ２
（スロット０のタイミング（ａ），（ｃ））とともに出
力できる。
タイミング関係を考慮して、図９に示すように、遅延回
路３３が挿入されている。副線路回路は、上述したよう
に、同一フレーム内に２回のデータ受信が発生しない限
り動作せず、ラッチ回路４３ｃは、次の２サンプル受信
が発生するまでデータを保持する。従って、ＳＹＮＣフ
レーム（３）では、データＬ２が主線路としてタイミン
グ（ｂ）のスロットへ、データＬ１は副線路としてタイ
ミング（ｄ）のスロットへ、同時にフラグｆ１，ｆ２
（スロット０のタイミング（ａ），（ｃ））とともに出
力できる。
【００４１】なお、主線路、副線路に同時にデータが出
力される場合には、受信データの時系列順序は、副線路
データの方が必ず先行することがインターフェース上の
仕様として約束されていれば何ら問題はない。
力される場合には、受信データの時系列順序は、副線路
データの方が必ず先行することがインターフェース上の
仕様として約束されていれば何ら問題はない。
【００４２】Ｄ．第４実施形態 次に、本発明の第４実施形態として、ＡＤ／ＤＡ変換機
能を有するシングルコーディックシステムに応用した例
について説明する。図８は、本第４実施形態による装置
の一構成例を示す回路図である。図において、Ｅは、本
コーディックシステムのインターフェースで、例えばＡ
Ｃ９７フォーマットである。５１〜５４は、上記インタ
ーフェースに従うメインのデジタルオーディオ入力／出
力回路である。５５は、オーバーサンプリングデジタル
フィルタ回路である。５７は、ΔΣ変調器、５８は、Ｄ
Ａ変換器、５９はデシメーションフィルタ回路、６０は
ΔΣ変調器、６１はタイミング生成回路、６２は水晶発
信回路である。
能を有するシングルコーディックシステムに応用した例
について説明する。図８は、本第４実施形態による装置
の一構成例を示す回路図である。図において、Ｅは、本
コーディックシステムのインターフェースで、例えばＡ
Ｃ９７フォーマットである。５１〜５４は、上記インタ
ーフェースに従うメインのデジタルオーディオ入力／出
力回路である。５５は、オーバーサンプリングデジタル
フィルタ回路である。５７は、ΔΣ変調器、５８は、Ｄ
Ａ変換器、５９はデシメーションフィルタ回路、６０は
ΔΣ変調器、６１はタイミング生成回路、６２は水晶発
信回路である。
【００４３】図示する破線で囲まれたブロックは、従来
のシングルチップのコーディックＬＳＩ等で実現されて
いるシステムである。そこへ新たに非同期デジタルイン
ターフェースＩＦ１を備えたサブオーディオソースへの
対応に拡張したい場合、その副オーディオ入力回路（受
信回路）７０を設けて、かつその再生バスに関しては、
前述した第１実施形態の図１で示したように、メインと
サブオーディオをデジタル加算器５６で加算すればよ
い。記録側に関しては、前述した第３実施形態の図４で
示したように、主線路出力回路５２と副線路出力回路５
３を設けるだけで、簡単かつローコストでサブオーディ
オソースの記録再生機能が組み込み可能となる。
のシングルチップのコーディックＬＳＩ等で実現されて
いるシステムである。そこへ新たに非同期デジタルイン
ターフェースＩＦ１を備えたサブオーディオソースへの
対応に拡張したい場合、その副オーディオ入力回路（受
信回路）７０を設けて、かつその再生バスに関しては、
前述した第１実施形態の図１で示したように、メインと
サブオーディオをデジタル加算器５６で加算すればよ
い。記録側に関しては、前述した第３実施形態の図４で
示したように、主線路出力回路５２と副線路出力回路５
３を設けるだけで、簡単かつローコストでサブオーディ
オソースの記録再生機能が組み込み可能となる。
【００４４】各オーディオがステレオ２チャネルとして
も、ＡＣ９７インターフェースへの出力は、Ｓ１〜Ｓ３
の合計６スロットを用いれば、メイン／サブを主／副線
路に分割して同時に伝送することができる。
も、ＡＣ９７インターフェースへの出力は、Ｓ１〜Ｓ３
の合計６スロットを用いれば、メイン／サブを主／副線
路に分割して同時に伝送することができる。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
フィルタ手段によってサンプリングレートのｎ倍にオー
バーサンプリングした第１のデジタルデータと、前記イ
ンターフェースを介して入力された第２のデジタルデー
タとを加算手段により直接加算した後、変換手段よって
アナログ信号に変換するようにしたので、全く異なるサ
ンプリングレートを有する第２のデジタルデータの特性
もそのまま伝達されてＤＡ変換されることになり、簡単
な構成で本体装置および外部からの両デジタルオーディ
オを再生することができるという利点が得られる。
フィルタ手段によってサンプリングレートのｎ倍にオー
バーサンプリングした第１のデジタルデータと、前記イ
ンターフェースを介して入力された第２のデジタルデー
タとを加算手段により直接加算した後、変換手段よって
アナログ信号に変換するようにしたので、全く異なるサ
ンプリングレートを有する第２のデジタルデータの特性
もそのまま伝達されてＤＡ変換されることになり、簡単
な構成で本体装置および外部からの両デジタルオーディ
オを再生することができるという利点が得られる。
【００４６】また、この発明によれば、前記第１のサン
プリングレートが前記第２のサンプリングレートより小
であるときには、主線制御手段により、前記第１のイン
ターフェースから入力されたデジタルデータを、フラグ
とともに主線路を用いて前記第２のインターフェースへ
間欠的に伝送する一方、前記第１のサンプリングレート
が前記第２のサンプリングレートより大であるときに
は、副線制御手段により、前記主線路による伝送だけで
はオーバーフローするデータを、フラグとともに副線路
を用いて前記第２のインターフェースへ伝送するように
したので、あらゆるデジタル情報に係り、記録において
も、簡単な構成で、受信されたデジタルデータを変換す
ることなく、忠実なデータのまま記録・伝送することが
できるという利点が得られる。
プリングレートが前記第２のサンプリングレートより小
であるときには、主線制御手段により、前記第１のイン
ターフェースから入力されたデジタルデータを、フラグ
とともに主線路を用いて前記第２のインターフェースへ
間欠的に伝送する一方、前記第１のサンプリングレート
が前記第２のサンプリングレートより大であるときに
は、副線制御手段により、前記主線路による伝送だけで
はオーバーフローするデータを、フラグとともに副線路
を用いて前記第２のインターフェースへ伝送するように
したので、あらゆるデジタル情報に係り、記録において
も、簡単な構成で、受信されたデジタルデータを変換す
ることなく、忠実なデータのまま記録・伝送することが
できるという利点が得られる。
【図１】 本発明の第１実施形態によるオーディオ再生
装置の一構成例を示す回路図である。
装置の一構成例を示す回路図である。
【図２】 本発明の第２実施形態によるオーディオ再生
装置の外部インターフェース受信回路の一構成例を示す
回路図である。
装置の外部インターフェース受信回路の一構成例を示す
回路図である。
【図３】 本第２実施形態による外部インターフェース
受信回路の動作を説明するためのタイミングチャートで
ある。
受信回路の動作を説明するためのタイミングチャートで
ある。
【図４】 本発明の第３実施形態によるインターフェー
ス変換回路の一構成例を示す回路図である。
ス変換回路の一構成例を示す回路図である。
【図５】 従来のデジタルインターフェースフォーマッ
ト例を示すタイミングチャートである。
ト例を示すタイミングチャートである。
【図６】 本第３実施形態によるインターフェース変換
回路の一構成例を示す回路図である。
回路の一構成例を示す回路図である。
【図７】 本第３実施形態によるインターフェース変換
回路の動作を説明するためのタイミングチャートであ
る。
回路の動作を説明するためのタイミングチャートであ
る。
【図８】 本第４実施形態による装置の一構成例を示す
回路図である。
回路図である。
１ 受信回路 ２ デジタルフィルタ回路（フィルタ手段） ３ ΔΣ変調器 ４ ローパスフィルタ（変換手段） ５ デジタル加算器（加算手段） ６ 分周器 ２０ 主線路インターフェース処理回路（主線制御手
段） ２１ 副線路インターフェース処理回路（副線制御手
段） ５１ 主オーディオ入力回路 ５２ 主線路出力回路 ５３ 副線路出力回路 ５４ 主オーディオ出力回路 ５５ オーバーサンプリングデジタルフィルタ回路（フ
ィルタ手段） ５６ デジタル加算器（加算手段） ５７ ΔΣ変調器 ５８ ＤＡ変換器（変換手段） ５９ デシメーションフィルタ回路 ６０ ΔΣ変調器 ６１ タイミング生成回路 ６２ 水晶発信回路 ７０ 副オーディオ入力回路
段） ２１ 副線路インターフェース処理回路（副線制御手
段） ５１ 主オーディオ入力回路 ５２ 主線路出力回路 ５３ 副線路出力回路 ５４ 主オーディオ出力回路 ５５ オーバーサンプリングデジタルフィルタ回路（フ
ィルタ手段） ５６ デジタル加算器（加算手段） ５７ ΔΣ変調器 ５８ ＤＡ変換器（変換手段） ５９ デシメーションフィルタ回路 ６０ ΔΣ変調器 ６１ タイミング生成回路 ６２ 水晶発信回路 ７０ 副オーディオ入力回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｈ 17/00 ６２１ Ｈ０３Ｈ 17/02 ６１５Ｅ 17/02 ６１５ Ｇ１０Ｌ 9/18 Ｚ
Claims (5)
- 【請求項１】 当該装置で主に処理される第１のデジタ
ルデータに加えて、当該装置から独立した外部装置か
ら、非同期でかつ自身のサンプリングレートに依存する
第２のデジタルデータが入力されるインターフェースを
備え、当該装置経由で再生するデジタルデータ再生装置
において、 第１のデジタルデータをそのサンプリングレートのｎ倍
にオーバーサンプリングするフィルタ手段と、 前記フィルタ手段によってオーバーサンプリングされた
第１のデジタルデータと、前記インターフェースを介し
て入力された第２のデジタルデータとを加算する加算手
段と、 前記加算手段によって加算されたデジタルデータをアナ
ログ信号に変換する変換手段とを具備することを特徴と
するデジタルデータ再生装置。 - 【請求項２】 前記インターフェースは、第２のデジタ
ルデータを、０次ホールドして前記加算器に供給するこ
とを特徴とする請求項１記載のデジタルデータ再生装
置。 - 【請求項３】 前記インターフェースは、前記第２のデ
ジタルデータを、１次補間して前記加算器に供給するこ
とを特徴とする請求項１記載のデジタルデータ再生装
置。 - 【請求項４】 第１のサンプリングレートでデジタルデ
ータを伝送する第１のインターフェースと、 前記第１のデジタルデータとは非同期で、かつ独立した
第２のサンプリングレートでデジタルデータを伝送する
第２のインターフェースと、 前記第１のインターフェースから入力されたデジタルデ
ータを、フラグとともに主線路を用いて前記第２のイン
ターフェースへ間欠的に伝送する主線制御手段と、 前記第１のサンプリングレートが前記第２のサンプリン
グレートより大であるときには、前記主線路による伝送
だけではオーバーフローするデータを、フラグとともに
副線路を用いて前記第２のインターフェースへ伝送する
副線制御手段とを具備することを特徴とするデジタルデ
ータ伝送装置。 - 【請求項５】 前記第２のインターフェースから入力さ
れる第２のデジタルデータをそのサンプリングレートの
ｎ倍にオーバーサンプリングするフィルタ手段と、 前記フィルタ手段によってオーバーサンプリングされた
第２のデジタルデータと、前記第１のインターフェース
を介して入力された第１のデジタルデータとを加算する
加算手段と、 前記加算手段によって加算されたデジタルデータをアナ
ログ信号に変換する変換手段とを具備することを特徴と
する請求項４記載のデジタルデータ伝送装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31034499A JP4061791B2 (ja) | 1999-10-29 | 1999-10-29 | デジタルデータ再生装置 |
| US09/695,204 US6683927B1 (en) | 1999-10-29 | 2000-10-24 | Digital data reproducing apparatus and method, digital data transmitting apparatus and method, and storage media therefor |
| TW089122442A TW501057B (en) | 1999-10-29 | 2000-10-25 | Digital data reproducing apparatus and method, digital data transmitting apparatus and method, and storage media therefor |
| EP00123176A EP1096367A3 (en) | 1999-10-29 | 2000-10-25 | Apparatus and method for digital data reproducing and transmitting, and storage media therefor |
| KR1020000063744A KR100702398B1 (ko) | 1999-10-29 | 2000-10-28 | 디지털 데이터 전송장치 및 방법, 및 그것을 위한 기억매체 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31034499A JP4061791B2 (ja) | 1999-10-29 | 1999-10-29 | デジタルデータ再生装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007268420A Division JP2008113429A (ja) | 2007-10-15 | 2007-10-15 | デジタルデータ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001127639A true JP2001127639A (ja) | 2001-05-11 |
| JP4061791B2 JP4061791B2 (ja) | 2008-03-19 |
Family
ID=18004113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31034499A Expired - Fee Related JP4061791B2 (ja) | 1999-10-29 | 1999-10-29 | デジタルデータ再生装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6683927B1 (ja) |
| EP (1) | EP1096367A3 (ja) |
| JP (1) | JP4061791B2 (ja) |
| KR (1) | KR100702398B1 (ja) |
| TW (1) | TW501057B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003001510A1 (fr) * | 2001-06-21 | 2003-01-03 | Sony Corporation | Appareil et procede de traitement de signaux numeriques et systeme de reproduction/reception de signaux numeriques |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7409056B2 (en) * | 2002-12-16 | 2008-08-05 | Broadcom Corporation | Switchboard for dual-rate single-band communication system |
| JP2004304536A (ja) * | 2003-03-31 | 2004-10-28 | Ricoh Co Ltd | 半導体装置及びその半導体装置を使用した携帯電話装置 |
| KR100771355B1 (ko) * | 2005-08-29 | 2007-10-29 | 주식회사 엘지화학 | 열가소성 수지 조성물 |
| TWI351683B (en) * | 2008-01-16 | 2011-11-01 | Mstar Semiconductor Inc | Speech enhancement device and method for the same |
| JP6169971B2 (ja) * | 2011-10-25 | 2017-07-26 | 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ | デジタル音響システム |
| US9123404B2 (en) * | 2012-01-10 | 2015-09-01 | Texas Instruments Incorporated | Self clocking for data extraction |
| TWI535276B (zh) * | 2012-06-18 | 2016-05-21 | 致伸科技股份有限公司 | 同步數位媒體播放器之音訊播放的方法與數位媒體控制器、數位音訊媒體播放器以及數位媒體伺服器 |
| TWI466481B (zh) * | 2012-06-18 | 2014-12-21 | Primax Electronics Ltd | 同步複數個數位媒體播放器之音訊播放的方法與數位媒體控制器，以及數位音訊媒體播放器 |
| CN109817230A (zh) * | 2019-03-27 | 2019-05-28 | 深圳悦美移动科技有限公司 | 一种数字音频信号的时序再生整形方法及其装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245667A (en) * | 1991-04-03 | 1993-09-14 | Frox, Inc. | Method and structure for synchronizing multiple, independently generated digital audio signals |
| KR0124379B1 (ko) * | 1993-07-12 | 1997-12-01 | 김광호 | 디지탈 데이타 수신기 |
| KR0136035B1 (ko) * | 1994-06-29 | 1998-05-15 | 배순훈 | 화음신호가 기록된 영상가요매체와 그 재생장치 |
| KR0120040Y1 (ko) * | 1994-09-07 | 1998-08-01 | 김광호 | 샘플링주파수가 다른 직렬디지탈오디오데이타 혼합장치 |
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| US6192428B1 (en) * | 1998-02-13 | 2001-02-20 | Intel Corporation | Method/apparatus for dynamically changing FIFO draining priority through asynchronous or isochronous DMA engines in response to packet type and predetermined high watermark being reached |
-
1999
- 1999-10-29 JP JP31034499A patent/JP4061791B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-24 US US09/695,204 patent/US6683927B1/en not_active Expired - Fee Related
- 2000-10-25 TW TW089122442A patent/TW501057B/zh active
- 2000-10-25 EP EP00123176A patent/EP1096367A3/en not_active Withdrawn
- 2000-10-28 KR KR1020000063744A patent/KR100702398B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1096367A3 (en) | 2005-07-13 |
| EP1096367A2 (en) | 2001-05-02 |
| US6683927B1 (en) | 2004-01-27 |
| JP4061791B2 (ja) | 2008-03-19 |
| KR100702398B1 (ko) | 2007-04-02 |
| TW501057B (en) | 2002-09-01 |
| KR20010051315A (ko) | 2001-06-25 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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