JP2001103105A - ディジタル受信機 - Google Patents
ディジタル受信機Info
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 シリアルＡ／Ｄ変換用のサンプリングクロッ
クを発生させる。 【解決手段】 ＩＦ信号をＡ／Ｄ変換させるサンプリン
グクロックに同期した高速クロックfhとＤＳＰから得ら
れるシンボル同期信号faを取り込んで、そのシンボル同
期信号faに同期したビット同期クロックfbとシリアルＡ
／Ｄ変換用のサンプリングクロックfsを生成する。
クを発生させる。 【解決手段】 ＩＦ信号をＡ／Ｄ変換させるサンプリン
グクロックに同期した高速クロックfhとＤＳＰから得ら
れるシンボル同期信号faを取り込んで、そのシンボル同
期信号faに同期したビット同期クロックfbとシリアルＡ
／Ｄ変換用のサンプリングクロックfsを生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル受信装
置において、表示用等に使用される受信強度信号等をシ
リアルＡ／Ｄ処理するためのサンプリングクロックを生
成する技術に関するものである。
置において、表示用等に使用される受信強度信号等をシ
リアルＡ／Ｄ処理するためのサンプリングクロックを生
成する技術に関するものである。
【０００２】
【従来の技術】図４に一般的なπ/4−QDPSK方式のディ
ジタル受信装置のブロック図を示す。アンテナ１で受信
された高周波信号はＲＦ回路２で455ＫHzのＩＦ信号に
周波数変換され、さらにシリアルＡ／Ｄ変換器３でアン
ダーサンプリング（例えば、サンプリングクロックは45
5ＫHz×4/25＝72.8ＫHz）されディジタル信号に変換さ
れてから、π/4−QDPSK信号からデータ再生を行うＤＳ
Ｐ（ディジタルシグナルプロッセサ）４に取り込まれ
る。５はＲＦ部２において検出された受信強度信号をデ
ィジタル信号に変換するパラレルＡ／Ｄ変換部であり、
ここでディジタル信号に変換された受信強度信号がＤＳ
Ｐ４に取り込まれて、受信強度表示用信号として処理さ
れる。６’はＤＳＰ４の処理に使用するビット同期クロ
ック（タイミング再生クロック）を生成するためのディ
ジタルＰＬＬ構成のタイミングクロック再生回路であ
る。
ジタル受信装置のブロック図を示す。アンテナ１で受信
された高周波信号はＲＦ回路２で455ＫHzのＩＦ信号に
周波数変換され、さらにシリアルＡ／Ｄ変換器３でアン
ダーサンプリング（例えば、サンプリングクロックは45
5ＫHz×4/25＝72.8ＫHz）されディジタル信号に変換さ
れてから、π/4−QDPSK信号からデータ再生を行うＤＳ
Ｐ（ディジタルシグナルプロッセサ）４に取り込まれ
る。５はＲＦ部２において検出された受信強度信号をデ
ィジタル信号に変換するパラレルＡ／Ｄ変換部であり、
ここでディジタル信号に変換された受信強度信号がＤＳ
Ｐ４に取り込まれて、受信強度表示用信号として処理さ
れる。６’はＤＳＰ４の処理に使用するビット同期クロ
ック（タイミング再生クロック）を生成するためのディ
ジタルＰＬＬ構成のタイミングクロック再生回路であ
る。
【０００３】ところで、従来のタイミングクロック再生
回路６’では、Ａ／Ｄ変換器５用としてシンボルクロッ
ク（ビット同期クロックの２倍の周期）のみを出力し
て、このクロックを使用してＡ／Ｄ変換器５におけるサ
ンプリングを行っていた。
回路６’では、Ａ／Ｄ変換器５用としてシンボルクロッ
ク（ビット同期クロックの２倍の周期）のみを出力し
て、このクロックを使用してＡ／Ｄ変換器５におけるサ
ンプリングを行っていた。
【０００４】
【発明が解決しようとする課題】ところが、シンボルク
ロックは遅い（例えば、4.8ＫHz）ため、Ａ／Ｄ変換器
５は前記したようにパラレル形式にせざるを得ず、シス
テムの小型化を図ることができず、信号配線数と回路規
模が大きくなるという問題があった。
ロックは遅い（例えば、4.8ＫHz）ため、Ａ／Ｄ変換器
５は前記したようにパラレル形式にせざるを得ず、シス
テムの小型化を図ることができず、信号配線数と回路規
模が大きくなるという問題があった。
【０００５】本発明の目的は、受信強度信号用のシリア
ルＡ／Ｄ変換に好適なサンプリングクロック信号を生成
し、上記した問題を解決することである。
ルＡ／Ｄ変換に好適なサンプリングクロック信号を生成
し、上記した問題を解決することである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
の第１の発明は、受信信号をＩＦ信号に周波数変換する
ＲＦ回路と、該ＲＦ回路から出力するＩＦ信号をディジ
タル信号に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の
出力データを取り込んでデータを再生するＤＳＰと、前
記Ａ／Ｄ変換器用の第１サンプリングパルスに同期した
高速クロックと前記ＤＳＰから出力するシンボル同期信
号に基づいて前記ＤＳＰ処理用のビット同期クロックを
作成するタイミングクロック再生回路とを具備するディ
ジタル受信機であって、前記タイミングクロック再生回
路に、前記ビット同期クロックに同期し且つ前記ビット
同期クロックの偶数倍の第２サンプリングクロックを再
生させるクロック生成手段を具備させて構成した。
の第１の発明は、受信信号をＩＦ信号に周波数変換する
ＲＦ回路と、該ＲＦ回路から出力するＩＦ信号をディジ
タル信号に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の
出力データを取り込んでデータを再生するＤＳＰと、前
記Ａ／Ｄ変換器用の第１サンプリングパルスに同期した
高速クロックと前記ＤＳＰから出力するシンボル同期信
号に基づいて前記ＤＳＰ処理用のビット同期クロックを
作成するタイミングクロック再生回路とを具備するディ
ジタル受信機であって、前記タイミングクロック再生回
路に、前記ビット同期クロックに同期し且つ前記ビット
同期クロックの偶数倍の第２サンプリングクロックを再
生させるクロック生成手段を具備させて構成した。
【０００７】第２の発明は、第１の発明において、前記
タイミングクロック再生回路が、前記高速クロックをカ
ウントする第１カウンタと、該第１カウンタのＡカウン
ト毎に前記第２サンプリングクロックを発生させる第１
デコーダと、前記第１カウンタのリセット毎に前記ビッ
ト同期クロックを発生させる第２デコーダと、前記第１
カウンタのＮカウント毎にパルスを発生する第３デコー
ダと、前記第１カウンタのＮ＋１カウント毎にパルスを
発生させる第４デコーダと、前記第３デコーダ又は前記
第４データの出力を選択して前記第１カウンタのリセッ
ト信号とするセレクタと、前記ビット同期クロックをカ
ウントする第２カウンタと、前記第２カウンタが所定カ
ウントすると前記セレクタを前記第４デコーダ側に切り
替え、且つ前記シンボル同期信号が到来するとリセット
されて前記セレクタを前記第３デコーダ側に復帰させる
ＦＦ回路とを具備し、前記第１カウンタが、前記シンボ
ル同期信号に対して前記ビット同期クロックの位相が進
むとＮ＋１カウント毎にリセットされ、遅れるとＮカウ
ント毎にリセットされるようにした。
タイミングクロック再生回路が、前記高速クロックをカ
ウントする第１カウンタと、該第１カウンタのＡカウン
ト毎に前記第２サンプリングクロックを発生させる第１
デコーダと、前記第１カウンタのリセット毎に前記ビッ
ト同期クロックを発生させる第２デコーダと、前記第１
カウンタのＮカウント毎にパルスを発生する第３デコー
ダと、前記第１カウンタのＮ＋１カウント毎にパルスを
発生させる第４デコーダと、前記第３デコーダ又は前記
第４データの出力を選択して前記第１カウンタのリセッ
ト信号とするセレクタと、前記ビット同期クロックをカ
ウントする第２カウンタと、前記第２カウンタが所定カ
ウントすると前記セレクタを前記第４デコーダ側に切り
替え、且つ前記シンボル同期信号が到来するとリセット
されて前記セレクタを前記第３デコーダ側に復帰させる
ＦＦ回路とを具備し、前記第１カウンタが、前記シンボ
ル同期信号に対して前記ビット同期クロックの位相が進
むとＮ＋１カウント毎にリセットされ、遅れるとＮカウ
ント毎にリセットされるようにした。
【０００８】第３の発明は、第１又は第２の発明におい
て、前記ＲＦ回路から得られる受信強度信号をＡ／Ｄ変
換して前記ＤＳＰに表示用信号として送るシリアルＡ／
Ｄ変換器を具備し、該シリアルＡ／Ｄ変換器が前記第２
サンプリングクロックによりサンプリングされるように
した。
て、前記ＲＦ回路から得られる受信強度信号をＡ／Ｄ変
換して前記ＤＳＰに表示用信号として送るシリアルＡ／
Ｄ変換器を具備し、該シリアルＡ／Ｄ変換器が前記第２
サンプリングクロックによりサンプリングされるように
した。
【０００９】
【発明の実施の形態】図１は本発明の実施形態のタイミ
ングクロック再生回路６とＤＳＰ４を示すブロック図で
ある。ここでは、ＤＳＰ４の割込みクロックとしてＡ／
Ｄ変換器３の前記したサンプリングクロック（72.8ＫH
z）の周波数に同期した2.3296ＭHz（＝72.8ＫHz×32）
の高速クロックfhを用いる。そして、タイミング再生回
路６では、この高速クロックfhとＤＳＰ４から得られる
シンボル同期信号fa（2.4ＫHz）を取り込んで、そのシ
ンボル同期信号faに同期したほぼ9.6ＫHzのビット同期
クロック（タイミング再生クロック）fbと、同様にシン
ボル同期信号faに同期したほぼ153.6ＫHzのサンプリン
グクロックfsを生成させる。以下、詳しく説明する。
ングクロック再生回路６とＤＳＰ４を示すブロック図で
ある。ここでは、ＤＳＰ４の割込みクロックとしてＡ／
Ｄ変換器３の前記したサンプリングクロック（72.8ＫH
z）の周波数に同期した2.3296ＭHz（＝72.8ＫHz×32）
の高速クロックfhを用いる。そして、タイミング再生回
路６では、この高速クロックfhとＤＳＰ４から得られる
シンボル同期信号fa（2.4ＫHz）を取り込んで、そのシ
ンボル同期信号faに同期したほぼ9.6ＫHzのビット同期
クロック（タイミング再生クロック）fbと、同様にシン
ボル同期信号faに同期したほぼ153.6ＫHzのサンプリン
グクロックfsを生成させる。以下、詳しく説明する。
【００１０】ＤＳＰ４は、高速クロック信号fhを割込み
信号として取り込んでπ/4−QDPSK信号を復号処理する
復号データ処理部４０１や、２シンボルあたり１パルス
のシンボル同期信号fa（シンボル周波数が4.8ＫHzでは
周波数2.4ＫHz）を出力する２シンボル復号検出器４０
２を具備する。
信号として取り込んでπ/4−QDPSK信号を復号処理する
復号データ処理部４０１や、２シンボルあたり１パルス
のシンボル同期信号fa（シンボル周波数が4.8ＫHzでは
周波数2.4ＫHz）を出力する２シンボル復号検出器４０
２を具備する。
【００１１】タイミングクロック再生回路６はディジタ
ルＰＬＬ回路で構成されている。６０１は高速クロック
信号fhをカウントする７ビットの第１カウンタである。
６０２はこの第１カウンタ６０１のカウント値をデコー
ドして７カウント毎に１個のパルスを出力する第１デコ
ーダ、６０３は第１カウンタ６０１が０リセットされる
毎に１個のパルスを出す第２デコーダ、６０４は第１カ
ウンタ６０１が「０〜１２０」カウント（つまり１２１
カウント）すると１個のパルスを出す第３デコーダ、６
０５は第１カウンタ６０１が「０〜１２１」カウント
（つまり１２２カウント）すると１個のパルスを出す第
４デコーダである。
ルＰＬＬ回路で構成されている。６０１は高速クロック
信号fhをカウントする７ビットの第１カウンタである。
６０２はこの第１カウンタ６０１のカウント値をデコー
ドして７カウント毎に１個のパルスを出力する第１デコ
ーダ、６０３は第１カウンタ６０１が０リセットされる
毎に１個のパルスを出す第２デコーダ、６０４は第１カ
ウンタ６０１が「０〜１２０」カウント（つまり１２１
カウント）すると１個のパルスを出す第３デコーダ、６
０５は第１カウンタ６０１が「０〜１２１」カウント
（つまり１２２カウント）すると１個のパルスを出す第
４デコーダである。
【００１２】６０６はセレクタであり、制御端子６０６
ａが「Ｌ」のとき第３データ６０４の出力を選択し、
「Ｈ」のとき第４デコーダ６０５の出力を選択して、第
１カウンタ６０１にリセット信号として出力する。６０
７はビット同期クロックfbをカウントする３ビットの第
２カウンタである。６０８はその第２カウンタ６０７の
ＭＳＢ出力の「Ｈ」の立ち上がりタイミングを取り込む
ＤＦＦ回路、６０９は第２デコーダ６０３の出力クロッ
クをデューティ５０％に波形整形すると共に２分周する
ＴＦＦ回路、６１０は第１デコーダ６０２の各出力パル
スを加算する加算器、６１１はその加算器６１０の出力
信号をデューティ５０％に波形整形すると共に２分周し
て、受信強度信号をディジタル化するためのシリアルＡ
／Ｄ変換器（図４のＡ／Ｄ変換器をシリアル形式にした
もの）用のサンプリングクロックfsを生成するＴＦＦ回
路である。
ａが「Ｌ」のとき第３データ６０４の出力を選択し、
「Ｈ」のとき第４デコーダ６０５の出力を選択して、第
１カウンタ６０１にリセット信号として出力する。６０
７はビット同期クロックfbをカウントする３ビットの第
２カウンタである。６０８はその第２カウンタ６０７の
ＭＳＢ出力の「Ｈ」の立ち上がりタイミングを取り込む
ＤＦＦ回路、６０９は第２デコーダ６０３の出力クロッ
クをデューティ５０％に波形整形すると共に２分周する
ＴＦＦ回路、６１０は第１デコーダ６０２の各出力パル
スを加算する加算器、６１１はその加算器６１０の出力
信号をデューティ５０％に波形整形すると共に２分周し
て、受信強度信号をディジタル化するためのシリアルＡ
／Ｄ変換器（図４のＡ／Ｄ変換器をシリアル形式にした
もの）用のサンプリングクロックfsを生成するＴＦＦ回
路である。
【００１３】なお、ＤＳＰ４からはスタートフラグ（パ
ワーオンリセット信号）がリセット信号として第１カウ
ンタ６０１，第２カウンタ６０７，ＤＦＦ回路６０８、
ＴＦＦ回路６０９に入力している。また、２シンボル復
号検出器４０２からのシンボル同期信号faは、ＤＦＦ回
路６０８にリセット信号として入力している。
ワーオンリセット信号）がリセット信号として第１カウ
ンタ６０１，第２カウンタ６０７，ＤＦＦ回路６０８、
ＴＦＦ回路６０９に入力している。また、２シンボル復
号検出器４０２からのシンボル同期信号faは、ＤＦＦ回
路６０８にリセット信号として入力している。
【００１４】図２は上記した第１デコーダ６０２、加算
器６１０、ＴＦＦ回路６１１の部分の詳細を示す図であ
る。第１デコーダ６０２は、カウンタ値「D1＝０」デコ
ーダ６０２ａ，カウンタ値「D2＝７」デコーダ６０２
ｂ，・・・・・、カウント値「D16＝１１４」デコーダ
６０２ｐのように、第１カウンタ６０１に入力する高速
クロックfhの８パルスのピッチでカウント値が異なる１
６個のデコーダからなる。なお、加算器６１０はこの１
６個のデコーダ６０２ａ〜６０２ｐの出力を加算する論
理和回路からなる。
器６１０、ＴＦＦ回路６１１の部分の詳細を示す図であ
る。第１デコーダ６０２は、カウンタ値「D1＝０」デコ
ーダ６０２ａ，カウンタ値「D2＝７」デコーダ６０２
ｂ，・・・・・、カウント値「D16＝１１４」デコーダ
６０２ｐのように、第１カウンタ６０１に入力する高速
クロックfhの８パルスのピッチでカウント値が異なる１
６個のデコーダからなる。なお、加算器６１０はこの１
６個のデコーダ６０２ａ〜６０２ｐの出力を加算する論
理和回路からなる。
【００１５】さて、以上説明したタイミングクロック再
生回路６では、ＤＳＰ４が動作する以前では、ＤＦＦ回
路６０８が第２カウンタ６０７のＭＳＢを検出した後も
リセットされずその出力は「Ｈ」のままであるので、セ
レクタ６０６が第４デコーダ６０５の出力を選択してい
る。このため、第１カウンタ６０１は高速クロックfhを
「１２２」カウントする毎にリセットされる。よって、
第２デコーダ６０３では、高速クロックfhの「１２２」
パルス毎に出力を出し、これがＴＦＦ回路６０９で整形
２分周されるので、ビット同期クロックfbは、 fb＝fh／（122×2）＝2.3296ＭHz／244＝9.55ＫHz ・・・(1) で自走している。
生回路６では、ＤＳＰ４が動作する以前では、ＤＦＦ回
路６０８が第２カウンタ６０７のＭＳＢを検出した後も
リセットされずその出力は「Ｈ」のままであるので、セ
レクタ６０６が第４デコーダ６０５の出力を選択してい
る。このため、第１カウンタ６０１は高速クロックfhを
「１２２」カウントする毎にリセットされる。よって、
第２デコーダ６０３では、高速クロックfhの「１２２」
パルス毎に出力を出し、これがＴＦＦ回路６０９で整形
２分周されるので、ビット同期クロックfbは、 fb＝fh／（122×2）＝2.3296ＭHz／244＝9.55ＫHz ・・・(1) で自走している。
【００１６】また、第１デコーダ６０２においては、第
１カウンタ６０１でのカウンタ値が「０」、「７」、
「１６」、・・・・・・、「１１４」と７カウントする
毎にパルスが出力し、それがＴＦＦ回路６１１で整形２
分周されるが、その第１カウンタ６０１は１２２カウン
ト毎にリセットされるので、サンプリングクロックfs
が、 fs＝fb×16＝9.5475ＫHz×16＝152.76ＫHz ・・・(2) で自走している。
１カウンタ６０１でのカウンタ値が「０」、「７」、
「１６」、・・・・・・、「１１４」と７カウントする
毎にパルスが出力し、それがＴＦＦ回路６１１で整形２
分周されるが、その第１カウンタ６０１は１２２カウン
ト毎にリセットされるので、サンプリングクロックfs
が、 fs＝fb×16＝9.5475ＫHz×16＝152.76ＫHz ・・・(2) で自走している。
【００１７】次に、ＤＳＰ４が動作を開始し、スタート
フラグが一時的に「Ｈ」になると第１カウンタ６０１，
第２カウンタ６０６，ＤＦＦ回路６０７，ＴＦＦ回路６
０８、６０９がリセットされ、また２シンボル復号検出
器４０２からシンボル同期信号fa（＝2.4ＫHz）が出力
するとその周期でＴＦＦ回路６０８がリセットされるよ
うになる。このため、ビット同期クロックfbの位相と、
ＤＳＰ４から出力するシンボル同期信号faの位相が第２
カウンタ６０７とＤＦＦ回路６０８で比較される。
フラグが一時的に「Ｈ」になると第１カウンタ６０１，
第２カウンタ６０６，ＤＦＦ回路６０７，ＴＦＦ回路６
０８、６０９がリセットされ、また２シンボル復号検出
器４０２からシンボル同期信号fa（＝2.4ＫHz）が出力
するとその周期でＴＦＦ回路６０８がリセットされるよ
うになる。このため、ビット同期クロックfbの位相と、
ＤＳＰ４から出力するシンボル同期信号faの位相が第２
カウンタ６０７とＤＦＦ回路６０８で比較される。
【００１８】すなわち、ビット同期クロックfbを第２カ
ウンタ６０７が４カウントしそのＭＳＢが「Ｈ」になる
とＤＦＦ回路６０８から「Ｈ」の信号が出力してセレク
タ６０６が第４デコーダ６０５の出力を選択するが、次
にシンボル同期信号faが「Ｈ」になると、ＤＦＦ回路６
０８はリセットされてその出力が「Ｌ」になり、セレク
タ６０６が第３デコーダ６０４の出力を選択する（図３
参照）。
ウンタ６０７が４カウントしそのＭＳＢが「Ｈ」になる
とＤＦＦ回路６０８から「Ｈ」の信号が出力してセレク
タ６０６が第４デコーダ６０５の出力を選択するが、次
にシンボル同期信号faが「Ｈ」になると、ＤＦＦ回路６
０８はリセットされてその出力が「Ｌ」になり、セレク
タ６０６が第３デコーダ６０４の出力を選択する（図３
参照）。
【００１９】以上によって、ビット同期クロックfbがシ
ンボル同期クロックfaに比べて位相が進んでいるときは
第４デコーダ６０５の出力が選択され、逆に遅れている
ときは第３デコーダ６０４の出力が選択される。
ンボル同期クロックfaに比べて位相が進んでいるときは
第４デコーダ６０５の出力が選択され、逆に遅れている
ときは第３デコーダ６０４の出力が選択される。
【００２０】そして、第４デコーダ６０５の出力が選択
されるときは第１カウンタ６０１が１２２カウント毎に
リセットされるでビット同期クロックfbの周波数が、前
記式(1)で表される周波数（9.55ＫHz）となり、第３デ
コーダ６０４の出力が選択されるときは第１カウンタ６
０１が１２１カウント毎にリセットされるのでビット同
期クロックfbの周波数が、 fb＝fh／（121×2）＝2.3296ＭHz／242＝9.63ＫHz ・・・(3) となる。すなわち、ビット同期クロックfbは、シンボル
同期信号faに同期するように、9.55ＫHz〜9.63ＫHzの間
の周波数に調整され、ほぼ9.6ＫHzとなって出力する。
されるときは第１カウンタ６０１が１２２カウント毎に
リセットされるでビット同期クロックfbの周波数が、前
記式(1)で表される周波数（9.55ＫHz）となり、第３デ
コーダ６０４の出力が選択されるときは第１カウンタ６
０１が１２１カウント毎にリセットされるのでビット同
期クロックfbの周波数が、 fb＝fh／（121×2）＝2.3296ＭHz／242＝9.63ＫHz ・・・(3) となる。すなわち、ビット同期クロックfbは、シンボル
同期信号faに同期するように、9.55ＫHz〜9.63ＫHzの間
の周波数に調整され、ほぼ9.6ＫHzとなって出力する。
【００２１】一方、サンプリングクロックfsの周波数
は、第１カウンタ６０１が１２２カウント毎にリセット
されるときは、前記式(2)に示したように、152.76ＫHz
となり、１２１カウント毎にリセットされるときは、 fs＝fb×16＝9.62ＫHz×16＝153.99ＫHz ・・・(4) となる。すなわち、サンプリングクロックfsは、シンボ
ル同期信号faに同期するように、152.76ＫHz〜153.99Ｋ
Hzの間の周波数に調整され、ほぼ153.6ＫHzとなって出
力する。
は、第１カウンタ６０１が１２２カウント毎にリセット
されるときは、前記式(2)に示したように、152.76ＫHz
となり、１２１カウント毎にリセットされるときは、 fs＝fb×16＝9.62ＫHz×16＝153.99ＫHz ・・・(4) となる。すなわち、サンプリングクロックfsは、シンボ
ル同期信号faに同期するように、152.76ＫHz〜153.99Ｋ
Hzの間の周波数に調整され、ほぼ153.6ＫHzとなって出
力する。
【００２２】以上のように、タイミング再生クロックで
あるビット同期クロックfbの１６倍のサンプリングクロ
ックfsが得られるので、図４に示したパラレルＡ／Ｄ変
換器５をシリアルＡ／Ｄ変換器に置換し、そのサンプリ
ングクロックfsでサンプリングすることができるように
なる。
あるビット同期クロックfbの１６倍のサンプリングクロ
ックfsが得られるので、図４に示したパラレルＡ／Ｄ変
換器５をシリアルＡ／Ｄ変換器に置換し、そのサンプリ
ングクロックfsでサンプリングすることができるように
なる。
【００２３】よって、ＤＳＰ４とこのシリアルＡ／Ｄ変
換器の間のデータ信号線を１本にして、配線の省スペー
ス化を実現できる。また、シリアルＡ／Ｄ変換器はパラ
レルＡ／Ｄ変換器に比べて小型であり、この面からも省
スペース化を実現できる。
換器の間のデータ信号線を１本にして、配線の省スペー
ス化を実現できる。また、シリアルＡ／Ｄ変換器はパラ
レルＡ／Ｄ変換器に比べて小型であり、この面からも省
スペース化を実現できる。
【００２４】なお、以上の説明では周波数やカウンタの
ビット数を具体的に示したがこれはあくまでも１例であ
り、これに限られることなく、種々変更できることは勿
論である。
ビット数を具体的に示したがこれはあくまでも１例であ
り、これに限られることなく、種々変更できることは勿
論である。
【００２５】すなわち、復号データ処理部４０１に入力
するＩＦ信号の周波数は455ＫHzでなく、任意の周波数f
iでよい。このとき、高速クロックfhの周波数はfh＝fi
×ｎ／ｍとなる（ｎは２Ｍの３２倍で、Ｍはシンボル
数）。また、２シンボル復号検出器４０２はＭシンボル
復号検出器として、Ｍシンボルを１周期とするシンボル
同期信号をfaとして出力させればよい。ただし、fa＝fb
／２Ｍである。また、fs＝fb×16としたが、fs＝fb×32
またはそれ以上としても良い。また、第１カウンタ６０
１のビット数は、log2（fh／2fb）＋１の整数値であれ
ば良い。また、第２カウンタ６０７のビット数はＭ＋１
ビットであれば良い。また、第３デコーダ６０４のカウ
ント数Ｎはfh／２fbの整数値であれば良く、第４デコー
ダ６０５のカウント数はＮ＋１であれば良い。さらに、
第１デコーダ６０２については、D2＝Ｐ｛Ｐ＝[Ｎ＋
（Ｎ＋１）]/(２×１６)の整数値}とすると、D3＝2P、
・・・、D16＝15Pとなり、Ｐカウント毎に１個のパルス
を出力する。
するＩＦ信号の周波数は455ＫHzでなく、任意の周波数f
iでよい。このとき、高速クロックfhの周波数はfh＝fi
×ｎ／ｍとなる（ｎは２Ｍの３２倍で、Ｍはシンボル
数）。また、２シンボル復号検出器４０２はＭシンボル
復号検出器として、Ｍシンボルを１周期とするシンボル
同期信号をfaとして出力させればよい。ただし、fa＝fb
／２Ｍである。また、fs＝fb×16としたが、fs＝fb×32
またはそれ以上としても良い。また、第１カウンタ６０
１のビット数は、log2（fh／2fb）＋１の整数値であれ
ば良い。また、第２カウンタ６０７のビット数はＭ＋１
ビットであれば良い。また、第３デコーダ６０４のカウ
ント数Ｎはfh／２fbの整数値であれば良く、第４デコー
ダ６０５のカウント数はＮ＋１であれば良い。さらに、
第１デコーダ６０２については、D2＝Ｐ｛Ｐ＝[Ｎ＋
（Ｎ＋１）]/(２×１６)の整数値}とすると、D3＝2P、
・・・、D16＝15Pとなり、Ｐカウント毎に１個のパルス
を出力する。
【００２６】また、以上では受信強度信号をシリアルＡ
／Ｄ変換する場合について説明しているが、他の外部情
報をＤＳＰに取り込むシリアルＡ／Ｄ変換用のサンプリ
ングパルス生成にも適用できることは勿論である。
／Ｄ変換する場合について説明しているが、他の外部情
報をＤＳＰに取り込むシリアルＡ／Ｄ変換用のサンプリ
ングパルス生成にも適用できることは勿論である。
【００２７】
【発明の効果】以上から本発明によれば、ＤＳＰに受信
強度信号等の外部情報信号を取り込む際に、比較的小型
で配線の少ないシリアルＡ／Ｄ変換器を使用可能とな
り、全体の小型化が可能となる利点がある。
強度信号等の外部情報信号を取り込む際に、比較的小型
で配線の少ないシリアルＡ／Ｄ変換器を使用可能とな
り、全体の小型化が可能となる利点がある。
【図１】 本発明の実施形態のＤＳＰとタイミングクロ
ック再生回路の回路図である。
ック再生回路の回路図である。
【図２】 図１の第１デコーダ部分の詳細なブロック図
である。
である。
【図３】 図１のタイミングクロック再生回路の動作の
タイミングチャートである。
タイミングチャートである。
【図４】 ディジタル受信機のブロック図である。
Claims (3)
- 【請求項１】受信信号をＩＦ信号に周波数変換するＲＦ
回路と、該ＲＦ回路から出力するＩＦ信号をディジタル
信号に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力
データを取り込んでデータを再生するＤＳＰと、前記Ａ
／Ｄ変換器用の第１サンプリングパルスに同期した高速
クロックと前記ＤＳＰから出力するシンボル同期信号に
基づいて前記ＤＳＰ処理用のビット同期クロックを作成
するタイミングクロック再生回路とを具備するディジタ
ル受信機であって、 前記タイミングクロック再生回路に、前記ビット同期ク
ロックに同期し且つ前記ビット同期クロックの偶数倍の
第２サンプリングクロックを再生させるクロック生成手
段を具備させたことを特徴とするディジタル受信機。 - 【請求項２】前記タイミングクロック再生回路が、前記
高速クロックをカウントする第１カウンタと、該第１カ
ウンタのＡカウント毎に前記第２サンプリングクロック
を発生させる第１デコーダと、前記第１カウンタのリセ
ット毎に前記ビット同期クロックを発生させる第２デコ
ーダと、前記第１カウンタのＮカウント毎にパルスを発
生する第３デコーダと、前記第１カウンタのＮ＋１カウ
ント毎にパルスを発生させる第４デコーダと、前記第３
デコーダ又は前記第４データの出力を選択して前記第１
カウンタのリセット信号とするセレクタと、前記ビット
同期クロックをカウントする第２カウンタと、前記第２
カウンタが所定カウントすると前記セレクタを前記第４
デコーダ側に切り替え、且つ前記シンボル同期信号が到
来するとリセットされて前記セレクタを前記第３デコー
ダ側に復帰させるＦＦ回路とを具備し、 前記第１カウンタが、前記シンボル同期信号に対して前
記ビット同期クロックの位相が進むとＮ＋１カウント毎
にリセットされ、遅れるとＮカウント毎にリセットされ
るようにしたことを特徴とするディジタル受信機。 - 【請求項３】前記ＲＦ回路から得られる受信強度信号を
Ａ／Ｄ変換して前記ＤＳＰに表示用信号として送るシリ
アルＡ／Ｄ変換器を具備し、該シリアルＡ／Ｄ変換器が
前記第２サンプリングクロックによりサンプリングされ
るようにしたことを特徴とする請求項１又は２に記載の
ディジタル受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27873799A JP4221842B2 (ja) | 1999-09-30 | 1999-09-30 | ディジタル受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27873799A JP4221842B2 (ja) | 1999-09-30 | 1999-09-30 | ディジタル受信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001103105A true JP2001103105A (ja) | 2001-04-13 |
| JP4221842B2 JP4221842B2 (ja) | 2009-02-12 |
Family
ID=17601515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27873799A Expired - Fee Related JP4221842B2 (ja) | 1999-09-30 | 1999-09-30 | ディジタル受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4221842B2 (ja) |
-
1999
- 1999-09-30 JP JP27873799A patent/JP4221842B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4221842B2 (ja) | 2009-02-12 |
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