JP4221842B2 - ディジタル受信機 - Google Patents
ディジタル受信機 Download PDFInfo
- Publication number
- JP4221842B2 JP4221842B2 JP27873799A JP27873799A JP4221842B2 JP 4221842 B2 JP4221842 B2 JP 4221842B2 JP 27873799 A JP27873799 A JP 27873799A JP 27873799 A JP27873799 A JP 27873799A JP 4221842 B2 JP4221842 B2 JP 4221842B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- counter
- signal
- decoder
- counts
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル受信装置において、表示用等に使用される受信強度信号等をシリアルＡ／Ｄ処理するためのサンプリングクロックを生成する技術に関するものである。
【０００２】
【従来の技術】
図４に一般的なπ/4−QDPSK方式のディジタル受信装置のブロック図を示す。アンテナ１で受信された高周波信号はＲＦ回路２で455ＫHzのＩＦ信号に周波数変換され、さらにシリアルＡ／Ｄ変換器３でアンダーサンプリング（例えば、サンプリングクロックは455ＫHz×4/25＝72.8ＫHz）されディジタル信号に変換されてから、π/4−QDPSK信号からデータ再生を行うＤＳＰ（ディジタルシグナルプロッセサ）４に取り込まれる。５はＲＦ部２において検出された受信強度信号をディジタル信号に変換するパラレルＡ／Ｄ変換部であり、ここでディジタル信号に変換された受信強度信号がＤＳＰ４に取り込まれて、受信強度表示用信号として処理される。６’はＤＳＰ４の処理に使用するビット同期クロック（タイミング再生クロック）を生成するためのディジタルＰＬＬ構成のタイミングクロック再生回路である。
【０００３】
ところで、従来のタイミングクロック再生回路６’では、Ａ／Ｄ変換器５用としてシンボルクロック（ビット同期クロックの２倍の周期）のみを出力して、このクロックを使用してＡ／Ｄ変換器５におけるサンプリングを行っていた。
【０００４】
【発明が解決しようとする課題】
ところが、シンボルクロックは遅い（例えば、4.8ＫHz）ため、Ａ／Ｄ変換器５は前記したようにパラレル形式にせざるを得ず、システムの小型化を図ることができず、信号配線数と回路規模が大きくなるという問題があった。
【０００５】
本発明の目的は、受信強度信号用のシリアルＡ／Ｄ変換に好適なサンプリングクロック信号を生成し、上記した問題を解決することである。
【０００６】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、受信信号をＩＦ信号に周波数変換するＲＦ回路と、該ＲＦ回路から出力するＩＦ信号をディジタル信号に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力データを取り込んでデータを再生するＤＳＰと、前記Ａ／Ｄ変換器用の第１サンプリングパルスに同期した高速クロックと前記ＤＳＰから出力するシンボル同期信号に基づいて前記ＤＳＰ処理用のビット同期クロックを作成するタイミングクロック再生回路とを具備するディジタル受信機であって、前記タイミングクロック再生回路に、前記ビット同期クロックに同期し且つ前記ビット同期クロックの偶数倍の第２サンプリングクロックを再生させるクロック生成手段を具備させて構成した。
【０００７】
第２の発明は、第１の発明において、前記タイミングクロック再生回路が、前記高速クロックをカウントする第１カウンタと、該第１カウンタのＡカウント毎に前記第２サンプリングクロックを発生させる第１デコーダと、前記第１カウンタのリセット毎に前記ビット同期クロックを発生させる第２デコーダと、前記第１カウンタのＮカウント毎にパルスを発生する第３デコーダと、前記第１カウンタのＮ＋１カウント毎にパルスを発生させる第４デコーダと、前記第３デコーダ又は前記第４データの出力を選択して前記第１カウンタのリセット信号とするセレクタと、前記ビット同期クロックをカウントする第２カウンタと、前記第２カウンタが所定カウントすると前記セレクタを前記第４デコーダ側に切り替え、且つ前記シンボル同期信号が到来するとリセットされて前記セレクタを前記第３デコーダ側に復帰させるＦＦ回路とを具備し、前記第１カウンタが、前記シンボル同期信号に対して前記ビット同期クロックの位相が進むとＮ＋１カウント毎にリセットされ、遅れるとＮカウント毎にリセットされるようにした。
【０００８】
第３の発明は、第１又は第２の発明において、前記ＲＦ回路から得られる受信強度信号をＡ／Ｄ変換して前記ＤＳＰに表示用信号として送るシリアルＡ／Ｄ変換器を具備し、該シリアルＡ／Ｄ変換器が前記第２サンプリングクロックによりサンプリングされるようにした。
【０００９】
【発明の実施の形態】
図１は本発明の実施形態のタイミングクロック再生回路６とＤＳＰ４を示すブロック図である。ここでは、ＤＳＰ４の割込みクロックとしてＡ／Ｄ変換器３の前記したサンプリングクロック（72.8ＫHz）の周波数に同期した2.3296ＭHz（＝72.8ＫHz×32）の高速クロックfhを用いる。そして、タイミング再生回路６では、この高速クロックfhとＤＳＰ４から得られるシンボル同期信号fa（2.4ＫHz）を取り込んで、そのシンボル同期信号faに同期したほぼ9.6ＫHzのビット同期クロック（タイミング再生クロック）fbと、同様にシンボル同期信号faに同期したほぼ153.6ＫHzのサンプリングクロックfsを生成させる。以下、詳しく説明する。
【００１０】
ＤＳＰ４は、高速クロック信号fhを割込み信号として取り込んでπ/4−QDPSK信号を復号処理する復号データ処理部４０１や、２シンボルあたり１パルスのシンボル同期信号fa（シンボル周波数が4.8ＫHzでは周波数2.4ＫHz）を出力する２シンボル復号検出器４０２を具備する。
【００１１】
タイミングクロック再生回路６はディジタルＰＬＬ回路で構成されている。６０１は高速クロック信号fhをカウントする７ビットの第１カウンタである。６０２はこの第１カウンタ６０１のカウント値をデコードして７カウント毎に１個のパルスを出力する第１デコーダ、６０３は第１カウンタ６０１が０リセットされる毎に１個のパルスを出す第２デコーダ、６０４は第１カウンタ６０１が「０〜１２０」カウント（つまり１２１カウント）すると１個のパルスを出す第３デコーダ、６０５は第１カウンタ６０１が「０〜１２１」カウント（つまり１２２カウント）すると１個のパルスを出す第４デコーダである。
【００１２】
６０６はセレクタであり、制御端子６０６ａが「Ｌ」のとき第３データ６０４の出力を選択し、「Ｈ」のとき第４デコーダ６０５の出力を選択して、第１カウンタ６０１にリセット信号として出力する。６０７はビット同期クロックfbをカウントする３ビットの第２カウンタである。６０８はその第２カウンタ６０７のＭＳＢ出力の「Ｈ」の立ち上がりタイミングを取り込むＤＦＦ回路、６０９は第２デコーダ６０３の出力クロックをデューティ５０％に波形整形すると共に２分周するＴＦＦ回路、６１０は第１デコーダ６０２の各出力パルスを加算する加算器、６１１はその加算器６１０の出力信号をデューティ５０％に波形整形すると共に２分周して、受信強度信号をディジタル化するためのシリアルＡ／Ｄ変換器（図４のＡ／Ｄ変換器をシリアル形式にしたもの）用のサンプリングクロックfsを生成するＴＦＦ回路である。
【００１３】
なお、ＤＳＰ４からはスタートフラグ（パワーオンリセット信号）がリセット信号として第１カウンタ６０１，第２カウンタ６０７，ＤＦＦ回路６０８、ＴＦＦ回路６０９に入力している。また、２シンボル復号検出器４０２からのシンボル同期信号faは、ＤＦＦ回路６０８にリセット信号として入力している。
【００１４】
図２は上記した第１デコーダ６０２、加算器６１０、ＴＦＦ回路６１１の部分の詳細を示す図である。第１デコーダ６０２は、カウンタ値「D1＝０」デコーダ６０２ａ，カウンタ値「D2＝７」デコーダ６０２ｂ，・・・・・、カウント値「D16＝１１４」デコーダ６０２ｐのように、第１カウンタ６０１に入力する高速クロックfhの８パルスのピッチでカウント値が異なる１６個のデコーダからなる。なお、加算器６１０はこの１６個のデコーダ６０２ａ〜６０２ｐの出力を加算する論理和回路からなる。
【００１５】
さて、以上説明したタイミングクロック再生回路６では、ＤＳＰ４が動作する以前では、ＤＦＦ回路６０８が第２カウンタ６０７のＭＳＢを検出した後もリセットされずその出力は「Ｈ」のままであるので、セレクタ６０６が第４デコーダ６０５の出力を選択している。このため、第１カウンタ６０１は高速クロックfhを「１２２」カウントする毎にリセットされる。よって、第２デコーダ６０３では、高速クロックfhの「１２２」パルス毎に出力を出し、これがＴＦＦ回路６０９で整形２分周されるので、ビット同期クロックfbは、
fb＝fh／（122×2）＝2.3296ＭHz／244＝9.55ＫHz ・・・(1)
で自走している。
【００１６】
また、第１デコーダ６０２においては、第１カウンタ６０１でのカウンタ値が「０」、「７」、「１６」、・・・・・・、「１１４」と７カウントする毎にパルスが出力し、それがＴＦＦ回路６１１で整形２分周されるが、その第１カウンタ６０１は１２２カウント毎にリセットされるので、サンプリングクロックfsが、
fs＝fb×16＝9.5475ＫHz×16＝152.76ＫHz ・・・(2)
で自走している。
【００１７】
次に、ＤＳＰ４が動作を開始し、スタートフラグが一時的に「Ｈ」になると第１カウンタ６０１，第２カウンタ６０６，ＤＦＦ回路６０７，ＴＦＦ回路６０８、６０９がリセットされ、また２シンボル復号検出器４０２からシンボル同期信号fa（＝2.4ＫHz）が出力するとその周期でＴＦＦ回路６０８がリセットされるようになる。このため、ビット同期クロックfbの位相と、ＤＳＰ４から出力するシンボル同期信号faの位相が第２カウンタ６０７とＤＦＦ回路６０８で比較される。
【００１８】
すなわち、ビット同期クロックfbを第２カウンタ６０７が４カウントしそのＭＳＢが「Ｈ」になるとＤＦＦ回路６０８から「Ｈ」の信号が出力してセレクタ６０６が第４デコーダ６０５の出力を選択するが、次にシンボル同期信号faが「Ｈ」になると、ＤＦＦ回路６０８はリセットされてその出力が「Ｌ」になり、セレクタ６０６が第３デコーダ６０４の出力を選択する（図３参照）。
【００１９】
以上によって、ビット同期クロックfbがシンボル同期クロックfaに比べて位相が進んでいるときは第４デコーダ６０５の出力が選択され、逆に遅れているときは第３デコーダ６０４の出力が選択される。
【００２０】
そして、第４デコーダ６０５の出力が選択されるときは第１カウンタ６０１が１２２カウント毎にリセットされるでビット同期クロックfbの周波数が、前記式(1)で表される周波数（9.55ＫHz）となり、第３デコーダ６０４の出力が選択されるときは第１カウンタ６０１が１２１カウント毎にリセットされるのでビット同期クロックfbの周波数が、
fb＝fh／（121×2）＝2.3296ＭHz／242＝9.63ＫHz ・・・(3)
となる。すなわち、ビット同期クロックfbは、シンボル同期信号faに同期するように、9.55ＫHz〜9.63ＫHzの間の周波数に調整され、ほぼ9.6ＫHzとなって出力する。
【００２１】
一方、サンプリングクロックfsの周波数は、第１カウンタ６０１が１２２カウント毎にリセットされるときは、前記式(2)に示したように、152.76ＫHzとなり、１２１カウント毎にリセットされるときは、
fs＝fb×16＝9.62ＫHz×16＝153.99ＫHz ・・・(4)
となる。すなわち、サンプリングクロックfsは、シンボル同期信号faに同期するように、152.76ＫHz〜153.99ＫHzの間の周波数に調整され、ほぼ153.6ＫHzとなって出力する。
【００２２】
以上のように、タイミング再生クロックであるビット同期クロックfbの１６倍のサンプリングクロックfsが得られるので、図４に示したパラレルＡ／Ｄ変換器５をシリアルＡ／Ｄ変換器に置換し、そのサンプリングクロックfsでサンプリングすることができるようになる。
【００２３】
よって、ＤＳＰ４とこのシリアルＡ／Ｄ変換器の間のデータ信号線を１本にして、配線の省スペース化を実現できる。また、シリアルＡ／Ｄ変換器はパラレルＡ／Ｄ変換器に比べて小型であり、この面からも省スペース化を実現できる。
【００２４】
なお、以上の説明では周波数やカウンタのビット数を具体的に示したがこれはあくまでも１例であり、これに限られることなく、種々変更できることは勿論である。
【００２５】
すなわち、復号データ処理部４０１に入力するＩＦ信号の周波数は455ＫHzでなく、任意の周波数fiでよい。このとき、高速クロックfhの周波数はfh＝fi×ｎ／ｍとなる（ｎは２Ｍの３２倍で、Ｍはシンボル数）。また、２シンボル復号検出器４０２はＭシンボル復号検出器として、Ｍシンボルを１周期とするシンボル同期信号をfaとして出力させればよい。ただし、fa＝fb／２Ｍである。また、fs＝fb×16としたが、fs＝fb×32またはそれ以上としても良い。また、第１カウンタ６０１のビット数は、log2（fh／2fb）＋１の整数値であれば良い。また、第２カウンタ６０７のビット数はＭ＋１ビットであれば良い。また、第３デコーダ６０４のカウント数Ｎはfh／２fbの整数値であれば良く、第４デコーダ６０５のカウント数はＮ＋１であれば良い。さらに、第１デコーダ６０２については、D2＝Ｐ｛Ｐ＝[Ｎ＋（Ｎ＋１）]/(２×１６)の整数値}とすると、D3＝2P、・・・、D16＝15Pとなり、Ｐカウント毎に１個のパルスを出力する。
【００２６】
また、以上では受信強度信号をシリアルＡ／Ｄ変換する場合について説明しているが、他の外部情報をＤＳＰに取り込むシリアルＡ／Ｄ変換用のサンプリングパルス生成にも適用できることは勿論である。
【００２７】
【発明の効果】
以上から本発明によれば、ＤＳＰに受信強度信号等の外部情報信号を取り込む際に、比較的小型で配線の少ないシリアルＡ／Ｄ変換器を使用可能となり、全体の小型化が可能となる利点がある。
【図面の簡単な説明】
【図１】 本発明の実施形態のＤＳＰとタイミングクロック再生回路の回路図である。
【図２】 図１の第１デコーダ部分の詳細なブロック図である。
【図３】 図１のタイミングクロック再生回路の動作のタイミングチャートである。
【図４】 ディジタル受信機のブロック図である。
【発明の属する技術分野】
本発明は、ディジタル受信装置において、表示用等に使用される受信強度信号等をシリアルＡ／Ｄ処理するためのサンプリングクロックを生成する技術に関するものである。
【０００２】
【従来の技術】
図４に一般的なπ/4−QDPSK方式のディジタル受信装置のブロック図を示す。アンテナ１で受信された高周波信号はＲＦ回路２で455ＫHzのＩＦ信号に周波数変換され、さらにシリアルＡ／Ｄ変換器３でアンダーサンプリング（例えば、サンプリングクロックは455ＫHz×4/25＝72.8ＫHz）されディジタル信号に変換されてから、π/4−QDPSK信号からデータ再生を行うＤＳＰ（ディジタルシグナルプロッセサ）４に取り込まれる。５はＲＦ部２において検出された受信強度信号をディジタル信号に変換するパラレルＡ／Ｄ変換部であり、ここでディジタル信号に変換された受信強度信号がＤＳＰ４に取り込まれて、受信強度表示用信号として処理される。６’はＤＳＰ４の処理に使用するビット同期クロック（タイミング再生クロック）を生成するためのディジタルＰＬＬ構成のタイミングクロック再生回路である。
【０００３】
ところで、従来のタイミングクロック再生回路６’では、Ａ／Ｄ変換器５用としてシンボルクロック（ビット同期クロックの２倍の周期）のみを出力して、このクロックを使用してＡ／Ｄ変換器５におけるサンプリングを行っていた。
【０００４】
【発明が解決しようとする課題】
ところが、シンボルクロックは遅い（例えば、4.8ＫHz）ため、Ａ／Ｄ変換器５は前記したようにパラレル形式にせざるを得ず、システムの小型化を図ることができず、信号配線数と回路規模が大きくなるという問題があった。
【０００５】
本発明の目的は、受信強度信号用のシリアルＡ／Ｄ変換に好適なサンプリングクロック信号を生成し、上記した問題を解決することである。
【０００６】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、受信信号をＩＦ信号に周波数変換するＲＦ回路と、該ＲＦ回路から出力するＩＦ信号をディジタル信号に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力データを取り込んでデータを再生するＤＳＰと、前記Ａ／Ｄ変換器用の第１サンプリングパルスに同期した高速クロックと前記ＤＳＰから出力するシンボル同期信号に基づいて前記ＤＳＰ処理用のビット同期クロックを作成するタイミングクロック再生回路とを具備するディジタル受信機であって、前記タイミングクロック再生回路に、前記ビット同期クロックに同期し且つ前記ビット同期クロックの偶数倍の第２サンプリングクロックを再生させるクロック生成手段を具備させて構成した。
【０００７】
第２の発明は、第１の発明において、前記タイミングクロック再生回路が、前記高速クロックをカウントする第１カウンタと、該第１カウンタのＡカウント毎に前記第２サンプリングクロックを発生させる第１デコーダと、前記第１カウンタのリセット毎に前記ビット同期クロックを発生させる第２デコーダと、前記第１カウンタのＮカウント毎にパルスを発生する第３デコーダと、前記第１カウンタのＮ＋１カウント毎にパルスを発生させる第４デコーダと、前記第３デコーダ又は前記第４データの出力を選択して前記第１カウンタのリセット信号とするセレクタと、前記ビット同期クロックをカウントする第２カウンタと、前記第２カウンタが所定カウントすると前記セレクタを前記第４デコーダ側に切り替え、且つ前記シンボル同期信号が到来するとリセットされて前記セレクタを前記第３デコーダ側に復帰させるＦＦ回路とを具備し、前記第１カウンタが、前記シンボル同期信号に対して前記ビット同期クロックの位相が進むとＮ＋１カウント毎にリセットされ、遅れるとＮカウント毎にリセットされるようにした。
【０００８】
第３の発明は、第１又は第２の発明において、前記ＲＦ回路から得られる受信強度信号をＡ／Ｄ変換して前記ＤＳＰに表示用信号として送るシリアルＡ／Ｄ変換器を具備し、該シリアルＡ／Ｄ変換器が前記第２サンプリングクロックによりサンプリングされるようにした。
【０００９】
【発明の実施の形態】
図１は本発明の実施形態のタイミングクロック再生回路６とＤＳＰ４を示すブロック図である。ここでは、ＤＳＰ４の割込みクロックとしてＡ／Ｄ変換器３の前記したサンプリングクロック（72.8ＫHz）の周波数に同期した2.3296ＭHz（＝72.8ＫHz×32）の高速クロックfhを用いる。そして、タイミング再生回路６では、この高速クロックfhとＤＳＰ４から得られるシンボル同期信号fa（2.4ＫHz）を取り込んで、そのシンボル同期信号faに同期したほぼ9.6ＫHzのビット同期クロック（タイミング再生クロック）fbと、同様にシンボル同期信号faに同期したほぼ153.6ＫHzのサンプリングクロックfsを生成させる。以下、詳しく説明する。
【００１０】
ＤＳＰ４は、高速クロック信号fhを割込み信号として取り込んでπ/4−QDPSK信号を復号処理する復号データ処理部４０１や、２シンボルあたり１パルスのシンボル同期信号fa（シンボル周波数が4.8ＫHzでは周波数2.4ＫHz）を出力する２シンボル復号検出器４０２を具備する。
【００１１】
タイミングクロック再生回路６はディジタルＰＬＬ回路で構成されている。６０１は高速クロック信号fhをカウントする７ビットの第１カウンタである。６０２はこの第１カウンタ６０１のカウント値をデコードして７カウント毎に１個のパルスを出力する第１デコーダ、６０３は第１カウンタ６０１が０リセットされる毎に１個のパルスを出す第２デコーダ、６０４は第１カウンタ６０１が「０〜１２０」カウント（つまり１２１カウント）すると１個のパルスを出す第３デコーダ、６０５は第１カウンタ６０１が「０〜１２１」カウント（つまり１２２カウント）すると１個のパルスを出す第４デコーダである。
【００１２】
６０６はセレクタであり、制御端子６０６ａが「Ｌ」のとき第３データ６０４の出力を選択し、「Ｈ」のとき第４デコーダ６０５の出力を選択して、第１カウンタ６０１にリセット信号として出力する。６０７はビット同期クロックfbをカウントする３ビットの第２カウンタである。６０８はその第２カウンタ６０７のＭＳＢ出力の「Ｈ」の立ち上がりタイミングを取り込むＤＦＦ回路、６０９は第２デコーダ６０３の出力クロックをデューティ５０％に波形整形すると共に２分周するＴＦＦ回路、６１０は第１デコーダ６０２の各出力パルスを加算する加算器、６１１はその加算器６１０の出力信号をデューティ５０％に波形整形すると共に２分周して、受信強度信号をディジタル化するためのシリアルＡ／Ｄ変換器（図４のＡ／Ｄ変換器をシリアル形式にしたもの）用のサンプリングクロックfsを生成するＴＦＦ回路である。
【００１３】
なお、ＤＳＰ４からはスタートフラグ（パワーオンリセット信号）がリセット信号として第１カウンタ６０１，第２カウンタ６０７，ＤＦＦ回路６０８、ＴＦＦ回路６０９に入力している。また、２シンボル復号検出器４０２からのシンボル同期信号faは、ＤＦＦ回路６０８にリセット信号として入力している。
【００１４】
図２は上記した第１デコーダ６０２、加算器６１０、ＴＦＦ回路６１１の部分の詳細を示す図である。第１デコーダ６０２は、カウンタ値「D1＝０」デコーダ６０２ａ，カウンタ値「D2＝７」デコーダ６０２ｂ，・・・・・、カウント値「D16＝１１４」デコーダ６０２ｐのように、第１カウンタ６０１に入力する高速クロックfhの８パルスのピッチでカウント値が異なる１６個のデコーダからなる。なお、加算器６１０はこの１６個のデコーダ６０２ａ〜６０２ｐの出力を加算する論理和回路からなる。
【００１５】
さて、以上説明したタイミングクロック再生回路６では、ＤＳＰ４が動作する以前では、ＤＦＦ回路６０８が第２カウンタ６０７のＭＳＢを検出した後もリセットされずその出力は「Ｈ」のままであるので、セレクタ６０６が第４デコーダ６０５の出力を選択している。このため、第１カウンタ６０１は高速クロックfhを「１２２」カウントする毎にリセットされる。よって、第２デコーダ６０３では、高速クロックfhの「１２２」パルス毎に出力を出し、これがＴＦＦ回路６０９で整形２分周されるので、ビット同期クロックfbは、
fb＝fh／（122×2）＝2.3296ＭHz／244＝9.55ＫHz ・・・(1)
で自走している。
【００１６】
また、第１デコーダ６０２においては、第１カウンタ６０１でのカウンタ値が「０」、「７」、「１６」、・・・・・・、「１１４」と７カウントする毎にパルスが出力し、それがＴＦＦ回路６１１で整形２分周されるが、その第１カウンタ６０１は１２２カウント毎にリセットされるので、サンプリングクロックfsが、
fs＝fb×16＝9.5475ＫHz×16＝152.76ＫHz ・・・(2)
で自走している。
【００１７】
次に、ＤＳＰ４が動作を開始し、スタートフラグが一時的に「Ｈ」になると第１カウンタ６０１，第２カウンタ６０６，ＤＦＦ回路６０７，ＴＦＦ回路６０８、６０９がリセットされ、また２シンボル復号検出器４０２からシンボル同期信号fa（＝2.4ＫHz）が出力するとその周期でＴＦＦ回路６０８がリセットされるようになる。このため、ビット同期クロックfbの位相と、ＤＳＰ４から出力するシンボル同期信号faの位相が第２カウンタ６０７とＤＦＦ回路６０８で比較される。
【００１８】
すなわち、ビット同期クロックfbを第２カウンタ６０７が４カウントしそのＭＳＢが「Ｈ」になるとＤＦＦ回路６０８から「Ｈ」の信号が出力してセレクタ６０６が第４デコーダ６０５の出力を選択するが、次にシンボル同期信号faが「Ｈ」になると、ＤＦＦ回路６０８はリセットされてその出力が「Ｌ」になり、セレクタ６０６が第３デコーダ６０４の出力を選択する（図３参照）。
【００１９】
以上によって、ビット同期クロックfbがシンボル同期クロックfaに比べて位相が進んでいるときは第４デコーダ６０５の出力が選択され、逆に遅れているときは第３デコーダ６０４の出力が選択される。
【００２０】
そして、第４デコーダ６０５の出力が選択されるときは第１カウンタ６０１が１２２カウント毎にリセットされるでビット同期クロックfbの周波数が、前記式(1)で表される周波数（9.55ＫHz）となり、第３デコーダ６０４の出力が選択されるときは第１カウンタ６０１が１２１カウント毎にリセットされるのでビット同期クロックfbの周波数が、
fb＝fh／（121×2）＝2.3296ＭHz／242＝9.63ＫHz ・・・(3)
となる。すなわち、ビット同期クロックfbは、シンボル同期信号faに同期するように、9.55ＫHz〜9.63ＫHzの間の周波数に調整され、ほぼ9.6ＫHzとなって出力する。
【００２１】
一方、サンプリングクロックfsの周波数は、第１カウンタ６０１が１２２カウント毎にリセットされるときは、前記式(2)に示したように、152.76ＫHzとなり、１２１カウント毎にリセットされるときは、
fs＝fb×16＝9.62ＫHz×16＝153.99ＫHz ・・・(4)
となる。すなわち、サンプリングクロックfsは、シンボル同期信号faに同期するように、152.76ＫHz〜153.99ＫHzの間の周波数に調整され、ほぼ153.6ＫHzとなって出力する。
【００２２】
以上のように、タイミング再生クロックであるビット同期クロックfbの１６倍のサンプリングクロックfsが得られるので、図４に示したパラレルＡ／Ｄ変換器５をシリアルＡ／Ｄ変換器に置換し、そのサンプリングクロックfsでサンプリングすることができるようになる。
【００２３】
よって、ＤＳＰ４とこのシリアルＡ／Ｄ変換器の間のデータ信号線を１本にして、配線の省スペース化を実現できる。また、シリアルＡ／Ｄ変換器はパラレルＡ／Ｄ変換器に比べて小型であり、この面からも省スペース化を実現できる。
【００２４】
なお、以上の説明では周波数やカウンタのビット数を具体的に示したがこれはあくまでも１例であり、これに限られることなく、種々変更できることは勿論である。
【００２５】
すなわち、復号データ処理部４０１に入力するＩＦ信号の周波数は455ＫHzでなく、任意の周波数fiでよい。このとき、高速クロックfhの周波数はfh＝fi×ｎ／ｍとなる（ｎは２Ｍの３２倍で、Ｍはシンボル数）。また、２シンボル復号検出器４０２はＭシンボル復号検出器として、Ｍシンボルを１周期とするシンボル同期信号をfaとして出力させればよい。ただし、fa＝fb／２Ｍである。また、fs＝fb×16としたが、fs＝fb×32またはそれ以上としても良い。また、第１カウンタ６０１のビット数は、log2（fh／2fb）＋１の整数値であれば良い。また、第２カウンタ６０７のビット数はＭ＋１ビットであれば良い。また、第３デコーダ６０４のカウント数Ｎはfh／２fbの整数値であれば良く、第４デコーダ６０５のカウント数はＮ＋１であれば良い。さらに、第１デコーダ６０２については、D2＝Ｐ｛Ｐ＝[Ｎ＋（Ｎ＋１）]/(２×１６)の整数値}とすると、D3＝2P、・・・、D16＝15Pとなり、Ｐカウント毎に１個のパルスを出力する。
【００２６】
また、以上では受信強度信号をシリアルＡ／Ｄ変換する場合について説明しているが、他の外部情報をＤＳＰに取り込むシリアルＡ／Ｄ変換用のサンプリングパルス生成にも適用できることは勿論である。
【００２７】
【発明の効果】
以上から本発明によれば、ＤＳＰに受信強度信号等の外部情報信号を取り込む際に、比較的小型で配線の少ないシリアルＡ／Ｄ変換器を使用可能となり、全体の小型化が可能となる利点がある。
【図面の簡単な説明】
【図１】 本発明の実施形態のＤＳＰとタイミングクロック再生回路の回路図である。
【図２】 図１の第１デコーダ部分の詳細なブロック図である。
【図３】 図１のタイミングクロック再生回路の動作のタイミングチャートである。
【図４】 ディジタル受信機のブロック図である。
Claims (3)
- 受信信号をＩＦ信号に周波数変換するＲＦ回路と、該ＲＦ回路から出力するＩＦ信号をディジタル信号に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力データを取り込んでデータを再生するＤＳＰと、前記Ａ／Ｄ変換器用の第１サンプリングパルスに同期した高速クロックと前記ＤＳＰから出力するシンボル同期信号に基づいて前記ＤＳＰ処理用のビット同期クロックを作成するタイミングクロック再生回路とを具備するディジタル受信機であって、
前記タイミングクロック再生回路に、前記ビット同期クロックに同期し且つ前記ビット同期クロックの偶数倍の第２サンプリングクロックを再生させるクロック生成手段を具備させたことを特徴とするディジタル受信機。 - 前記タイミングクロック再生回路が、前記高速クロックをカウントする第１カウンタと、該第１カウンタのＡカウント毎に前記第２サンプリングクロックを発生させる第１デコーダと、前記第１カウンタのリセット毎に前記ビット同期クロックを発生させる第２デコーダと、前記第１カウンタのＮカウント毎にパルスを発生する第３デコーダと、前記第１カウンタのＮ＋１カウント毎にパルスを発生させる第４デコーダと、前記第３デコーダ又は前記第４データの出力を選択して前記第１カウンタのリセット信号とするセレクタと、前記ビット同期クロックをカウントする第２カウンタと、前記第２カウンタが所定カウントすると前記セレクタを前記第４デコーダ側に切り替え、且つ前記シンボル同期信号が到来するとリセットされて前記セレクタを前記第３デコーダ側に復帰させるＦＦ回路とを具備し、
前記第１カウンタが、前記シンボル同期信号に対して前記ビット同期クロックの位相が進むとＮ＋１カウント毎にリセットされ、遅れるとＮカウント毎にリセットされるようにしたことを特徴とするディジタル受信機。 - 前記ＲＦ回路から得られる受信強度信号をＡ／Ｄ変換して前記ＤＳＰに表示用信号として送るシリアルＡ／Ｄ変換器を具備し、該シリアルＡ／Ｄ変換器が前記第２サンプリングクロックによりサンプリングされるようにしたことを特徴とする請求項１又は２に記載のディジタル受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27873799A JP4221842B2 (ja) | 1999-09-30 | 1999-09-30 | ディジタル受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27873799A JP4221842B2 (ja) | 1999-09-30 | 1999-09-30 | ディジタル受信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001103105A JP2001103105A (ja) | 2001-04-13 |
| JP4221842B2 true JP4221842B2 (ja) | 2009-02-12 |
Family
ID=17601515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27873799A Expired - Fee Related JP4221842B2 (ja) | 1999-09-30 | 1999-09-30 | ディジタル受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4221842B2 (ja) |
-
1999
- 1999-09-30 JP JP27873799A patent/JP4221842B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001103105A (ja) | 2001-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8958516B2 (en) | NICAM decoder with output resampler | |
| JP2002108490A (ja) | クロック供給回路 | |
| JP2004088623A (ja) | 文字放送データ抜き取り装置 | |
| JP4221842B2 (ja) | ディジタル受信機 | |
| JP6079982B2 (ja) | 楽音発生装置、楽音発生方法およびプログラム | |
| US6445420B1 (en) | Apparatus for detecting data in a vertical blanking period of a radio frequency broadcasting signal | |
| JP2005252688A (ja) | コンポジットアナログ／コンポーネントデジタル映像信号変換装置と変換方法、及びそれに用いるサブキャリア発生回路、輝度・色信号分離回路 | |
| JPH08317007A (ja) | データ受信装置 | |
| JP2002314841A (ja) | 映像信号サンプリング装置 | |
| JP3318179B2 (ja) | データ受信装置 | |
| JP3157029B2 (ja) | データ受信装置 | |
| JP4178668B2 (ja) | ディジタル復調装置 | |
| WO1990004901A1 (en) | Voice signal demodulation circuit | |
| US6717994B1 (en) | Apparatus for decoding a serial datastream of channel words into a datastream of information words | |
| JP2001103502A (ja) | 位相情報検出回路および位相同期標本化クロック再生回路 | |
| JP4715044B2 (ja) | テレビジョン信号の付加情報復号装置 | |
| KR100779106B1 (ko) | 정현파를 사용하지 않는 디지털 믹서 및 그 디지털 믹서를이용한 기저대역신호 생성 방법 | |
| JP3004542B2 (ja) | 多相ｐｓｋ信号復号装置及びサンプリング信号生成装置 | |
| JP3631628B2 (ja) | 位相同期標本化クロック再生回路 | |
| JP3015680B2 (ja) | バイフェ−ズｂｐｓｋ信号の復号回路 | |
| JP2008072186A (ja) | 同期追従回路 | |
| JPH10290437A (ja) | 映像信号のデジタル伝送方式 | |
| JPH08130484A (ja) | 無線装置 | |
| JPS61260724A (ja) | 衛星放送受信装置 | |
| JPH11252511A (ja) | 映像信号処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060915 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081015 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081028 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081110 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |