JP2001044798A - チップ型圧電フィルタ - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
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- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
Abstract
(57)【要約】
【課題】 複数のエネルギー閉じ込め型圧電フィルタを
積層してなり、通過帯域外における不要スプリアスを効
果的に抑圧し得るチップ型圧電フィルタを得る。 【解決手段】 第１、第２のエネルギー閉じ込め型の圧
電フィルタ部が構成された圧電基板１，２をスペーサー
８を介して積層し、上下に第１，第２のケース基板１
０，１１を積層してなるチップ型圧電フィルタにおい
て、第１，第２の圧電基板１，２間のスペーサー８に形
成されている振動を妨げないための第１の空洞８ａの面
積が、第１，第２の圧電基板１，２の外側面に形成され
ている第２，第３の空洞７ａ，９ａの面積よりも大きく
されている、チップ型圧電フィルタ。
積層してなり、通過帯域外における不要スプリアスを効
果的に抑圧し得るチップ型圧電フィルタを得る。 【解決手段】 第１、第２のエネルギー閉じ込め型の圧
電フィルタ部が構成された圧電基板１，２をスペーサー
８を介して積層し、上下に第１，第２のケース基板１
０，１１を積層してなるチップ型圧電フィルタにおい
て、第１，第２の圧電基板１，２間のスペーサー８に形
成されている振動を妨げないための第１の空洞８ａの面
積が、第１，第２の圧電基板１，２の外側面に形成され
ている第２，第３の空洞７ａ，９ａの面積よりも大きく
されている、チップ型圧電フィルタ。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の圧電フィル
タ部を電気的に接続してなる回路構成を有するチップ型
圧電フィルタに関し、より詳細には、エネルギー閉じ込
め型の圧電フィルタ部が構成された複数枚の圧電基板を
積層してなる構造を有するチップ型圧電フィルタに関す
る。
タ部を電気的に接続してなる回路構成を有するチップ型
圧電フィルタに関し、より詳細には、エネルギー閉じ込
め型の圧電フィルタ部が構成された複数枚の圧電基板を
積層してなる構造を有するチップ型圧電フィルタに関す
る。
【０００２】
【従来の技術】従来、移動体通信機としての携帯電話の
中間周波段フィルタなどに、エネルギー閉じ込め型の圧
電フィルタが用いられている。この種の圧電フィルタに
おいても、他の電子部品と同様に、表面実装可能なチッ
プ型部品として構成することが求められている。
中間周波段フィルタなどに、エネルギー閉じ込め型の圧
電フィルタが用いられている。この種の圧電フィルタに
おいても、他の電子部品と同様に、表面実装可能なチッ
プ型部品として構成することが求められている。
【０００３】特開平１０−３３５９７６号公報には、こ
の種の圧電フィルタの一例が開示されている。図７及び
図８に、上記先行技術に記載の圧電フィルタを示す。こ
の圧電フィルタ５１では、第１のエネルギー閉じ込め型
の圧電フィルタ部が構成された第１の圧電基板５１と、
第２のエネルギー閉じ込め型の圧電フィルタ部が構成さ
れた圧電基板５２とがスペーサー５８を介して積層され
ている。第１の圧電基板５１の上面には、一対の共振電
極５３ａ，５３ｂが形成されている。特に図示はしない
が、共振電極５３ａ，５３ｂと表裏対向する位置におい
て、共通電極が形成されている。上記一対の共振電極５
３ａ，５３ｂと共通電極とにより、厚み縦振動モードを
利用したエネルギー閉じ込め型の圧電フィルタ部が構成
されている。
の種の圧電フィルタの一例が開示されている。図７及び
図８に、上記先行技術に記載の圧電フィルタを示す。こ
の圧電フィルタ５１では、第１のエネルギー閉じ込め型
の圧電フィルタ部が構成された第１の圧電基板５１と、
第２のエネルギー閉じ込め型の圧電フィルタ部が構成さ
れた圧電基板５２とがスペーサー５８を介して積層され
ている。第１の圧電基板５１の上面には、一対の共振電
極５３ａ，５３ｂが形成されている。特に図示はしない
が、共振電極５３ａ，５３ｂと表裏対向する位置におい
て、共通電極が形成されている。上記一対の共振電極５
３ａ，５３ｂと共通電極とにより、厚み縦振動モードを
利用したエネルギー閉じ込め型の圧電フィルタ部が構成
されている。
【０００４】他方、圧電基板５２では、上面に共通電極
５３ｃが形成されている。共通電極５３ｃと表裏対向す
る位置に、圧電基板５１の上面と同じように、一対の共
振電極（図示されず）が形成されている。該一対の共振
電極と共通電極５３ｃとにより、第２のエネルギー閉じ
込め型の圧電フィルタ部が構成されている。
５３ｃが形成されている。共通電極５３ｃと表裏対向す
る位置に、圧電基板５１の上面と同じように、一対の共
振電極（図示されず）が形成されている。該一対の共振
電極と共通電極５３ｃとにより、第２のエネルギー閉じ
込め型の圧電フィルタ部が構成されている。
【０００５】エネルギー閉じ込め型圧電フィルタ部の振
動を妨げないために、スペーサー５８には、開口５８ａ
が形成されている。また、上記圧電基板５１，５２の外
側主面には、スペーサー５７，５９を介してそれぞれ、
封止基板６０，６１が積層されている。
動を妨げないために、スペーサー５８には、開口５８ａ
が形成されている。また、上記圧電基板５１，５２の外
側主面には、スペーサー５７，５９を介してそれぞれ、
封止基板６０，６１が積層されている。
【０００６】スペーサー５７，５９は、開口５７ａ，５
９ａを有する。開口５７ａ，５９ａは、第１，第２のエ
ネルギー閉じ込め型の圧電フィルタ部の振動を妨げない
ための空洞を形成するために設けられている。
９ａを有する。開口５７ａ，５９ａは、第１，第２のエ
ネルギー閉じ込め型の圧電フィルタ部の振動を妨げない
ための空洞を形成するために設けられている。
【０００７】すなわち、図８に断面図で示すように、第
１，第２の圧電基板５１，５２に構成された圧電フィル
タ部の振動を妨げないために、第１、第２の圧電基板間
に第１の空洞Ｘが形成されており、第１の圧電基板５１
の上方においては、上記スペーサー５７により第２の空
洞Ｙが形成されており、第２の圧電基板５２の下方に
は、上記スペーサー５９により、第３の空洞Ｚが形成さ
れている。なお、空洞Ｘ，Ｙ，Ｚの面積は全て等しくさ
れている。
１，第２の圧電基板５１，５２に構成された圧電フィル
タ部の振動を妨げないために、第１、第２の圧電基板間
に第１の空洞Ｘが形成されており、第１の圧電基板５１
の上方においては、上記スペーサー５７により第２の空
洞Ｙが形成されており、第２の圧電基板５２の下方に
は、上記スペーサー５９により、第３の空洞Ｚが形成さ
れている。なお、空洞Ｘ，Ｙ，Ｚの面積は全て等しくさ
れている。
【０００８】
【発明が解決しようとする課題】上記のようになエネル
ギー閉じ込め型の圧電フィルタは、帯域フィルタとして
用いられているので、減衰量−周波数特性において、不
要スプリアスが小さいことが強く求められる。しかしな
がら、上記のようなエネルギー閉じ込め型の圧電フィル
タでは、通過帯域近傍に大きなスプリアスが現れがちで
あった。
ギー閉じ込め型の圧電フィルタは、帯域フィルタとして
用いられているので、減衰量−周波数特性において、不
要スプリアスが小さいことが強く求められる。しかしな
がら、上記のようなエネルギー閉じ込め型の圧電フィル
タでは、通過帯域近傍に大きなスプリアスが現れがちで
あった。
【０００９】本発明の目的は、上述した従来技術の欠点
を解消し、複数のエネルギー閉じ込め型圧電フィルタ部
を有するチップ型圧電フィルタにおいて、通過帯域外の
不要スプリアスを効果的に抑圧することができ、良好な
帯域特性を実現し得る、チップ型圧電フィルタを提供す
ることにある。
を解消し、複数のエネルギー閉じ込め型圧電フィルタ部
を有するチップ型圧電フィルタにおいて、通過帯域外の
不要スプリアスを効果的に抑圧することができ、良好な
帯域特性を実現し得る、チップ型圧電フィルタを提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明に係るチップ型圧
電フィルタは、エネルギー閉じ込め型の第１の圧電フィ
ルタ部が構成された第１の圧電基板と、エネルギー閉じ
込め型の第２の圧電フィルタ部が構成された第２の圧電
基板と、第１，第２の圧電基板間に挟持されており、第
１，第２の圧電フィルタ部の振動を妨げないための第１
の空洞を形成するための開口を有するスペーサーと、前
記第１，第２の圧電基板のスペーサーが積層されている
側とは反対側の面にそれぞれ積層されており、かつ第
１，第２の圧電フィルタ部の振動を妨げないための第
２，第３の空洞をそれぞれ構成するための第１，第２の
封止基板とを備え、前記第１の空洞の面積が第２，第３
の空洞の面積よりも大きくされていることを特徴とす
る。
電フィルタは、エネルギー閉じ込め型の第１の圧電フィ
ルタ部が構成された第１の圧電基板と、エネルギー閉じ
込め型の第２の圧電フィルタ部が構成された第２の圧電
基板と、第１，第２の圧電基板間に挟持されており、第
１，第２の圧電フィルタ部の振動を妨げないための第１
の空洞を形成するための開口を有するスペーサーと、前
記第１，第２の圧電基板のスペーサーが積層されている
側とは反対側の面にそれぞれ積層されており、かつ第
１，第２の圧電フィルタ部の振動を妨げないための第
２，第３の空洞をそれぞれ構成するための第１，第２の
封止基板とを備え、前記第１の空洞の面積が第２，第３
の空洞の面積よりも大きくされていることを特徴とす
る。
【００１１】本発明の特定の局面では、前記スペーサー
が、厚み方向に分割された第１，第２のスペーサーと、
第１，第２のスペーサー間に挟持されており、開口を有
しない分離基板とが備えられる。
が、厚み方向に分割された第１，第２のスペーサーと、
第１，第２のスペーサー間に挟持されており、開口を有
しない分離基板とが備えられる。
【００１２】本発明の別の特定の局面では、第１，第２
の圧電フィルタ部が中継容量を介して電気的に接続され
ている回路構成が実現され、前記第１，第２の圧電基板
の少なくとも一方に中継容量が構成されている。
の圧電フィルタ部が中継容量を介して電気的に接続され
ている回路構成が実現され、前記第１，第２の圧電基板
の少なくとも一方に中継容量が構成されている。
【００１３】また、本発明のより特定の局面では、前記
中継容量が、圧電基板を介して表裏対向するように形成
された一対の容量電極により構成されている。本発明の
別の特定の局面では、前記第１，第２の圧電フィルタ部
が、それぞれ、圧電基板の一方主面に形成された一対の
共振電極と、一対の共振電極と圧電基板介して表裏対向
するように形成された共通電極とを備える。
中継容量が、圧電基板を介して表裏対向するように形成
された一対の容量電極により構成されている。本発明の
別の特定の局面では、前記第１，第２の圧電フィルタ部
が、それぞれ、圧電基板の一方主面に形成された一対の
共振電極と、一対の共振電極と圧電基板介して表裏対向
するように形成された共通電極とを備える。
【００１４】本発明のさらに他の特定の局面では、第
１，第２の圧電フィルタ部の共通電極が内側面となるよ
うに、前記第１，第２の圧電基板が積層されている。
１，第２の圧電フィルタ部の共通電極が内側面となるよ
うに、前記第１，第２の圧電基板が積層されている。
【００１５】
【発明の実施の形態】以下、図面を参照しつつ本発明の
具体的な実施例を説明することにより、本発明を明らか
にする。
具体的な実施例を説明することにより、本発明を明らか
にする。
【００１６】図１は、本発明の第１の実施例に係るチッ
プ型圧電フィルタの断面図であり、図２は該チップ型圧
電フィルタの分解斜視図である。本実施例のチップ型圧
電フィルタは、矩形板状の第１，第２の圧電基板１，２
を有する。第１，第２の圧電基板１，２は、チタン酸ジ
ルコン酸鉛系セラミックスのような圧電セラミックスま
たは水晶などの圧電単結晶により構成される。圧電基板
１，２が圧電セラミックスよりなる場合には、厚み方向
に分極処理されている。
プ型圧電フィルタの断面図であり、図２は該チップ型圧
電フィルタの分解斜視図である。本実施例のチップ型圧
電フィルタは、矩形板状の第１，第２の圧電基板１，２
を有する。第１，第２の圧電基板１，２は、チタン酸ジ
ルコン酸鉛系セラミックスのような圧電セラミックスま
たは水晶などの圧電単結晶により構成される。圧電基板
１，２が圧電セラミックスよりなる場合には、厚み方向
に分極処理されている。
【００１７】第１の圧電基板１に、厚み縦振動モードを
利用したエネルギー閉じ込め型の第１の圧電フィルタ部
が、第２の圧電基板２に、同じく厚み縦振動モードを利
用したエネルギー閉じ込め型の第２の圧電フィルタ部が
形成されている。また、本実施例では、第１，第２の圧
電基板１，２に、中継容量部が構成されている。
利用したエネルギー閉じ込め型の第１の圧電フィルタ部
が、第２の圧電基板２に、同じく厚み縦振動モードを利
用したエネルギー閉じ込め型の第２の圧電フィルタ部が
形成されている。また、本実施例では、第１，第２の圧
電基板１，２に、中継容量部が構成されている。
【００１８】図３は、第１の圧電基板１を示す斜視図で
あり、図３において、第１の圧電基板１の下面に形成さ
れている電極が下方に投影されて示されている。第１の
圧電基板１の上面では、一対の共振電極３ａ，３ｂが中
央領域において所定のギャップを隔てて対向配置されて
いる。また、圧電基板１の下面には、共振電極３ａ，３
ｂと対向するように共通電極３ｃが形成されている。
あり、図３において、第１の圧電基板１の下面に形成さ
れている電極が下方に投影されて示されている。第１の
圧電基板１の上面では、一対の共振電極３ａ，３ｂが中
央領域において所定のギャップを隔てて対向配置されて
いる。また、圧電基板１の下面には、共振電極３ａ，３
ｂと対向するように共通電極３ｃが形成されている。
【００１９】共振電極３ａは、接続導電部４ａを介して
引き出し電極５ａに接続されている。引き出し電極５ａ
は、圧電基板１の一方の側面１ａに引き出されている。
共振電極３ｂは、接続導電部４ｂを介して引き出し電極
を兼ねる容量電極５ｂに接続されている。容量電極５ｂ
は、側面１ａとは反対側の側面１ｂに至っている。
引き出し電極５ａに接続されている。引き出し電極５ａ
は、圧電基板１の一方の側面１ａに引き出されている。
共振電極３ｂは、接続導電部４ｂを介して引き出し電極
を兼ねる容量電極５ｂに接続されている。容量電極５ｂ
は、側面１ａとは反対側の側面１ｂに至っている。
【００２０】他方、圧電基板１の下面においては、共通
電極３ｃが接続導電部４ｃ，４ｄにより引き出し電極５
ｃ，５ｄに接続されている。引き出し電極５ｃ，５ｄは
圧電基板１の側面１ａ，１ｂに沿うようにそれぞれ形成
されている。また、共通電極３ｃは、接続導電部４ｅを
介して容量電極５ｅに接続されている。容量電極５ｅ
は、圧電基板１を介して容量電極５ｂと表裏対向されて
おり、それによって中継容量部が構成されている。
電極３ｃが接続導電部４ｃ，４ｄにより引き出し電極５
ｃ，５ｄに接続されている。引き出し電極５ｃ，５ｄは
圧電基板１の側面１ａ，１ｂに沿うようにそれぞれ形成
されている。また、共通電極３ｃは、接続導電部４ｅを
介して容量電極５ｅに接続されている。容量電極５ｅ
は、圧電基板１を介して容量電極５ｂと表裏対向されて
おり、それによって中継容量部が構成されている。
【００２１】上記圧電基板１の回路構成を図４（ａ）に
示す。図４（ａ）から明らかなように、圧電基板１にお
いては、共振電極３ａ，３ｂ及び共通電極３ｃにより構
成された第１の圧電フィルタ部６ａと、容量電極５ｂ，
５ｅで構成されている中継容量部６ｂとが構成されてい
る。
示す。図４（ａ）から明らかなように、圧電基板１にお
いては、共振電極３ａ，３ｂ及び共通電極３ｃにより構
成された第１の圧電フィルタ部６ａと、容量電極５ｂ，
５ｅで構成されている中継容量部６ｂとが構成されてい
る。
【００２２】図１及び図２に戻り、圧電基板２は、上下
が逆向きとされていることを除いては、圧電基板１と同
様に構成されている。従って、圧電基板２において、図
４（ｂ）に示すように、第２のエネルギー閉じ込め型の
圧電フィルタ部６ｃと、中継容量部６ｄとが構成されて
いる。
が逆向きとされていることを除いては、圧電基板１と同
様に構成されている。従って、圧電基板２において、図
４（ｂ）に示すように、第２のエネルギー閉じ込め型の
圧電フィルタ部６ｃと、中継容量部６ｄとが構成されて
いる。
【００２３】なお、図２において、第１の圧電基板１の
電極と相当する第２の圧電基板２の電極については、同
一の参照番号を付することによりその説明は省略する。
図２に戻り、本実施例のチップ型圧電フィルタでは、第
１，第２の圧電基板１，２が、スペーサー８を介して厚
み方向に積層され、かつ接着されている。すなわち、第
１，第２の圧電フィルタ部の共通電極３ｃ，３ｃが内側
面となるようにして、第１，第２の圧電基板１，２がス
ペーサー８を介して積層されている。
電極と相当する第２の圧電基板２の電極については、同
一の参照番号を付することによりその説明は省略する。
図２に戻り、本実施例のチップ型圧電フィルタでは、第
１，第２の圧電基板１，２が、スペーサー８を介して厚
み方向に積層され、かつ接着されている。すなわち、第
１，第２の圧電フィルタ部の共通電極３ｃ，３ｃが内側
面となるようにして、第１，第２の圧電基板１，２がス
ペーサー８を介して積層されている。
【００２４】スペーサー８は中央に矩形の開口を有し、
この開口が本発明における第１の空洞を構成する。従っ
て、この開口を以下、第１の空洞８ａとする。さらに、
圧電基板１の上方には、すなわちスペーサー８が積層さ
れている側とは反対側の面には、スペーサー７を介して
第１のケース基板１０が積層・接着されている。同様
に、圧電基板２の下面は、スペーサー９を介して第２の
ケース基板１１が積層され、かつ接着されている。
この開口が本発明における第１の空洞を構成する。従っ
て、この開口を以下、第１の空洞８ａとする。さらに、
圧電基板１の上方には、すなわちスペーサー８が積層さ
れている側とは反対側の面には、スペーサー７を介して
第１のケース基板１０が積層・接着されている。同様
に、圧電基板２の下面は、スペーサー９を介して第２の
ケース基板１１が積層され、かつ接着されている。
【００２５】スペーサー７，９は、中央に開口を有す
る。この開口は、図１における第２，第３の空洞７ａ，
９ａを形成するために設けられている。なお、上記ケー
ス基板１０，１１と、スペーサー７，９とにより、それ
ぞれ、本発明における第１，第２の封止基板が構成され
ている。スペーサー７〜９は、それぞれ、合成樹脂性の
枠状の部材を用いて構成されてもよく、接着剤を上記ス
ペーサー７〜９の平面形状となるように塗布し、硬化さ
せることによりスペーサー７〜９を構成してもよい。ま
た、スペーサー７，９については、第１，第２のケース
基板１０，１１の内側主面に凹部を形成することにより
省略してもよい。すなわち、ケース基板１０，１１に代
えて、凹部を有する封止基板を用いることにより、第２
または第３の空洞を構成してもよい。
る。この開口は、図１における第２，第３の空洞７ａ，
９ａを形成するために設けられている。なお、上記ケー
ス基板１０，１１と、スペーサー７，９とにより、それ
ぞれ、本発明における第１，第２の封止基板が構成され
ている。スペーサー７〜９は、それぞれ、合成樹脂性の
枠状の部材を用いて構成されてもよく、接着剤を上記ス
ペーサー７〜９の平面形状となるように塗布し、硬化さ
せることによりスペーサー７〜９を構成してもよい。ま
た、スペーサー７，９については、第１，第２のケース
基板１０，１１の内側主面に凹部を形成することにより
省略してもよい。すなわち、ケース基板１０，１１に代
えて、凹部を有する封止基板を用いることにより、第２
または第３の空洞を構成してもよい。
【００２６】本実施例の圧電フィルタの特徴は、上記第
１の空洞８ａの面積が、第２，第３の空洞７ａ，９ａの
面積よりも大きいことにある。例えば、本実施例のよう
に、空洞７ａ，８ａ，９ａが矩形の形状を有する場合に
は、第１の空洞８ａの一辺の長さＣが、第２，第３の空
洞の一辺の長さＡ，Ｂよりも大きくされる。なお、第
２，第３の空洞の大きさは等しくともよく、あるいは等
しくなくともよい。
１の空洞８ａの面積が、第２，第３の空洞７ａ，９ａの
面積よりも大きいことにある。例えば、本実施例のよう
に、空洞７ａ，８ａ，９ａが矩形の形状を有する場合に
は、第１の空洞８ａの一辺の長さＣが、第２，第３の空
洞の一辺の長さＡ，Ｂよりも大きくされる。なお、第
２，第３の空洞の大きさは等しくともよく、あるいは等
しくなくともよい。
【００２７】なお、空洞７ａ〜９ａの形状は矩形に限ら
ず、円形などの他の形状であってもよい。本実施例のチ
ップ型圧電フィルタでは、第１の空洞８ａの面積が、第
２，第３の空洞７ａ，９ａの面積より大きいため、通過
帯域外における不要スプリアスを効果的に抑圧すること
ができる。これは、本願発明者により実験的に確かめら
れたものである。
ず、円形などの他の形状であってもよい。本実施例のチ
ップ型圧電フィルタでは、第１の空洞８ａの面積が、第
２，第３の空洞７ａ，９ａの面積より大きいため、通過
帯域外における不要スプリアスを効果的に抑圧すること
ができる。これは、本願発明者により実験的に確かめら
れたものである。
【００２８】すなわち、本願発明者は、前述した従来の
チップ型圧電フィルタ５１における通過帯域外のスプリ
アスを抑制すべく種々試みた結果、第１の空洞の大きさ
を、第２，第３の空洞の大きさよりも敢えて大きくすれ
ば、不要スプリアスを効果的に抑圧し得ることを見出
し、本発明をなすに至った。
チップ型圧電フィルタ５１における通過帯域外のスプリ
アスを抑制すべく種々試みた結果、第１の空洞の大きさ
を、第２，第３の空洞の大きさよりも敢えて大きくすれ
ば、不要スプリアスを効果的に抑圧し得ることを見出
し、本発明をなすに至った。
【００２９】上記のように、本発明に従って通過帯域外
の不要スプリアスが抑圧されることを、具体的な実験例
に基づき説明する。第１の，第２の圧電基板１，２とし
て、チタン酸ジルコン酸鉛系セラミックスからなり、
３．４５ｍｍ×３．１ｍｍ×厚さ０．２ｍｍの基板を用
い、各基板の中央に０．４０×１．００ｍｍの共振電極
を０．２０ｍｍのキャップを隔てて形成し、反対側の面
に１．４０×０．７７ｍｍの共通電極を形成した。ま
た、スペーサー８として、エポキシ系接着剤を硬化後の
厚みが０．２ｍｍとなるように塗布し、硬化させたもの
を用いた。このスペーサー８における矩形の開口部、す
なわち第１の空洞の大きさは、２．２×２．５ｍｍとし
た。
の不要スプリアスが抑圧されることを、具体的な実験例
に基づき説明する。第１の，第２の圧電基板１，２とし
て、チタン酸ジルコン酸鉛系セラミックスからなり、
３．４５ｍｍ×３．１ｍｍ×厚さ０．２ｍｍの基板を用
い、各基板の中央に０．４０×１．００ｍｍの共振電極
を０．２０ｍｍのキャップを隔てて形成し、反対側の面
に１．４０×０．７７ｍｍの共通電極を形成した。ま
た、スペーサー８として、エポキシ系接着剤を硬化後の
厚みが０．２ｍｍとなるように塗布し、硬化させたもの
を用いた。このスペーサー８における矩形の開口部、す
なわち第１の空洞の大きさは、２．２×２．５ｍｍとし
た。
【００３０】他方、第１，第２の封止基板として、３．
４５ｍｍ×３．１ｍｍ×厚み０．５ｍｍのチタン酸マグ
ネシウムからなる絶縁性基板を用意した。この絶縁性基
板の内面側に、２．０ｍｍ×２．０ｍｍ×深さ０．１０
ｍｍの正方形の凹部を形成し、それによって第２，第３
の空洞を構成した。
４５ｍｍ×３．１ｍｍ×厚み０．５ｍｍのチタン酸マグ
ネシウムからなる絶縁性基板を用意した。この絶縁性基
板の内面側に、２．０ｍｍ×２．０ｍｍ×深さ０．１０
ｍｍの正方形の凹部を形成し、それによって第２，第３
の空洞を構成した。
【００３１】比較のために、従来のチップ型圧電フィル
タとして、第１〜第３の空洞が全て２．０ｍｍ×２．０
ｍｍの正方形とされていることを除いては、実施例と同
様にして構成されたチップ型圧電フィルタを作製した。
タとして、第１〜第３の空洞が全て２．０ｍｍ×２．０
ｍｍの正方形とされていることを除いては、実施例と同
様にして構成されたチップ型圧電フィルタを作製した。
【００３２】上記実施例のチップ型圧電フィルタの減衰
量−周波数特性を図５に実線で、従来のチップ型圧電フ
ィルタの減衰量−周波数特性を破線で示す。図５から明
らかなように、従来のチップ型圧電フィルタでは、矢印
Ｓで示す大きなスプリアスが現れているのに対し、本実
施例のチップ型圧電フィルタでは、該スプリアスが効果
的に抑圧されていることがわかる。
量−周波数特性を図５に実線で、従来のチップ型圧電フ
ィルタの減衰量−周波数特性を破線で示す。図５から明
らかなように、従来のチップ型圧電フィルタでは、矢印
Ｓで示す大きなスプリアスが現れているのに対し、本実
施例のチップ型圧電フィルタでは、該スプリアスが効果
的に抑圧されていることがわかる。
【００３３】すなわち、本発明によれば、第１の空洞の
面積が第２，第３の空洞の面積よりも大きくされ、それ
によって通過帯域外の不要スプリアスを効果的に抑制し
得ることがわかる。
面積が第２，第３の空洞の面積よりも大きくされ、それ
によって通過帯域外の不要スプリアスを効果的に抑制し
得ることがわかる。
【００３４】上記のように、第１の空洞の面積を第２，
第３の空洞の面積よりも大きくすることにより、通帯域
外の不要スプリアスを抑圧し得るのは、上記スプリアス
が、上下の圧電基板のスプリアス振動の干渉により生じ
るため、本実施例のように第１の空洞の面積を大きくす
れば、第１，第２の圧電フィルタ部間の干渉が弱めら
れ、かつ上下のケース基板側の空洞を小さくすることに
より、発生した不要スプリアスが効果的にダンピングさ
れるためと思われる。
第３の空洞の面積よりも大きくすることにより、通帯域
外の不要スプリアスを抑圧し得るのは、上記スプリアス
が、上下の圧電基板のスプリアス振動の干渉により生じ
るため、本実施例のように第１の空洞の面積を大きくす
れば、第１，第２の圧電フィルタ部間の干渉が弱めら
れ、かつ上下のケース基板側の空洞を小さくすることに
より、発生した不要スプリアスが効果的にダンピングさ
れるためと思われる。
【００３５】図６は、本発明の第２の実施例のチップ型
圧電フィルタを示す断面図である。第２の実施例のチッ
プ型圧電フィルタ２１では、スペーサー８が厚み方向に
分割されており、第１，第２のスペーサー２８ａ，２８
ｂとされている。また、第１，第２のスペーサー２８
ａ，２８ｂ間に開口を有しない分離基板２３が積層され
ている。その他の点については、第１の実施例のチップ
型圧電フィルタと同様である。
圧電フィルタを示す断面図である。第２の実施例のチッ
プ型圧電フィルタ２１では、スペーサー８が厚み方向に
分割されており、第１，第２のスペーサー２８ａ，２８
ｂとされている。また、第１，第２のスペーサー２８
ａ，２８ｂ間に開口を有しない分離基板２３が積層され
ている。その他の点については、第１の実施例のチップ
型圧電フィルタと同様である。
【００３６】本実施例のように、第１，第２の圧電基板
の１，２間に、分離基板２３を配置し、それによって第
１の空洞を、分離基板２３により厚み方向に分割しても
よい。その場合においても、第１の空洞２８ｃ、２８ｄ
の面積を、第２，第３の空洞７ａ，９ａの面積よりも大
きくすることにより、通過帯域外のスプリアスを効果的
に抑圧することができる。
の１，２間に、分離基板２３を配置し、それによって第
１の空洞を、分離基板２３により厚み方向に分割しても
よい。その場合においても、第１の空洞２８ｃ、２８ｄ
の面積を、第２，第３の空洞７ａ，９ａの面積よりも大
きくすることにより、通過帯域外のスプリアスを効果的
に抑圧することができる。
【００３７】なお、第１，第２の実施例では、第１，第
２の圧電基板に中継容量部が構成されていたが、本発明
は、上記のような中継容量部を有しないチップ型圧電フ
ィルタにも適用することができる。
２の圧電基板に中継容量部が構成されていたが、本発明
は、上記のような中継容量部を有しないチップ型圧電フ
ィルタにも適用することができる。
【００３８】また、第１，第２の実施例では、厚み縦振
動モードを利用したエネルギー閉じ込め型の圧電フィル
タ部が構成されていたが、本発明における圧電フィルタ
部は、厚み滑りモードなどの他の振動モードを利用した
ものであってもよい。
動モードを利用したエネルギー閉じ込め型の圧電フィル
タ部が構成されていたが、本発明における圧電フィルタ
部は、厚み滑りモードなどの他の振動モードを利用した
ものであってもよい。
【００３９】
【発明の効果】本発明に係るチップ型圧電フィルタで
は、第１，第２のエネルギー閉じ込め型の圧電フィルタ
部を有する第１，第２の圧電基板が、第１の空洞を間に
構成するように積層されており、第１，第２の圧電基板
の外側主面に、第２，第３の空洞を形成するように封止
基板が積層されている構造において、第１の空洞の面積
が、第２，第３の空洞の面積よりも大きくされているの
で、通過帯域外の不要スプリアスを効果的に抑圧するこ
とができる。従って、第１の空洞の面積を大きくするだ
けで、従来のチップ型圧電フィルタに比べて、良好なフ
ィルタ特性を有するチップ型圧電フィルタを容易に提供
することができる。
は、第１，第２のエネルギー閉じ込め型の圧電フィルタ
部を有する第１，第２の圧電基板が、第１の空洞を間に
構成するように積層されており、第１，第２の圧電基板
の外側主面に、第２，第３の空洞を形成するように封止
基板が積層されている構造において、第１の空洞の面積
が、第２，第３の空洞の面積よりも大きくされているの
で、通過帯域外の不要スプリアスを効果的に抑圧するこ
とができる。従って、第１の空洞の面積を大きくするだ
けで、従来のチップ型圧電フィルタに比べて、良好なフ
ィルタ特性を有するチップ型圧電フィルタを容易に提供
することができる。
【００４０】上記スペーサーが厚み方向に分割された第
１，第２のスペーサーと、第１，第２のスペーサー間に
挟持された、開口を有しない分離基板を有する場合に
は、該分離基板により第１，第２の圧電フィルタ部間の
干渉が抑制され、それによって不要スプリアスを効果的
に抑圧することができる。
１，第２のスペーサーと、第１，第２のスペーサー間に
挟持された、開口を有しない分離基板を有する場合に
は、該分離基板により第１，第２の圧電フィルタ部間の
干渉が抑制され、それによって不要スプリアスを効果的
に抑圧することができる。
【００４１】第１，第２の圧電フィルタ部が中継容量を
介して電気的に接続されている回路構成を有し、第１、
第２の圧電基板の少なくとも一方に中継容量部が構成さ
れている場合には、第１，第２の圧電基板が厚み方向に
積層されているので、複数の圧電フィルタが中継容量を
介して接続されている回路構成を、小型の単一の部品と
して構成することができる。
介して電気的に接続されている回路構成を有し、第１、
第２の圧電基板の少なくとも一方に中継容量部が構成さ
れている場合には、第１，第２の圧電基板が厚み方向に
積層されているので、複数の圧電フィルタが中継容量を
介して接続されている回路構成を、小型の単一の部品と
して構成することができる。
【００４２】また、中継容量が第１，第２の圧電基板の
少なくとも一方に構成されており、すなわち圧電フィル
タ部と同一基板に構成されているので、中継容量部の温
度特性と圧電フィルタ部の温度特性がさほど異ならなく
なるため、チップ型圧電フィルタ全体としての温度特性
も安定化される。
少なくとも一方に構成されており、すなわち圧電フィル
タ部と同一基板に構成されているので、中継容量部の温
度特性と圧電フィルタ部の温度特性がさほど異ならなく
なるため、チップ型圧電フィルタ全体としての温度特性
も安定化される。
【００４３】また、第１，第２の圧電基板を、第１，第
２の圧電フィルタ部の共通電極が内面となるように積層
した場合には、第１、第２の圧電フィルタ部間において
グラウンド電位に接続される共通電極同士が対向され
る。従って、第１，第２の圧電フィルタ間における浮遊
容量を低減することができ、それによって良好なフィル
タ特性を得ることができる。
２の圧電フィルタ部の共通電極が内面となるように積層
した場合には、第１、第２の圧電フィルタ部間において
グラウンド電位に接続される共通電極同士が対向され
る。従って、第１，第２の圧電フィルタ間における浮遊
容量を低減することができ、それによって良好なフィル
タ特性を得ることができる。
【図１】本発明の一実施例に係るチップ型圧電フィルタ
の断面図。
の断面図。
【図２】本発明の一実施例に係るチップ型圧電フィルタ
の分解斜視図。
の分解斜視図。
【図３】図１に示した実施例で用いられる第１の圧電基
板に形成されている電極形状を説明するための斜視図。
板に形成されている電極形状を説明するための斜視図。
【図４】（ａ）及び（ｂ）は、第１，第２の圧電基板に
形成されている回路を説明するための各回路図。
形成されている回路を説明するための各回路図。
【図５】実施例及び従来例のチップ型圧電フィルタの減
衰量−周波数特性を示す図。
衰量−周波数特性を示す図。
【図６】本発明の第２の実施例に係るチップ型圧電フィ
ルタの断面図。
ルタの断面図。
【図７】従来のチップ型圧電フィルタを説明するための
分解斜視図。
分解斜視図。
【図８】従来のチップ型圧電フィルタの断面図。
１，２…第１，第２の圧電基板 ３ａ、３ｂ…共振電極 ３ｃ…共通電極 ５ｂ，５ｅ…容量電極 ６ａ，６ｃ…圧電フィルタ部 ６ｂ，６ｄ…中継容量部 ７〜９…スペーサー ７ａ…第２の空洞 ８ａ…第１の空洞 ９ａ…第３の空洞 １０，１１…第１，第２のケース基板 ２１…チップ型圧電フィルタ ２３…分離基板 ２８ａ，２８ｂ…第１，第２のスペーサー
Claims (6)
- 【請求項１】 エネルギー閉じ込め型の第１の圧電フィ
ルタ部が構成された第１の圧電基板と、 エネルギー閉じ込め型の第２の圧電フィルタ部が構成さ
れた第２の圧電基板と、 第１，第２の圧電基板間に挟持されており、第１，第２
の圧電フィルタ部の振動を妨げないための第１の空洞を
形成するための開口を有するスペーサーと、 前記第１，第２の圧電基板のスペーサーが積層されてい
る側とは反対側の面にそれぞれ積層されており、かつ第
１，第２の圧電フィルタ部の振動を妨げないための第
２，第３の空洞をそれぞれ構成するための第１，第２の
封止基板とを備え、 前記第１の空洞の面積が第２，第３の空洞の面積よりも
大きくされていることを特徴とする、チップ型圧電フィ
ルタ。 - 【請求項２】 前記スペーサーが、厚み方向に分割され
た第１，第２のスペーサーと、第１，第２のスペーサー
間に挟持されており、開口を有しない分離基板とを有す
る、請求項１に記載のチップ型圧電フィルタ。 - 【請求項３】 第１，第２の圧電フィルタ部が中継容量
を介して電気的に接続されている回路構成を有し、 前記第１，第２の圧電基板の少なくとも一方に中継容量
が構成されている、請求項１または２に記載のチップ型
圧電フィルタ。 - 【請求項４】 前記中継容量が、圧電基板を介して表裏
対向するように形成された一対の容量電極により構成さ
れている、請求項３に記載のチップ型圧電フィルタ。 - 【請求項５】 前記第１，第２の圧電フィルタ部が、そ
れぞれ、圧電基板の一方主面に形成された一対の共振電
極と、一対の共振電極と圧電基板介して表裏対向するよ
うに形成された共通電極とを備える、請求項１〜４のい
ずれかに記載のチップ型圧電フィルタ。 - 【請求項６】 第１，第２の圧電フィルタ部の共通電極
が内側面となるように、前記第１，第２の圧電基板が積
層されていることを特徴とする、請求項５に記載のチッ
プ型圧電フィルタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21487799A JP3427789B2 (ja) | 1999-07-29 | 1999-07-29 | チップ型圧電フィルタ |
| DE10036216A DE10036216B4 (de) | 1999-07-29 | 2000-07-25 | Piezoelektrischer Chip-Filter |
| US09/627,774 US6274969B1 (en) | 1999-07-29 | 2000-07-28 | Chip piezoelectric filter |
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| KR10-2000-0043725A KR100383025B1 (ko) | 1999-07-29 | 2000-07-28 | 칩형 압전 필터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21487799A JP3427789B2 (ja) | 1999-07-29 | 1999-07-29 | チップ型圧電フィルタ |
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| Publication Number | Publication Date |
|---|---|
| JP2001044798A true JP2001044798A (ja) | 2001-02-16 |
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ID=16663057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21487799A Expired - Fee Related JP3427789B2 (ja) | 1999-07-29 | 1999-07-29 | チップ型圧電フィルタ |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP3427789B2 (ja) |
| KR (1) | KR100383025B1 (ja) |
| CN (1) | CN1147996C (ja) |
| DE (1) | DE10036216B4 (ja) |
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| KR100861454B1 (ko) * | 2004-07-20 | 2008-10-02 | 가부시키가이샤 무라타 세이사쿠쇼 | 압전 필터 |
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| US7259499B2 (en) * | 2004-12-23 | 2007-08-21 | Askew Andy R | Piezoelectric bimorph actuator and method of manufacturing thereof |
| CN111327296B (zh) * | 2020-02-27 | 2020-12-22 | 诺思(天津)微系统有限责任公司 | 体声波滤波器元件及其形成方法、多工器及通讯设备 |
| US11689181B2 (en) * | 2020-05-27 | 2023-06-27 | Qualcomm Incorporated | Package comprising stacked filters with a shared substrate cap |
| CN114710135B (zh) * | 2022-03-28 | 2024-05-14 | 象朵创芯微电子(苏州)有限公司 | 一种双面滤波器、制备方法以及射频模组、电子设备 |
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| JPH10335976A (ja) * | 1997-04-01 | 1998-12-18 | Murata Mfg Co Ltd | チップ型圧電フィルタ |
| JPH10284985A (ja) * | 1997-04-01 | 1998-10-23 | Murata Mfg Co Ltd | 圧電フィルタ |
| JPH1168507A (ja) * | 1997-08-08 | 1999-03-09 | Nec Corp | チップ型圧電フィルタ及び該圧電フィルタを用いた濾波回路 |
| EP0897217A3 (en) * | 1997-08-12 | 2001-09-19 | NGK Spark Plug Co. Ltd. | Energy trapping type piezoelectric filter |
-
1999
- 1999-07-29 JP JP21487799A patent/JP3427789B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-25 DE DE10036216A patent/DE10036216B4/de not_active Expired - Lifetime
- 2000-07-28 CN CNB001222783A patent/CN1147996C/zh not_active Expired - Lifetime
- 2000-07-28 KR KR10-2000-0043725A patent/KR100383025B1/ko active IP Right Grant
- 2000-07-28 US US09/627,774 patent/US6274969B1/en not_active Expired - Lifetime
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