JP4073177B2 - 圧電フィルタ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は圧電フィルタ、特に２つの３端子フィルタ素子を中継容量を介して縦列接続してなる圧電フィルタに関するものである。
【０００２】
【従来の技術】
従来、携帯電話などの移動体通信機器の中間周波段フィルタとして、２つの３端子フィルタ素子を中継容量を介して縦列接続してなる圧電フィルタが用いられている。
図１はその圧電フィルタの回路の一例であり、第１の３端子フィルタ素子１の出力部１ａと第２の３端子フィルタ素子２の入力部２ａとを接続し、相互に接続された第１の３端子フィルタ素子１の出力部１ａおよび第２の３端子フィルタ素子２の入力部２ａと、アース部１ｂ，２ｂとの間に中継容量３を接続したものである。
【０００３】
【発明が解決しようとする課題】
このような圧電フィルタにおいて、減衰量とともに必要なフィルタ特性として選択度がある。
図１のような回路構成の圧電フィルタの場合、図２にＡで示すように、フィルタ波形の選択度があまりよくない。ここでは、帯域中心周波数を１０．７ＭＨｚに設定した。そこで、選択度を改善するため、図１に破線で示すように、第１の３端子フィルタ素子１の入出力部の間、および第２の３端子フィルタ素子２の入出力部の間に、それぞれ容量Ｃｉ，Ｃｏを接続したものがある。
【０００４】
しかしながら、この場合には、図２にＢ，Ｃで示すように、選択度は改善されるものの、帯域外減衰量が劣化するという問題がある。図２のＢはＣｉ＝Ｃｏ＝５ｐＦとした場合、図２のＣはＣｉ＝Ｃｏ＝１０ｐＦとした場合である。
【０００５】
そこで、本発明の目的は、帯域外減衰量を劣化させることなく、選択度を改善することができる圧電フィルタを提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、第１の３端子フィルタ素子の出力部と第２の３端子フィルタ素子の入力部とを接続し、上記第１の３端子フィルタ素子のアース部と上記第２の３端子フィルタ素子のアース部とを相互に接続し、相互に接続された第１の３端子フィルタ素子の出力部および第２の３端子フィルタ素子の入力部と、上記相互に接続された２つの３端子フィルタ素子のアース部との間に中継容量を接続してなる圧電フィルタにおいて、いずれか一方の３端子フィルタ素子の入力部と出力部との間に付加容量Ｃａのみを直接接続し、上記付加容量Ｃａの容量値を、上記アース部をオープン状態としたときの第１の３端子フィルタ素子の入力部と第２の３端子フィルタ素子の出力部との間の容量Ｃｂの容量値の１．５倍以下としたことを特徴とする。
【０００７】
本発明では、図３に示すように、２つの３端子フィルタ素子Ｆ１，Ｆ２を中継容量Ｃｒを介して縦列接続するとともに、いずれか一方の３端子フィルタ素子（ここでは後段のフィルタ素子Ｆ２）の入力部と出力部との間に付加容量Ｃｏを接続している。なお、他方の３端子フィルタ素子（ここでは前段のフィルタ素子Ｆ１）の入力部と出力部との間には付加容量Ｃｉを接続しない。
【０００８】
図４はＣｉ＝０，Ｃｏ＝１０ｐＦとした時のフィルタ波形を示す。なお、図４には、Ｃｉ＝Ｃｏ＝０の時のフィルタ波形を併せて記載した。また、帯域中心周波数を１０．７ＭＨｚに設定した。
図４から明らかなように、付加容量を全く設けない場合（図２のＡ参照）と同様の良好な帯域外減衰量が得られ、しかも両方の３端子フィルタ素子の入力部と出力部との間に付加容量を接続した場合（図２のＢ，Ｃ参照）と同様の良好な選択度が得られる。
なお、図３では、後段のフィルタ素子Ｆ２の入力部と出力部との間に付加容量Ｃｏを接続したが、前段のフィルタ素子Ｆ１の入力部と出力部との間に付加容量Ｃｉを接続しても、効果は同じである。
【０００９】
本発明では、付加容量Ｃａの容量値を、圧電フィルタの入出力間容量Ｃｂの容量値の１．５倍以下としている。
図５は、Ｃａ／Ｃｂ＝０．７，Ｃａ／Ｃｂ＝１．５，Ｃａ／Ｃｂ＝２．３の場合のフィルタ波形を示す。
圧電フィルタの入出力間容量Ｃｂとは、アース部をオープン状態とした時の入力部と出力部との間の容量値のことである。
Ｃａ／Ｃｂ＞１．５の場合には、付加容量が大き過ぎ、高域側の帯域外減衰量が低下する傾向がある。これに対し、Ｃａ／Ｃｂ≦１．５とすれば、低域側および高域側ともに帯域外減衰量が大きく、しかも良好な選択度が得られることがわかる。
【００１０】
第１の３端子フィルタ素子は、第１の圧電基板の一方の主面に分割電極が形成され、他方の主面に分割電極と対向する共通電極が形成されたものであり、第２の３端子フィルタ素子は、第２の圧電基板の一方の主面に分割電極が形成され、他方の主面に分割電極と対向する共通電極が形成されたものであり、第１と第２の圧電基板は積層接着され、付加容量は、第１の圧電基板または第２の圧電基板の上であって、その分割電極と導通する端子電極間に形成されているものとしてもよい。
つまり、積層型の圧電フィルタの場合、付加容量をいずれかのフィルタ素子と同じ基板上に形成することによって、小型の圧電フィルタを構成できる。
【００１１】
第１の３端子フィルタ素子は、第１の圧電基板の一方の主面に分割電極が形成され、他方の主面に分割電極と対向する共通電極が形成されたものであり、第２の３端子フィルタ素子は、第２の圧電基板の一方の主面に分割電極が形成され、他方の主面に分割電極と対向する共通電極が形成されたものであり、第１と第２の圧電基板が積層接着されるとともに、これら圧電基板の外側に第１，第２のケース基板が積層接着され、第１の圧電基板の外側に接着される第１のケース基板には第１の圧電基板の分割電極と導通する入力用，中継用の端子電極と、第１の圧電基板の共通電極と導通するアース用の端子電極とが形成され、第２の圧電基板の外側に接着される第２のケース基板には第２の圧電基板の分割電極と導通する出力用，中継用の端子電極と、第２の圧電基板の共通電極と導通するアース用の端子電極とが形成され、付加容量は、第１のケース基板の入力用と中継用の端子電極間、または第２のケース基板の出力用と中継用の端子電極間に形成されたものとしてもよい。
すなわち、２枚のフィルタ素子の外側にケース基板を配置し、これら基板を積層接着した構造の圧電フィルタの場合、いずれかのケース基板に付加容量を形成してある。この場合には、表面実装型の圧電フィルタのパッケージに付加容量を形成したので、フィルタ素子に付加容量を形成する場合に比べて、製造が簡単であり、不要振動の発生を抑制できる利点がある。
【００１２】
第１または第２のケース基板の表裏面には、中継用の端子電極とアース用の端子電極とが対向して形成され、これら中継用の端子電極とアース用の端子電極との間で中継容量が形成されているものとしてもよい。
つまり、表面実装型の圧電フィルタのパッケージを構成するケース基板に中継容量を形成することで、任意の中継容量値を得ることが可能である。
【００１３】
【発明の実施の形態】
図６〜図１０は本発明にかかる圧電フィルタの第１実施例を示す。この圧電フィルタはチップ型（表面実装型）に構成されたものである。
この圧電フィルタは、矩形板状の第１，第２の３端子フィルタ素子Ｆ１，Ｆ２と、これら２個のフィルタ素子Ｆ１，Ｆ２を相互に接着する枠状の接着剤層Ｓと、フィルタ素子Ｆ１，Ｆ２の外側に積層接着された第１，第２のケース基板Ｋ１，Ｋ２とで構成されている。
【００１４】
第１の３端子フィルタ素子Ｆ１は、図９に示すように、圧電セラミックスまたは圧電単結晶よりなる圧電基板１１の表側主面に所定距離隔てて分割電極１２，１３が形成され、裏側主面に分割電極１２，１３と対向する共通電極１４が形成されたものであり、これら電極１２，１３，１４によって厚み縦振動を利用したエネルギー閉じ込め型の二重モードフィルタが構成される。なお、図９には裏面に設けられた電極１４が投影図として記載されている。一方の分割電極１２は圧電基板１１の１つの角部に形成された入力用の端子電極１２ａと接続され、他方の分割電極１３は圧電基板１１の対角位置にある中継用の端子電極１３ａと接続されている。共通電極１４は、圧電基板１１の長辺側の両側面中央部に沿って形成されたアース用の端子電極１４ａと接続されている。
【００１５】
第２の３端子フィルタ素子Ｆ２は、図１０に示すように、圧電セラミックスまたは圧電単結晶よりなる圧電基板２１の裏側主面に所定距離隔てて分割電極２２，２３が形成され、表側主面に分割電極２２，２３と対向する共通電極２４が形成されたものであり、第１の３端子フィルタＦ１と同様に、電極２２，２３，２４によって厚み縦振動を利用したエネルギー閉じ込め型の二重モードフィルタが構成される。なお、図１０には裏面に設けられた電極２２，２３が投影図として記載されている。一方の分割電極２２は圧電基板２１の１つの角部に形成された出力用の端子電極２２ａと接続され、他方の分割電極２３は他の１つの角部に形成された中継用の端子電極２３ａと接続されている。端子電極２３ａと端子電極１３ａとは厚み方向に対応した位置にある。共通電極２４は、圧電基板２１の長辺側の両側面中央部に沿って形成されたアース用の端子電極２４ａと接続されている。アース用の端子電極２４ａとアース用の端子電極１４ａとは厚み方向に対応する位置に形成されている。
２個のフィルタ素子Ｆ１，Ｆ２を枠状の接着剤層Ｓを介して積層接着することで、接着剤層Ｓの開口部Ｓ１により両フィルタ素子Ｆ１，Ｆ２の間には振動空間が形成される。
【００１６】
第１のフィルタ素子Ｆ１の外側に接着される第１のケース基板Ｋ１は、図１１に示すように、セラミックスまたは耐熱性樹脂などの圧電性を有しない絶縁基板よりなり、その内側面には振動空間形成用の凹部３１が形成されている。ケース基板Ｋ１の表側主面には、アース用の端子電極３２と接続された容量電極３３が形成されており、裏側主面（凹部３１の底面）には上記容量電極３３と対向する容量電極３４が形成されている。この容量電極３４はケース基板Ｋ１の２つの角部に形成された中継用の端子電極３５と接続されている。また、ケース基板３０の裏側主面には、上記容量電極３４と近接する容量電極３６が形成され、この容量電極３６はケース基板Ｋ１の残りの１つの角部に形成された入力用の端子電極３７と接続されている。
【００１７】
図７に示すように、ケース基板Ｋ１の表裏対向する容量電極３３，３４間で中継容量Ｃｒが形成され、ケース基板Ｋ１の裏面に近接して設けられた容量電極３４，３６間で付加容量Ｃａが形成される。なお、ケース基板Ｋ１の材質としては、フィルタ素子Ｆ１，Ｆ２の誘電率と同一あるいはこれと近い誘電率を有する材料を用いるのが望ましい。
【００１８】
第２のケース基板Ｋ２も、第１のケース基板Ｋ１と同様に圧電性を有しない絶縁基板よりなり、図１２に示すように、ケース基板Ｋ２の内側面に振動空間形成用の凹部４１が形成されている。ケース基板Ｋ２の長手方向の一端部には、両側面から底面へ延びる入力用外部電極４２および出力用外部電極４３が形成され、長手方向の中央部には、両側面から底面へ延びる一対のアース用外部電極４４が形成されている。また、長手方向の他端部には、両側面から底面へ延びる一対の中継用の外部電極４５が形成されている。
【００１９】
上記外部電極４２〜４５は、圧電フィルタの長手方向両側面に厚み方向に連続する帯状に形成されている。そのため、フィルタ素子Ｆ１の端面に露出した端子電極１２ａとケース基板Ｋ１の端子電極３７とが、入力用外部電極４２を介して相互に接続されている。また、フィルタ素子Ｆ１の端子電極１３ａとフィルタ素子Ｆ２の端子電極２３ａとケース基板Ｋ１の端子電極３５とが、中継用外部電極４５を介して相互に接続されている。さらに、フィルタ素子Ｆ１の端子電極１４ａと、フィルタ素子Ｆ２の端子電極２４ａと、ケース基板Ｋ１の端子電極３２とが、アース用外部電極４４を介して相互に接続される。また、フィルタ素子Ｆ２の端面に露出した端子電極２２ａは出力用外部電極４３と接続される。
その結果、図３に示すように、２個のフィルタ素子Ｆ１，Ｆ２を中継容量Ｃｒを介して縦列接続し、かつ一方のフィルタ素子（ここではＦ１）の入力部と出力部との間に付加容量Ｃａ（＝Ｃｉ）を接続した圧電フィルタが得られる。
【００２０】
上記実施例では、前段のフィルタ素子Ｆ１の入力部と出力部との間に付加容量Ｃａ（＝Ｃｉ）を接続したが、後段のフィルタ素子Ｆ２の入力部と出力部との間に付加容量Ｃａ（＝Ｃｏ）を接続してもよい。
また、ケース基板Ｋ１，Ｋ２として、内面に凹部３１，４１を有する基板を用いたが、ケース基板Ｋ１，Ｋ２とフィルタ素子Ｆ１，Ｆ２とを枠状の接着剤層Ｓを用いて接着すれば、凹部３１，４１を省略することができる。
【００２１】
図１３は、本発明の圧電フィルタに用いられる３端子フィルタ素子の他の実施例を示す。このフィルタ素子Ｆ３は、例えば図８に示す圧電フィルタの第２のフィルタ素子Ｆ２に代えて使用される。
フィルタ素子Ｆ３は、圧電セラミックスまたは圧電単結晶よりなる圧電基板５１の裏側主面に所定距離隔てて形成された分割電極５２，５３が形成され、表側主面に分割電極５２，５３と対向する共通電極５４が形成されたものであり、電極５２，５３，５４によって厚み縦振動を利用したエネルギー閉じ込め型の二重モードフィルタが構成される。なお、図１３には裏面に設けられた電極５２，５３が投影図として記載されている。一方の分割電極５２は圧電基板５１の１つの角部に形成された出力用の端子電極５２ａと接続され、他方の分割電極５３は他の１つの角部に形成された中継用の端子電極５３ａと接続されている。共通電極５４は、圧電基板５１の長辺側の一方の側面の中央部に沿って形成されたアース用の端子電極５４ａと接続されている。
【００２２】
圧電基板５１の長辺側の一方の側面の中央部には、図１３に破線で示すように非分極部５５が形成されており、この非分極部５５には、端子電極５２ａと５３ａとから延びる容量電極５２ｂ，５３ｂが近接して設けられている。そして、これら容量電極５２ｂ，５３ｂ間で付加容量Ｃａが形成される。
この実施例の場合には、フィルタ素子Ｆ３内に付加容量Ｃａが形成されるので、ケース基板Ｋ１における容量電極３６および端子電極３７を省略することができる。
【００２３】
上記実施例では、フィルタ素子として厚み縦振動モードを利用したフィルタ素子を用いたが、これに限らず、厚みすべり振動モードなど、他の振動を利用したフィルタ素子を用いることも可能である。
また、本発明の圧電フィルタは、フィルタ素子とケース基板とを積層したチップ型の圧電フィルタに限るものではない。例えば、ケース基板上に２つのフィルタ素子を搭載し、ケース基板にキャップを封着することにより、フィルタ素子の周囲を封止した構造の圧電フィルタでもよい。
【００２４】
【発明の効果】
以上の説明で明らかなように、請求項１に係る発明によれば、２つの３端子フィルタ素子を中継容量を介して縦列接続するとともに、いずれか一方の３端子フィルタ素子の入力部と出力部との間に付加容量を接続したので、帯域外減衰量を劣化させることなく、選択度を改善することができる圧電フィルタを得ることができる。
【図面の簡単な説明】
【図１】従来の圧電フィルタの回路図である。
【図２】従来の圧電フィルタにおけるフィルタ特性図である。
【図３】本発明に係る圧電フィルタの回路図である。
【図４】本発明と従来の圧電フィルタにおけるフィルタ特性の比較図である。
【図５】本発明に係る圧電フィルタにおいて、付加容量値を変化させた場合のフィルタ特性図である。
【図６】本発明に係る圧電フィルタの一例の斜視図である。
【図７】図６のＸ−Ｘ線断面図である。
【図８】図６に示す圧電フィルタの分解斜視図である。
【図９】図６の圧電フィルタに用いられる第１のフィルタ素子の斜視図である。
【図１０】図６の圧電フィルタに用いられる第２のフィルタ素子の斜視図である。
【図１１】第１のケース基板の平面図および底面図である。
【図１２】第２のケース基板の平面図および底面図である。
【図１３】本発明に係る第２のフィルタ素子の他の実施例の斜視図である。
【符号の説明】
Ｋ１，Ｋ２ ケース基板
Ｆ１，Ｆ２ ３端子フィルタ素子
Ｃｒ 中継容量
Ｃｉ，Ｃｏ，Ｃａ 付加容量
１１，２１ 圧電基板
１２，１３，２２，２３ 分割電極
１４，２４ 共通電極
３３，３４，３６ 容量電極

Claims (1)

1. 第１の３端子フィルタ素子の出力部と第２の３端子フィルタ素子の入力部とを接続し、上記第１の３端子フィルタ素子のアース部と上記第２の３端子フィルタ素子のアース部とを相互に接続し、相互に接続された第１の３端子フィルタ素子の出力部および第２の３端子フィルタ素子の入力部と、上記相互に接続された２つの３端子フィルタ素子のアース部との間に中継容量を接続してなる圧電フィルタにおいて、
   いずれか一方の３端子フィルタ素子の入力部と出力部との間に付加容量Ｃａのみを直接接続し、
   上記付加容量Ｃａの容量値を、上記アース部をオープン状態としたときの第１の３端子フィルタ素子の入力部と第２の３端子フィルタ素子の出力部との間の容量Ｃｂの容量値の１．５倍以下としたことを特徴とする圧電フィルタ。

Images